CN102738036A - 晶圆级mosfet金属化 - Google Patents

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Abstract

制造具有晶体管的晶圆级芯片规模封装(WLCSP)器件的系统和方法包括使用双金属漏极接点技术，其中的晶体管具有在该晶体管一个侧面上的源极、漏极和栅极接点，同时仍然具有低漏源接通电阻RDS(on)的优异电性能。该RDS(on)通过利用硅通孔(TSV)来形成漏极接点或通过利用紧密连接于漏极漂移区的铜层而被进一步改善。

Description

晶圆级MOSFET金属化
相关申请参考
本申请与由Yimaz等共同转让的名称为“Semiconductor Die PackagesUsing Thin Dies and Metal Substrates(利用薄管芯和金属衬底的半导体管芯封装)”的美国专利申请No.11/400,729(如今的美国专利No.7,768,075)相关，将其全部内容结合于此用于所有目的。
技术领域
本发明涉及半导体功率器件技术，并且更具体地涉及改进的沟槽垂直MOSFET器件以及用于形成这样的器件的制造方法。
背景技术
半导体封装体在本领域是熟知的。这些封装体有时可以包括一个或多个半导体器件，如集成电路(IC)装置(IC器件，integrated circuit device)、管芯(晶片，die)或芯片(集成电路片，chip)。IC装置可以包括已在由半导体材料制成的衬底上制造的电子电路。这些电路利用许多已知的半导体加工技术如沉积、蚀刻、光刻(photolithography)、退火、掺杂和扩散制成。硅晶圆(silicon wafer)典型地用作在其上形成这些IC装置的衬底。
半导体器件的一个实例是金属氧化物半导体场效应晶体管(MOSFET)器件，其被用在大量电子设备，包括电源、汽车电子、计算机和电池推动装置如移动电话中。MOSFET器件可以用于各种各样的应用，如将电源连接至具有负荷的特定电子器件的开关。MOSFET器件可以形成在沟槽中，该沟槽已被蚀刻入衬底中或已被沉积在衬底上的外延层上。
MOSFET器件通过将适当电压施加至MOSFET器件的栅电极而工作，其接通该器件并形成连接MOSFET的源极(source)和漏极(drain)的通道以允许电流流动。一旦MOSFET器件被接通，电流和电压之间的关系就几乎是线性的，这意味着该器件如同电阻器一样运行。在晶体管，包括MOSFET器件中，期望在该晶体管接通时具有低的漏源接通电阻(漏源电阻，drain-on-source resistance)RDS(on)。
垂直MOSFET器件典型地努力通过将漏极置于与源极接点(源极触点，source contact)的表面相反(opposite)的表面上来实现低的RDS(on)。通过将漏极置于与源极接点相反的表面上，缩短了用于电流的传导通路(导电路径，conduction path)，这使得RDS(on)降低。然而，将漏极和漏极接点置于与放置源极接点的表面相反(并且不同)的表面上，使得很难封装晶体管，特别是对于晶圆级芯片规模封装(WLCSP)，因为必须向该封装体的两个侧面提供电子连接。当利用WLCSP来封装晶体管时，需要将所有接点(包括源极接点、漏极接点和栅极接点)置于封装体的相同侧面(同一个侧面，same side)上。这种类型的构造允许利用在WLCSP的一个表面上的连接于各个晶体管端子(接线端，terminal)的焊球而容易地连接至电路板布线(circuit board trace)。
由于垂直晶体管的RDS(on)在漏极接点和源极接点置于相反表面上时被优化并且WLCSP在所有的接点在相同表面上时被优化，所以不期望使用WLCSP来封装垂直晶体管。因此，需要一种允许使用所有的接点在一个侧面上的垂直晶体管同时仍然保持低RDS(on)的优异电性能的系统和方法。
发明内容
本发明的实施方式提供了用于制造具有晶体管(具有在该晶体管的一个侧面上的源极、漏极和栅极接点)的WLCSP器件、同时仍然具有非常低的漏源接通电阻RDS(on)的优异电性能的技术。
在一个实施方式中，WLCSP包括具有源极接点和漏极接点(漏极触点，drain contact)的垂直晶体管、第一金属层和第二金属层。该源极接点和漏极接点设置在该垂直晶体管的相同侧面上。第一金属层包括耦接(电连接)于垂直晶体管的源极区的第一金属源极层、和耦接(电连接)于垂直晶体管的漏极区的第一金属漏极层。第一金属源极层和第一金属漏极层彼此电绝缘。第二金属层包括第二金属源极层，其耦接(电连接)于源极接点和第一金属源极层；和第二金属漏极层，其耦接(电电连接)于漏极接点和第一金属漏极层。第二金属源极层和第二金属漏极层彼此电绝缘。第一金属源极层、第一金属漏极层、第二金属源极层、和第二金属漏极层交叠(交错或交织布置，interleave)并在源极接点和漏极接点之间形成缩短的传导通路。该WLCSP进一步包括设置在邻近(邻接，adjacent)源极区的沟槽中的栅结构、邻近该沟槽和源极区设置的阱区、邻近该阱区且在其下方并且直接在衬底上设置的漂移区、以及传导通路。传导通路从漏极接点(基本上)垂直地延伸至衬底，横向地(水平地，laterally)穿过衬底，以及通过漂移区从衬底垂直地延伸至源极接点。
在这个实施方式中，在该系统被接通时，源极接点和漏极接点之间的漏源接通电阻RDS(on)可以低于11.5mΩ-mm2。垂直晶体管可以是垂直MOSFET。第一金属层可以进一步包括耦接(电连接)于垂直晶体管的栅极区的第一金属栅极层，其中该第一金属栅极层与第一金属源极层和第一金属漏极层电绝缘。第二金属层也可以进一步包括耦接(电连接)于栅极接点和第一金属层的第二金属栅极层，其中该第二金属栅极层与第二金属源极层和第二金属漏极层电绝缘。
在另一个实施方式中，一种使用衬底通孔(through substrate via)来改善RDS(on)的WLCSP，其包括具有源极接点和漏极接点的垂直晶体管、硅通孔(TSV)、第一金属层和第二金属层。该源极接点和漏极接点设置在该垂直晶体管的相同侧面上。该TSV将垂直晶体管的漏极区耦接(电连接)至设置在与该源极和漏极接点相反的衬底的侧面上的背面金属(背垫金属，back metal)。第一金属层包括耦接(电连接)于垂直晶体管的源极区的第一金属源极层、和耦接(电连接)于垂直晶体管的漏极区的第一金属漏极层。第一金属源极层和第一金属漏极层彼此电绝缘。第二金属层包括第二金属源极层，其耦接(电连接)于源极接点和第一金属源极层；和第二金属漏极层，其耦接(电连接)于漏极接点和第一金属漏极层。第二金属源极层和第二金属漏极层彼此电绝缘。第一金属源极层、第一金属漏极层、第二金属源极层、和第二金属漏极层交叠并在源极接点和漏极接点之间形成缩短的传导通路。该WLCSP进一步包括设置在邻近源极区的沟槽中的栅结构、邻近该沟槽和源极区设置的阱区、邻近该阱区且在其下方并且直接在衬底上设置的漂移区、以及传导通路。传导通路通过TSV从漏极接点垂直地延伸至衬底，横向地穿过衬底，通过PSV(部分衬底通孔，partial-substrate-via)从衬底垂直地延伸至漂移区，并且从PSV垂直地延伸至源极接点。该PSV部分地穿过衬底而形成并且可以连接于背面金属。
在又一个实施方式中，一种使用衬底通孔来改善RDS(on)的WLCSP，其包括具有源极接点和漏极接点的垂直晶体管、硅通孔(TSV)、第一金属层和第二金属层。源极接点和漏极接点设置在垂直晶体管的相同侧面上。TSV将垂直晶体管的漏极区耦接(电连接)至设置在与源极和漏极接点相反的衬底的侧面上的背面金属。第一金属层包括耦接(电连接)于垂直晶体管的源极区的第一金属源极层、和耦接(电连接)于垂直晶体管的漏极的第一金属漏极层。第一源极金属层和第一漏极金属层彼此电绝缘。第二金属层包括第二金属源极层，其耦接(电连接)于源极接点和第一金属源极层；和第二金属漏极层，其耦接(电连接)于漏极接点和第一金属漏极层。第二金属源极层和第二金属漏极层彼此电绝缘。第一金属源极层、第一金属漏极层、第二金属源极层、和第二金属漏极层交叠并且在源极接点和漏极接点之间形成缩短的传导通路。该WLCSP进一步包括设置在邻近源极区的沟槽中的栅结构、邻近该沟槽和源极区设置的阱区、邻近该阱区且在其下方并且直接在衬底上设置的漂移区、以及传导通路。传导通路通过TSV从漏极接点垂直地延伸至背面金属，横向地穿过背面金属，并从背面金属垂直地延伸至源极接点。
在这个实施方式中，当系统被接通时，源极接点和漏极接点之间的漏源接通电阻RDS(on)可以低于7.9mΩ-mm2。垂直晶体管可以是垂直MOSFET。第一金属层可以进一步包括耦接(电连接)于垂直晶体管的栅极区的第一金属栅极层，其中该第一金属栅极层与第一金属源极层和第一金属漏极层电绝缘。第二金属层可以进一步包括耦接(电连接)于栅极接点和第一金属栅极层的第二金属栅极层，其中该第二金属栅极层与第二金属源极层和第二金属漏极层电绝缘。
在又一个实施方式中，一种使用紧密连接于漏极漂移区的金属例如铜来改善RDS(on)的WLCSP，其包括具有源极接点和漏极接点的垂直晶体管、第一金属层、第二金属层和第三金属层。源极接点和漏极接点设置在垂直晶体管的相同侧面上。第一金属层包括耦接(电连接)于垂直晶体管的源极区的第一金属源极层、和耦接(电连接)于垂直晶体管的漏极区的第一金属漏极层。第一金属源极层和第一金属漏极层彼此电绝缘。第二金属层包括第二金属源极层，其耦接(电连接)于源极接点和第一金属源极层；和第二金属漏极层，其耦接(电连接)于漏极接点和第一金属漏极层。第二金属源极层和第二金属漏极层彼此电绝缘。第一金属源极层、第一金属漏极层、第二金属源极层、和第二金属漏极层交叠并在源极接点和漏极接点之间形成缩短的传导通路。该WLCSP进一步包括设置在邻近源极区的沟槽中的栅结构、邻近该构成和源极区设置的阱区、邻近该阱区且在其下方并且直接在第三金属层上设置的漂移区。第三金属设置在垂直晶体管的源极区和垂直晶体管的漏极区的下方。第三金属层在与源极接点和漏极接点相反的侧面上设置在载体(carrier)和垂直晶体管之间。传导通路从漏极接点垂直地延伸至第三金属，横向地穿过第三金属，并通过漂移区从第三金属垂直地延伸至源极接点。
在这个实施方式中，当系统被接通时，源极接点和漏极接点之间的漏源接通电阻RDS(on)可以低于7mΩ-mm2。垂直晶体管可以是垂直MOSFET。第一金属层可以进一步包括耦接(电连接)于垂直晶体管的栅极区的第一金属栅极层，其中该第一金属栅极层与第一金属源极层和第一金属漏极层电绝缘。第二金属层可以进一步包括耦接(电连接)于栅极接点和第一金属栅极层的第二金属栅极层，其中该第二金属栅极层与第二金属源极层和第二金属漏极层电绝缘。
在又一个实施方式中，第三金属层紧密连接于漏极漂移区。
在又一个实施方式中，第三金属层可以是铜、铝、银、金、表现出低电阻的其他金属或其他金属合金。该金属层紧密地连接于漏极漂移区。
在又一个实施方式中，一种形成WLCSP的方法包括形成垂直晶体管(包括源极区和漏极区)、形成第一金属层、以及形成第二金属层。第一金属层包括耦接(电连接)于垂直晶体管的源极区的第一金属源极层和耦接(电连接)于垂直晶体管的漏极区的第一金属漏极层。第一金属源极层和第一金属漏极层彼此电绝缘。第二金属层包括第二金属源极层，其耦接(电连接)于源极接点和第一金属源极层；和第二金属漏极层，其耦接(电连接)于漏极接点和第一金属漏极层。第二金属源极层和第二金属漏极层彼此电绝缘。第一金属源极层、第一金属漏极层、第二金属源极层、和第二金属漏极层交叠。该方法进一步包括在垂直晶体管的相同侧面上形成源极接点和漏极接点。源极接点耦接(电连接)于第二金属源极层并且漏极接点耦接(电连接)于第二金属漏极层。该方法进一步包括形成栅结构、阱区、漂移区、和传导通路。邻近阱区且在其下方并且直接在衬底上设置漂移区。传导通路从漏极接点垂直地延伸至衬底，横向地穿过衬底，并通过漂移区从衬底垂直地延伸至源极接点。
在这个实施方式中，当该器件被接通时，源极接点和漏极接点之间的漏源接通电阻RDS(on)可以低于11.5mΩ-mm2。垂直晶体管可以是垂直MOSFET。(形成)第一金属层可以进一步包括形成耦接(电连接)于垂直晶体管的栅极区的第一金属栅极层。该第一金属栅极层可以与第一金属源极层和第一金属漏极层电绝缘。形成第二金属层可以进一步包括形成耦接(电连接)于栅极接点和第一金属栅极层的第二金属栅极层。该第二金属栅极层可以与第二金属源极层和第二金属漏极层电绝缘。
在又一个实施方式中，传导通路在源极第一金属和漏极第一金属之间的每个地方形成的长度小于250μm。
在又一个实施方式中，该方法进一步包括在第一金属层上方形成通孔层(穿孔层，via layer)。该通孔层在第一金属源极层和第一金属漏极层上方形成通孔图案(通孔分布，via pattern)。
在又一个实施方式中，一种形成WLCSP(其使用衬底通孔来改善RDS(on))的方法包括形成硅通孔(TSV)，其将垂直晶体管的漏极区耦接(电连接)至垂直晶体管的背面金属。垂直晶体管的背面金属设置在与源极接点和漏极接点相反的垂直晶体管的侧面上。该方法进一步包括形成部分衬底通孔(PSV)、形成第一金属层、以及形成第二金属层。PSV设置在垂直晶体管的源极区下方并耦接(电连接)于背面金属。第一金属层包括耦接(电连接)于垂直晶体管的源极区的第一金属源极层和耦接(电连接)于垂直晶体管的漏极区的第一金属漏极层。第一金属源极层和第一金属漏极层彼此电绝缘。第二金属层包括第二金属源极层，其耦接(电连接)于源极接点和第一金属源极层；和第二金属漏极层，其耦接(电连接)于漏极接点和第一金属漏极层。第二金属源极层和第二金属漏极层彼此电绝缘。第一金属源极层、第一金属漏极层、第二金属源极层、和第二金属漏极层交叠。该方法进一步包括在垂直晶体管的相同侧面上形成源极接点和漏极接点。源极接点耦接(电连接)于第二金属源极层并且漏极接点耦接(电连接)于第二金属漏极层。该方法还包括形成栅结构、阱区、漂移区、和传导通路。邻近阱区且在其下方并且直接在衬底上设置漂移区。传导通路通过TSV从漏极接点垂直地延伸至衬底，横向地穿过衬底，通过PSV从衬底和背面金属垂直地延伸至漂移区，以及从PSV垂直地延伸至源极接点。
在又一个实施方式中，一种形成WLCSP(其使用衬底通孔来改善RDS(on))的方法包括形成硅通孔(TSV)，该TSV将垂直晶体管的漏极区耦接(电连接)至垂直晶体管的背面金属。垂直晶体管的背面金属设置在与源极接点和漏极接点相反的垂直晶体管的侧面上。该方法进一步包括形成第一金属层、以及形成第二金属层。第一金属层包括耦接(电连接)于垂直晶体管的源极区的第一金属源极层和耦接(电连接)于垂直晶体管的漏极区的第一金属漏极层。第一金属源极层和第一金属漏极层彼此电绝缘。第二金属层包括第二金属源极层，其耦接(电连接)于源极接点和第一金属源极层；和第二金属漏极层，其耦接(电连接)于漏极接点和第一金属漏极层。第二金属源极层和第二金属漏极层彼此电绝缘。第一金属源极层、第一金属漏极层、第二金属源极层、和第二金属漏极层交叠。该方法进一步包括在垂直晶体管的相同侧面上形成源极接点和漏极接点。源极接点耦接(电连接)于第二金属源极层并且漏极接点耦接(电连接)于第二金属漏极层。该方法还包括形成栅结构、阱区、漂移区、和传导通路。邻近阱区且在其下方并且直接在衬底上设置漂移区。传导通路通过TSV从漏极接点垂直地延伸至背面金属，横向地穿过背面金属，并从背面金属垂直地延伸至源极接点。
在该实施方式中，当器件被接通时，源极接点和漏极接点之间的漏源接通电阻RDS(on)可以低于7.9mΩ-mm2。垂直晶体管可以是垂直MOSFET。传导通路在源极第一金属和漏极第一金属之间的每个地方形成的长度小于250μm。
在又一个实施方式中，一种形成WLCSP(其使用紧密连接于漏极漂移区的金属如铜来改善RDS(on))的方法包括形成垂直晶体管(包括源极区和漏极区)、形成第一金属层、以及第二金属层。第一金属层包括耦接(电连接)于垂直晶体管的源极区的第一金属源极层和耦接(电连接)于垂直晶体管的漏极区的第一金属漏极层。第一金属源极层和第一金属漏极层彼此电绝缘。第二金属层包括第二金属源极层，其耦接(电连接)于源极接点和第一金属源极层；和第二金属漏极层，其耦接(电连接)于漏极接点和第一金属漏极层。第二金属源极层和第二金属漏极层彼此电绝缘。第一金属源极层、第一金属漏极层、第二金属源极层、和第二金属漏极层交叠。该方法进一步包括形成设置在垂直晶体管的源极区和垂直晶体管的漏极区下方的第三金属层。第三金属层设置在载体上并且在与源极区和漏极区相反的侧面上连接至垂直晶体管。该方法进一步包括在垂直晶体管的相同侧面上形成源极接点和漏极接点，其中源极接点耦接(电连接)于第二金属源极层而漏极接点耦接(电连接)于第二金属漏极层。该方法还包括形成栅结构、阱区、漂移区、以及传导通路。邻近阱区且在其下方并且在第三金属上方设置漂移区。传导通路从漏极接点垂直地延伸至第三金属，横向地穿过第三金属，并且通过漂移区从第三金属垂直地延伸至源极接点。
在这个实施方式中，当器件被接通时，源极接点和漏极接点之间的漏源接通电阻RDS(on)可以低于7mΩ-mm2。垂直晶体管可以是垂直MOSFET。
本发明的可应用性的其他领域根据下文提供的详细描述将变得明显。应当理解，虽然指明各种实施方式，但是详细的描述和具体实例仅用于举例说明的目的而不用于必要性地限制本发明的范围。
附图说明
本发明的特性和优点的进一步理解可以通过参考以下提供的说明书的剩余部分和附图而实现。附图并入到本发明的详细描述部分中。在整个附图中，类似标号指代相同项目。
图1A示出了具有在相同侧上的源极和漏极接点的示例性n-型沟槽功率垂直MOSFET器件的一部分的剖视图。
图1B是示出了根据一个实施方式，利用交叠的金属1和金属2的双金属(two metal)漏极接点WLCSP的图示。
图2A-2E是示出了根据一个实施方式，双金属漏极接点WLCSP如何用具有在相同侧上的源极和漏极接点的垂直晶体管器件进行构造的图示。
图3A-3B是示出了根据一个实施方式，利用衬底通孔，双金属漏极接点WLCSP如何用具有在相同侧上的源极和漏极接点的垂直晶体管器件进行构造的图示。
图3C是示出了根据一个实施方式，在没有图3A-3B所示的双金属结构的情况下利用衬底通孔，WLCSP如何用具有在相同侧上的源极和漏极接点的垂直晶体管器件进行构造的图示。
图4A-4B是示出了根据一个实施方式，利用紧密连接于漏极漂移区的金属，双金属漏极接点WLCSP如何用具有在相同侧上的源极和漏极接点的垂直晶体管器件进行构造的图示。
图4C是示出了根据一个实施方式，利用紧密连接于漏极漂移区的金属和衬底通孔，双金属漏极接点WLCSP如何用具有在相同侧上的源极和漏极接点的垂直晶体管器件进行构造的图示。
图5是示出了根据一个实施方式，对于具有在相同侧上的源极和漏极接点以及减小的RDS(ON)的垂直晶体管器件，制造在图2A-2E中呈现的WLCSP的方法的流程图。
图6是示出了根据另一个实施方式，对于具有在相同侧上的源极和漏极接点以及减小的RDS(ON)的垂直晶体管器件，制造在图3A-3B中呈现的WLCSP的方法的流程图。
图7是示出了根据另一个实施方式，对于具有在相同侧上的源极和漏极接点以及减小的RDS(ON)的垂直晶体管器件，制造在图4A-4B中呈现的WLCSP的方法的流程图。
具体实施方式
在以下描述中，用于解释的目的，提供了具体细节以便提供本发明的充分理解。然而，很明显，本发明可以在没有这些具体细节的情况下实施。例如，导电类型(n-和p-型)对于p-通道器件可以相应地反转。用于形成晶圆级芯片规模封装(WLCSP)的相同或类似技术可以应用于不同于MOSFET器件的晶体管，例如IGBT(绝缘栅双极晶体管)、BJT(双极结型晶体管)、JFET(结型场效应晶体管)、SIT(静电感应晶体管)、BSIT(双极静电感应晶体)、闸流晶体管(Thyristor)等。
本发明的实施方式提供了用于制造具有晶体管，优选垂直晶体管的WLCSP器件的技术，其中的晶体管具有在该晶体管一个侧面上的源极、漏极和栅极接点，同时仍具有极低漏源接通电阻RDS(ON)的优异电性能。这些技术包括利用双金属漏极接点来制造WLCSP的技术、漏极接点硅通孔(TSV)技术、以及在漂移区上的金属的技术。
第一实施方式提供了一种制造WLCSP的系统和方法，其包括具有源极接点和漏极接点的晶体管、第一金属层和第二金属层。源极接点和漏极接点设置在晶体管的相同侧面上。第一金属层包括耦接(电连接)于垂直晶体管的源极区的第一金属源极层、和耦接(电连接)于垂直晶体管的漏极区的第一金属漏极层。第一金属源极层和第一金属漏极层彼此电绝缘。第二金属层包括耦接(电连接)于源极接点和第一金属源极层的第二金属源极层、以及耦接(电连接)于漏极接点和第一金属漏极层的第二金属漏极层。第二金属源极层和第二金属漏极层彼此电绝缘。第一金属源极层、第一金属漏极层、第二金属源极层、和第二金属漏极层交叠并在源极接点和漏极接点之间形成缩短的传导通路长度。该WLCSP进一步包括栅结构、阱区、邻近且在该阱区下方并且直接在衬底上设置的漂移区、以及传导通路。传导通路从漏极接点垂直地延伸至衬底，横向地穿过衬底，并通过漂移区从衬底垂直地延伸至源极接点。该晶体管可以是垂直MOSFEET。
第二实施方式提供了一种制造WLCSP的系统和方法，该WLCSP利用衬底通孔来改善RDS(ON)。除了在第一实施方式中提供的特征之外，这些第二实施方式提供硅通孔(TSV)。TSV将垂直晶体管的漏极区耦接(电连接)至设置在与源极和漏极接点相反的衬底的侧面上的背面金属。这些第二实施方式也可以提供部分衬底通孔(PSV)，其可以是除了TSV之外的或者作为使用TSV的替换。PSV设置在垂直晶体管的源极区下方并且耦接(电连接)于背面金属。该WLCSP进一步包括栅结构、阱区、邻近且在该阱区下方并且直接在衬底上设置的漂移区、以及传导通路。传导通路通过TSV从漏极接点垂直地延伸至衬底，横向地穿过衬底，通过PSV从衬底垂直地延伸至漂移区，并从PSV垂直地延伸至源极接点。
第三实施方式也提供了一种制造WLCSP的系统和方法，该WLCSP利用紧密连接于漏极漂移区的金属如铜来改善RDS(ON)。除了在第一实施方式中提供的特征之外，这些第三实施方式提供了第三金属层，其可以是设置在晶体管的源极和漏极下方的铜。第三金属层也可以设置在载体上并且在与源极接点和漏极接点相反的侧面上粘结至晶体管。该WLCSP进一步包括栅结构、阱区、邻近且在该阱区下方并且直接在衬底上设置的漂移区、以及传导通路。传导通路从漏极接点垂直地延伸至第三金属，横向地穿过第三金属，并且通过漂移区从第三金属垂直地延伸至源极接点。
图1A是示出了根据一个实施方式，一种示例性n-型沟槽功率MOSFET 100的一部分的剖视图的图示。MOSFET 100包括沟槽102，其从衬底的上表面延伸穿过p-型阱或体区104，终止于n-型漂移或外延区106。栅极沟槽102衬有薄介电层(电介质层，dielectric layer)108并且基本上用导电材料如掺杂多晶硅填充，从而形成栅极110。该栅结构包括栅极沟槽102、介电层108和栅极110。N-型源极区112(也称为源极)形成在邻近沟槽102的体区114内。n-型漂移或外延区106形成在重掺杂的n+衬底区114上方。第一金属层(第1金属)形成在该结构的顶部上方，其包括与源极区112形成电接触(如图所示)以及与栅极110形成电接触(在该剖视图中未示出)的第1金属的第一部分116A，以及漏极区120。如参考图1B解释的，第1金属层可以包括电耦接于源极、漏极或栅极的不同绝缘金属层。p+重体区118形成在p-阱104内。MOSFET 100还可以被分成有源区(active region)和边缘区(edge region)。图1A的有源区中所示的结构在例如由硅制成的共衬底上重复多次，从而形成晶体管阵列。该阵列可以以本领域已知的各种蜂窝状或条状体系结构进行构造。图1A中所示的边缘区包括n-型漂移或外延区106、重掺杂的n+衬底区114、第一金属层(第1金属)的第二部分116B(在这个剖视图中仅示出耦接于漏极的第1金属层的部分)、以及漏极通孔区120(也称为漏极)。漏极通孔区120电连接于第1金属层的第二部分116B。边缘区可以置于晶体管阵列的边缘之间和这些边缘处。
当MOSFET 100被接通时，形成传导通路122，如通过图1A中所示的虚线表示的。传导通道122在源极区112处开始并沿着栅极沟槽102垂直向下地延伸入和通过漂移区106，进入衬底114，然后在衬底114中水平地越过(横过，across)有源区并进入边缘区，并在漏极区120处结束。当MOSFET 100被接通时发生的RDS(on)是，当源极区112和漏极区120通过MOSFET通道连接时传导电流经受的电阻。RDS(on)正比于该电流沿着传导通路行进(travel)的源极区和漏极区之间的距离。沿着源极区和漏极区之间的传导通路的电阻包括来自多个成分的贡献，包括源极112和漂移区106之间的电阻、漂移区106中的电阻、在衬底114中沿着传导通路122的水平部分的电阻、以及漏极120中的电阻，如图1A所示。在图1A所示的实施方式中，传导通路122的水平部分沿着衬底114。在其他实施方式中，传导通路122的水平部分可以沿着金属层，如参考图4A-4B进一步讨论的。其他实施方式可以具有有助于传导通路的通孔，如参考图3A-3B进一步讨论的。
RDS(on)可以通过减小任何这些成分的电阻而减小。例如，如果封装限制(packaging limitation)不是问题，则漏极120可以置于在衬底114下方的源极区的相反侧面上以使电流在漂移区106内行进的距离最小。尽管这种构造具有短的传导通路并因此具有低的RDS(on)，但是它具有这样的缺陷，即漏极和源极区被置于衬底的相反侧面上，使得整个封装的MOSFET 100与WLCSP不相容。
根据本发明的实施方式，RDS(on)通过缩短横向彼此隔开的源极区和漏极区之间的距离而减小。缩短与源极和漏极之间的距离减少了衬底114中传导通路122的水平部分，这减小整体RDS(on)。
图1B示出了一种双金属漏极接点WLCSP，其包括第一金属层(第1金属)130、通孔层132、以及第二金属层(第2金属)134。第1金属(130)层可以分成至少三个绝缘的金属层(第1金属源极130A、第1金属漏极130B、和第1金属栅极130C)。第1金属源极层130A耦接于晶体管的源极，第1金属漏极层130B耦接于晶体管的漏极而第1金属栅极层130C耦接于晶体管的栅极。类似地，第2金属(134)层可以分成至少三个绝缘的金属层(第2金属源极134A、第2金属漏极134B、和第2金属栅极134C)。第2金属源极层134A耦接于第1金属的源极区，第2金属漏极层134B耦接于第1金属的漏极区，而第2金属栅极层134C耦接于第1金属的栅极区。
第1金属(130)和第2金属(134)通过通孔层132分隔开，该通孔层132包括允许第2金属(134)层的不同部分接触第1金属(130)层的恰当部分的不同通孔。例如，通孔层132提供第1金属源极层130A(其连接于源极区)和第2金属源极层134A(其连接于源极接点)之间的电接触。类似地，通孔层132提供第1金属漏极层130B(其连接于漏极)和第2金属漏极层134B(其连接于漏极接点)之间的电接触。而且，通孔层132提供第1金属栅极层130C(其连接于栅极)和第2金属栅极层134C(其连接于栅极接点)之间的电接触。在一个实施方式中，第1金属层(130)和第2金属层(134)交叠以减小源极区和漏极区之间的电流行进的距离(例如传导通路)。缩短源极区和漏极区之间的传导通路减小RDS(on)。
图2A-2E示出了具有一种双金属漏极接点WLCSP的实施方式，该WLCSP用具有在相同侧面上的源极和漏极接点的垂直晶体管(例如MOSFET)器件进行构造。RDS(on)通过减少由衬底214中的传导通路122的水平部分(图1A所示)引起的电阻的横向成分而减小。图2A-2E中所示的实施方式，通过使用具有由通孔层连接的漏极和源极区的双金属结构图案，减小了由衬底214中的传导通路的水平部分引起的电阻的横向成分。
图2A示出了一种双金属WLCSP 200的剖视图，该WLCSP 200包括漂移区206、衬底214、第一金属层(第1金属)230、通孔232、第二金属层(第2金属)234、接点焊球(contact solder ball)236和背面金属238。漂移区206可以是建立在衬底214顶部上的n-型漂移或外延区，其可以是重掺杂的n+区。衬底214的厚度范围可以为1-500μm并且位于背面金属238上方。背面金属238可以由TiNiAg制成并且厚度范围可以为1-20μm。焊球236可以由可焊接材料制成并且尺寸范围可以为20-500μm。可替换地，可以使用扁平焊盘代替焊球。
第一金属层(第1金属)230可以由沉积在漂移区206顶部上的传导材料(导电材料，conductive material)如铝制成。漂移区206可以包括MOSFET的源极区、漏极区和栅极区。第1金属(230)可以由若干绝缘部分(其每一个连接于晶体管的不同部分)构成。例如，第1金属(230)可以包括耦接于晶体管的源极区的第一金属源极层、耦接于晶体管的漏极区的第一金属漏极层、以及耦接于栅极区的第一金属栅极层。晶体管的源极、漏极、和栅极接点设置在第1金属(230)下面以使第1金属(230)的不同部分连接于恰当部件。第1金属和第2金属的厚度范围可以为0.8-15μm。
第1金属(230)和第2金属(234)通过通孔层232连接。通孔层232包括不同的通道或通孔以连接具有不同埋入结构的上部沉积层(upperdeposited layer)，如参考图2B进一步描述的。通孔层232的厚度范围为0.5-2μm。第二金属层(第2金属)234可以由传导材料如铝制成，其沉积在通孔232的顶部上并具有通过通孔至源极区、栅极和漏极区的连接，其可渗透至第1金属(230)。第2金属(234)可以包括耦接于晶体管的源极接点的第二金属源极层、耦接于晶体管的漏极接点的第二金属漏极层、以及耦接于栅极接点的第二金属栅极层。焊球236可以电连接至第2金属(234)的任一部分，这取决于焊球236是否是用于源极区、栅极、或漏极区的电接点。至MOSFET的源极、漏极和栅极连接设置在第1金属(230)下方，并且至外部端子的源极、漏极和栅极接点设置在第2金属(234)上方。至外部端子的源极、漏极和栅极接点可以利用隆起焊盘或焊球236完成。由于漏极和源极之间的距离非常短，所以RDS(on)被减小。通过传导通路确定RDS(on)，其中的传导通路从漏极接点焊球垂直地延伸至衬底214、横向地穿过衬底214、并且通过漂移区206从衬底214垂直地延伸至源极接点焊球。
图2B是通孔层232的图示，该通孔层232包括源极通孔层232A、漏极通孔层232B和栅极通孔层232C。源极通孔层232A包括开口，其允许第2金属(234)层的不同部分(未示出)接触第1金属(230)层的恰当部分。例如，通孔层232包括源极通孔层232A，其提供连接于源极区的第1金属(230)的部分和连接于源极接点的第2金属的部分(未示出)之间的电接触。类似地，通孔层232包括漏极通孔层232B，其提供连接于漏极的第1金属(230)的部分和连接于漏极接点的第2金属的部分(未示出)之间的电接触。通孔层232还包括栅极通孔层232C，其提供连接于栅极的第1金属(230)的部分和连接于栅极接点的第2金属的部分(未示出)之间的电连接。第1金属(230)和第2金属(未示出)可以如图1B所示进行交叠以缩短电流在源极和漏极区之间行进(例如传导通路)的平均距离。缩短源极和漏极之间的传导通路减小了RDS(on)。
图2C示出了第1金属(230)层，其具有第1金属源极230A、第1金属漏极230B和第1金属栅极230C。第1金属源极230A电连接于源极区112并对晶体管100提供源电流。第1金属漏极230B电连接于晶体管100的漏极120，而第1金属栅极230C电连接于晶体管100的栅极110。第1金属源极230A和第1金属漏极230B可以布置成由小于250μm的距离分隔开的条形。图2D，其示出了与图2C相同的图案，示出了在包括漏极区位置233A和源极区位置233B的WLCSP 200中的源极和漏极区的布置。第2金属源极230A、第1金属漏极230B和第1金属栅极230C层(图2C所示的)连接于图2E所示的相应第2金属源极(234A)、第2金属漏极(234B)和第2金属栅极(234C)区，这取决于图2B中的通孔布置。
图2E是具有一种双金属漏极接点WLCSP的一个实施方式的透视图，该WLCSP包括第2金属(234)层(具有第2金属源极234A、第2金属漏极234B、和第2金属栅极234C)，以及焊球236。焊球236电连接于第2金属源极234A、第2金属漏极234B和第2金属栅极234C。在一个实施方式中，三个焊球236电连接于第2金属源极234A，两个焊球236电连接于第2金属漏极234B，以及一个焊球236电连接于第2金属栅极234C。第2金属的一个目的是聚集来自第1金属的电流并具有足够大的尺寸以配合在上面的焊球236。第1金属(230)和第2金属(234)彼此电绝缘并且置于彼此上方以使第1金属源极、第2金属源极、第1金属漏极、和第2金属漏极层交叠。交叠第1金属和第2金属层的这些不同部分缩短源极至漏极距离(传导通路)，导致减小的RDS(on)。而且，由于至晶体管的电接触经由焊球236形成并且焊球236都设置在WLCSP的相同侧面上，所以减小RDS(on)改善了WLCSP的性能。在一个实施方式中，WLCSP器件的背面金属为0.7μm，并且WLCSP器件的RDS(on)在该器件被接通时小于11.5mΩ-mm2。
图3A示出了利用衬底通孔的一种双金属WLCSP 300的剖视图，该WLCSP 300包括漂移区306、衬底314、第一金属层(第1金属)330、通孔332、第二金属层(第2金属)334、接点焊球336、硅通孔(TSV)340、部分衬底通孔(PSV)342、以及背面金属344。在一些实施方式中，没有使用PSV 342，并且WLCSP 300包括TSV 340同时没有PSV 342。漂移区306可以是n-型外延漂移区，其位于衬底314的顶部上，衬底314可以是重掺杂的n+区。衬底314的厚度范围可以为1-200μm并且位于背面金属344上方。背面金属344可以由传导材料如铜制成，并且厚度范围可以为1-20μm。焊球336可以由可焊接材料制成并且尺寸范围可以为20-500μm。
第一金属层(第1金属)330可以由沉积在漂移区306的顶部上的传导材料如铝制成，其可以包括晶体管的源极、漏极和接点。第1金属(330)可以由分别连接于晶体管的不同部分的若干绝缘部分构成。例如，第1金属(330)可以包括耦接于晶体管的源极区的第一金属源极层、耦接于晶体管的漏极区的第一金属漏极层、和耦接于栅极区的第一金属栅极层。晶体管的源极、漏极和栅极接点设置在第1金属(330)下方以使第1金属(330)的不同部分连接于恰当部件。第1金属和第2金属的厚度范围可以为0.8-15μm。
第1金属(330)和第2金属(334)通过通孔层332连接。通孔层332包括不同的通道或通孔以连接具有不同的在下结构(underlyingstructure)(例如第1金属层)的上部沉积层(例如第2金属层)，如参考图2B进一步描述的。通孔层332的厚度范围也为0.5-2μm。第二金属层(第2金属)334可以由沉积的通孔层332顶部的传导材料如铝制成，并且具有通过到第1金属(330)的通孔至源极区、栅极和漏极区的连接。第2金属(334)可以包括耦接于晶体管的源极接点的第二金属源极层、耦接于晶体管的漏极接点的第二金属漏极层、和耦接于栅极接点的第二金属栅极层。焊球236可以电连接于第2金属(334)的任一个部分，这取决于焊球336是否是用于源极区、栅极或漏极区的电接触。至晶体管(例如MOSFET)的源极、漏极和栅极连接设置在第1金属(330)下面并且至外部端子的源极、漏极和栅极接点设置在第2金属(334)上方。至外部端子的源极、漏极和栅极接点可以利用扁平表面焊盘、隆起焊盘或焊球336完成。由于漏极和源极区之间的距离短，所以RDS(on)减小。通过传导通路确定RDS(on)，该传导通路通过TSV 340从漏极接点垂直地延伸至衬底314，横向地穿过衬底314，通过PSV 342从衬底314垂直地延伸至漂移区306，以及从PSV 342垂直地延伸至源极接点。在另一个实施方式中，在使用TSV 340但不使用PSV 342的情况下，传导通路通过TSV 340从漏极接点垂直地延伸至背面金属344，横向地穿过背面金属344，并从背面金属344垂直地延伸至源极接点。
TSV 340形成在衬底314中并且连接于漏极区120和背面金属344，该背面金属344设置在与源极接点和漏极接点相反的衬底314的侧面上。TSV 340形成通过衬底的所有路径并因此厚度与衬底相同。因此，如果衬底为1-500μm厚，则TSV 340将为1-500μm长。每一个TSV 340的直径范围为5-50μm并且间距(pitch)范围为10-100μm。每一个TSV 340用传导金属例如铝或铜填充。由于背面金属344和TSV 340二者都是传导的(铜，例如)，所以RDS(on)可以被显著减小，因为在这个实施方式中，传导通路包括TSV 340和背面金属344，二者都具有低的电阻。该TSV 340通过提供低电阻传导通路而改善了电性能。
PSV 342形成在源极区112下方的衬底314中并连接至背面金属344，但不连接至源极区112。PSV 342的长度范围可以为衬底314的1％厚度至衬底314的99％厚度。在一个实施方式中，PSV 342的长度为衬底的99％厚度并且从背面金属344朝向源极区延伸衬底314厚度的一半距离。在一些实施方式中，PSV 342的长度设置成使得PSV 342透过衬底的距离在没有透过漂移层的情况下被最大化。每一个PSV 342的直径范围为5-50μm并且间距范围为10-100μm。每个PSV 342用传导材料例如铝或铜填充。
图3C示出了一种可替换实施方式，其中WLCSP 370包括TSV 340但不包括第1金属(330)、通孔332和第2金属(334)。在这个实施方式中，WLCSP 300包括漂移区306、衬底314、接点焊球336、TSV 340、PSV342、以及背面金属344。在一些实施方式中，没有使用PSV 342，并且WLCSP 370包括TSV同时没有PSV 342。漂移区306可以是n-型外延漂移区，其位于衬底314的顶部，衬底314可以是重掺杂的n+区。漂移区306可以包括源极、漏极和栅极区以及晶体管的接点。衬底314的厚度范围可以为1-200μm并且位于背面金属344上方。背面金属344可以由传导材料如铜制成，并且厚度范围可以为1-20μm。焊球336可以由可焊接材料制成并且尺寸范围可以为20-400μm。焊球336可以电连接于晶体管(例如MOSFET)的源极、栅极或漏极区中的任一个。至外部端子的源极、漏极和栅极接点可以利用扁平表面焊盘、隆起焊盘或焊球336完成。TSV340、PSV 342和背面金属344基本上与参考图3A-3B讨论的WLCSP中的一样。
TSV 340和/或PSV 342的使用减小了背面金属和漂移区306之间的电阻。电阻系数被减小，因为TSV 340和/或PSV 342材料的电阻低于衬底314的电阻。RDS(on)通过传导路径确定，该传导路径通过TSV 340从漏极接点垂直地延伸至背面金属344，横向地穿过背面金属344，并且从背面金属344垂直地延伸至源极接点。使用TSV 340和PSV 342二者还有助于减小漏极和源极之间的电阻。如果使用TSV 340和PSV 342二者，则传导通路可以具有若干支路。传导通路的第一支路通过TSV 340从漏极接点垂直地延伸至背面金属344，横向地穿过背面金属344，并从背面金属344垂直地延伸至源极接点。传导通路的第二支路通过TSV 340从漏极接点垂直地延伸至背面金属344，横向地穿过背面金属344，并通过PSV 342从背面金属344垂直地延伸至源极接点。本领域技术人员将认识到，存在其他传导通路，其根据每个部件的电阻和电压电位形成。取决于构造，传导通路的RDS(on)通过加合并联或串联的所有支路而确定。
图3B是利用衬底通孔的双金属漏极接点WLCSP 300的透视图，其包括第2金属(334)层(具有第2金属源极334A、第2金属漏极334B、和第2金属栅极334C)、焊球336、硅通孔(TSV)、和背面金属344。焊球336电连接于第2金属源极334A、第2金属漏极334B、和第2金属栅极334C。在一个实施方式中，三个焊球336电连接于第2金属源极334A，两个焊球336电连接于第2金属漏极334B以及一个焊球336电连接于第2金属栅极334C。插入第2金属源极334A和第2金属漏极334B的放置以缩短源极和漏极区之间的距离，以使传导通路缩短并因此减小RDS(on)。还散布(intersperse)第1金属源极330A和第1金属漏极330B的放置以缩短源极和漏极之间的距离。第1金属(330)和第2金属(334)彼此电绝缘并置于彼此上方，使得第1金属源极、第2金属源极、第1金属漏极和第2金属漏极层交叠。交叠第1金属和第2金属层的这些不同部分缩短源极至漏极距离(传导通路)，导致减小的RDS(on)。漏极120还通过TSV340连接于背面金属344，这减小传导通路的电阻并且减小RDS(on)。而且，由于至晶体管电接点经由焊球336制成并且焊球336都设置在WLCSP的相同侧面上，所以减小RDS(on)改善了WLCSP的性能。在一个实施方式中，WLCSP器件的背面金属为10μm，并且WLCSP器件的RDS(on)在该器件被接通时低于8mΩ-mm2。
图4A和图4B示出了使用紧密连接于漂移区的金属(如铜)的一种双金属漏极接点WLCSP 400的剖视图，该WLCSP 400包括漂移区406(在漂移区和铜层之间的薄插入衬底元件没有示出)、载体414、第一金属层(第1金属)430、通孔432、第二金属层(第2金属)434、接点焊球436、和紧密连接于漂移区的第三金属(铜层)452。铜层452可以沉积或镀覆在非常薄的衬底(厚度范围为1-15μm)上，该衬底的顶部上具有外延漂移区(epi drift region)。图4B是图4A中指示为450的圆形区的爆炸图。漂移区406可以是在薄衬底部分(1-15μm)(未示出)的顶部上的外延n-型漂移区。载体414，其厚度范围可以为10-200μm，机械地支持在顶部上形成的层和结构并且可以具有预定的热、电和机械性能以适用于具体应用。载体414可以是陶瓷、硅、玻璃或金属等。例如，载体414可以是由绝缘材料如陶瓷制成的晶圆，其具有高的导热性。在其他一些实施方式中，热沉也可以直接或间接地附着于载体414以改善WLCSP的热性能。载体414也可以具有基本上匹配在顶部上形成的结构或层的热膨胀系数的热膨胀系数。焊球436可以由可焊接材料制成并且尺寸范围可以为20-250μm。
第一金属层(第1金属)430可以由沉积在漂移区406顶部上的传导材料如铝制成，该漂移区406可以包括晶体管(例如MOSFET)的源极、漏极和接点。第1金属(430)可以由分别连接于晶体管的不同部分的若干绝缘部分构成。例如，第1金属(430)可以包括耦接于晶体管的源极区的第一金属源极层、耦接于晶体管的漏极区的第一金属漏极层、和耦接于栅极区的第一金属栅极层。晶体管的源极、漏极和栅极接点设置在第1金属(430)下方以使第1金属(430)的不同部分连接于恰当部件。第1金属和第2金属的厚度的范围可以为0.8-15μm。
第1金属(430)和第2金属(434)通过通孔层432连接。通孔层432包括不同通道或通孔以连接具有不同埋入结构(例如第1金属层)的上部沉积层(例如第2金属层)，如参考图2B进一步描述的。通孔层432的厚度范围也为0.5-2μm。第二金属层(第2金属)434可以由沉积在通孔432顶部上的传导材料如铝制成，并且具有通过连接于第1金属(430)的通孔至源极、栅极和漏极的连接。第2金属(434)可以包括耦接于晶体管的源极接点的第二金属源极层、耦接于晶体管的漏极接点的第二金属漏极层、和耦接于栅极接点的第二金属栅极层。焊球436可以电连接于第2金属(434)的任一部分，这取决于焊球436是否是用于源极、栅极或漏极的电接触。至晶体管的源极、漏极和栅极连接设置在第1金属(430)下方并且至外部端子的源极、漏极和栅极接点设置在第2金属(434)上方。至外部端子的源极、漏极和栅极接点可以利用焊盘、隆起焊盘或焊球436完成。由于漏极和源极之间的距离短，所以RDS(on)减小。RDS(on)通过传导通路确定，该传导通路从漏极接点垂直地延伸至第三金属452，横向地穿过第三金属452，并通过漂移区406从第三金属452垂直地延伸至源极接点。
金属层(铜层)452(其紧密地连接于漏极漂移区)直接形成在源极、漏极和栅极接点层下方。在一个实施方式中，铜层452沉积在这样的结构上，其包括晶体管(例如MOSFET)、第1金属、第2金属和通孔，同时该结构是倒转的。在其他实施方式中，金属层452可以附着于载体414，其是在它的顶部上具有一个铜层的虚拟晶圆(dummy wafer)。载体414可以结合至包含具有铜背面金属层452、漂移区406、第1金属(430)、通孔432、第2金属(434)、和接点焊球436的结构的第一晶圆。载体414结合至具有刚才描述的结构的这这种晶圆，使得金属层452机械地粘结至第二晶圆。第二晶圆也可以具有铜金属层，以使该金属层452粘结至第一晶圆的铜背面金属层。金属层452对晶体管器件(例如MOSFET)提供低电阻传导通路122。由于金属层452具有低电阻并且紧密连接于晶体管，所以这种构造的RDS(on)低。在一个实施方式中，WLCSP器件的背面金属为0.7μm，并且WLCSP器件的RDS(on)在该器件被接通时低于7mΩ-mm2。TSV 340(未示出)通过对穿过漂移区406的传导提供低电阻通路而改善电性能。
图4C示出了使用紧密连接于漂移区的金属(如铜)和衬底通孔的一种双金属漏极接点WLCSP 470的可替换实施方式。在该实施方式中，WLCSP 470包括漂移区(在漂移区和铜层之间的薄插入衬底元件未示出)、载体414、第一金属层(第1金属)430、通孔432、第二金属层(第2金属)434、接点焊球436、紧密连接于漂移区的第三金属(铜层)452、以及TSV 440(示出了两个)。漂移区406、载体414、第一金属层(第1金属)430、通孔432、第二金属层(第2金属)434、接点焊球436、和第三金属(铜层)452(其紧密连接于漂移区)基本上与参考图4A-4B讨论的WLCSP的相同。TSV 440将第1金属(430)连接于嵌入的第三金属(铜层)452。TSV 440也与参考图3A-3B讨论的WLCSP的基本上相同。TSV440的使用减小了漏极和源极之间的电阻。
RDS(on)通过传导通路确定，该传导通路可以具有若干支路。传导通路的第一支路使用TSV 440并通过TSV 440从漏极接点垂直地延伸至嵌入的第三金属层452，横向地穿过嵌入的第三金属层452，并通过TSV 440从嵌入的第三金属层452垂直地延伸至源极接点。第二支路具有比第一支路更高的电阻，因为漂移区的电阻高于TSV 440的电阻。本领域技术人员将认识到，存在其他传导通路，它们根据WLCSP中的各个部件的电阻和电压电位形成。所有传导通路的RDS(on)通过加合并联或串联(取决于构造)的所有支路而确定。
图5是示出了根据另一个实施方式，一种制造对于具有在相同侧面上的源极和漏极接点和减小的RDS(on)的垂直晶体管(例如MOSFET)器件的在图2A-2E中呈现的WLCSP的方法的流程图。该方法利用衬底214的操作502中开始，衬底214可以具有轻度掺杂的N外延层。在操作505中，垂直晶体管的部件如源极区、漏极区、栅极区、以及漂移区直接形成在衬底214上。晶体管的这些部件(参考图1描述的)可以利用已知的制作技术形成。接下来在操作510中，第一金属层230形成在垂直晶体管的部件上方。第一金属层230包括耦接(电连接)于晶体管源极区的第一金属源极层和耦接(电连接)于晶体管的漏极区的第一金属漏极层。第一金属源极层和第一漏极层彼此电绝缘。第一金属层230还可以包括第一金属栅极层，其耦接(电连接)于栅极但与第一金属源极层和第一金属漏极层二者电绝缘。
接下来在操作515中，通孔层232在第一金属层230上方形成。通孔层232，其形成在第一金属源极层、第一金属漏极层和第一金属栅极层上方，形成通孔图案以形成至后续层(后面的层，subsequent layer)的正确连接。通孔层232可以通过沉积绝缘层、掩蔽该绝缘层然后蚀刻掉多个部分以形成通孔而形成。接下来在操作520中，第二金属层234在通孔层232上方形成。第二金属层234包括耦接(电连接)于第一金属源极层的第二金属源极层和耦接(电连接)于第一金属漏极层的第二金属漏极层。第二金属源极层和第二金属漏极层彼此电绝缘。第二金属层234还可以包括第二金属栅极层，其耦接(电连接)于栅极但与第二金属源极层和第二金属漏极层二者电绝缘。在操作510和515中形成的第一金属源极层、第一金属漏极层、第二金属源极层、和第二金属漏极层交叠。在操作525中，源极接点和漏极接点形成在垂直晶体管的相同侧面上。源极接点耦接(电连接)于第二金属源极层，而漏极接点耦接(电连接)于第二金属漏极层。这种方法形成具有缩短的RDS(on)的传导通路的WLCSP。RDS(on)通过传导通路确定，该传导通路从漏极接点垂直地延伸至衬底，横向地穿过衬底，并通过漂移区从衬底垂直地延伸至源极接点。在一个实施方式中，源极接点和漏极接点形成为具有的RDS(on)在器件被接通时低于11.6mΩ-mm2。接下来在操作530中，所述器件在称为单分(singulation)的工艺中切成多个较小的器件。该方法在WLCSP完成并备用于安装到电路板上时在操作590中结束。操作590可以包括测试和掩蔽以及其他最终操作。一旦完成，WLCSP可以通过将它们的焊球特征轻按在电路板上并焊接而直接安装到电路板上。
图6是示出了根据另一个实施方式，一种制造对于具有在相同侧面上的源极接点和漏极接点和减小的RDS(on)的垂直晶体管(例如MOSFET)器件的图3A-3B呈现的使用衬底通孔(TSV)的WLCSP的方法的流程图。该方法在提供衬底314(其可以具有轻度掺杂的N外延层)时的操作602中开始。接下来在操作605中，垂直晶体管的部件如源极区、漏极区、栅极区、以及漂移区直接形成在衬底314上。晶体管的这些部件(参考图1描述的)可以利用已知的制作技术形成。接下来在操作610中，第一金属层330在垂直晶体管的这些部件上方形成。第一金属层330包括耦接(电连接)于垂直晶体管的源极区的第一金属源极层和耦接(电连接)于垂直晶体管的漏极区的第一金属漏极层。第一金属源极层和第一金属漏极层彼此电绝缘。第一金属层330还可以包括第一金属栅极层，其耦接(电连接)于栅极但与第一金属源极层和第一金属漏极层二者电绝缘。
接下来在操作615中，通孔层332在第一金属层(第1金属)330上方形成。通孔层332(其形成在第一金属源极层、第一金属漏极层和第一金属栅极层上方)形成通孔图案以形成至后续层的正确连接。通孔层332可以通过沉积绝缘层、掩蔽该绝缘层然后蚀刻掉多个部分以形成通孔而形成。接下来在操作620中，第二金属层(第2金属)334在通孔层332上方形成。第二金属层334包括耦接(电连接)于第一金属源极层的第二金属源极层和耦接(电连接)于第一金属漏极层的第二金属漏极层。第二金属源极层和第二金属漏极层彼此电绝缘。第二金属层334还可以包括第二金属栅极层，其耦接(电连接)于栅极但与第二金属源极层和第二金属漏极层二者电绝缘。在操作610和615中形成的第一金属源极层、第一金属漏极层、第二金属源极层和第二金属漏极层交叠。
接下来在操作625中，形成TSV。TSV耦接(电连接)于垂直晶体管的漏极区以及垂直晶体管的背面金属。晶体管的背面金属设置在与源极接点和漏极接点相反的晶体管的侧面上。接下来在操作630中，部分衬底通孔(PSV)形成在晶体管的源极区下面并且也可以耦接(电连接)于背面金属。操作625和630可以彼此独立地使用或者一起使用。
在图6所示的实施方式中，在操作610中形成第1金属和在操作620中形成第2金属之后，TSV在操作625中形成。在这个实施方式中，TSV从晶圆的背面形成，因为第1金属和第2金属层干扰通过晶圆顶部形成TSV。然而，在一些可替换实施方式中，TSV在操作610中形成第1金属和在操作620中形成第2金属之前形成。在这些可替换实施方式中，操作625在操作610之前完成并且在一些情况下在操作605之前完成。而且，在这些可替换实施方式中，TSV从晶圆的顶部形成。由于在这些可替换实施方式中还没有形成第1金属和第2金属层，所以用来形成TSV的工艺，其可以包括蚀刻和沉积，可以通过衬底的顶部实施，因为不存在第1金属和第2金属层并因此不会通过TSV形成工艺发生改变。仍然在其他可替换实施方式中，TSV可以在该方法的不同阶段形成。
在操作635中，接点236(源极接点和漏极接点二者)形成在垂直晶体管的相同侧面上。源极接点耦接(电连接)于第二金属源极层并且漏极接点耦接(电连接)于第二金属漏极层。这种方法形成具有减小RDS(on)的传导通路的WLCSP。RDS(on)通过传导通路确定，该传导通路通过TSV从漏极接点垂直地延伸至衬底，横向地穿过衬底，通过PSV从衬底垂直地延伸至漂移区，并从PSV垂直地延伸至源极接点。在一个实施方式中，源极接点和漏极接点被形成为具有在器件被接通时低于8mΩ-mm2的RDS(on)。接下来在操作640中，这些器件在称为单分的工艺中被切成多个较小器件。该方法在WLCSP完成并制备用于安装到电路板上时在操作690中结束。操作690可以包括测试和掩蔽以及其他最终操作。一旦完成，WLCSP可以通过将它们的焊球特征轻按在电路板上并焊接而直接安装到电路板上。
图7是根据另一个实施方式，一种制造对于具有在相同侧面上的源极和漏极接点和减小的RDS(on)的垂直晶体管(例如MOSFET)器件的如图4A-4B中呈现的使用紧密连接于漏极漂移区的金属如铜的WLCSP的方法的流程图。该方法在提供衬底(其可以具有轻度掺杂N外延层)时的操作702中开始。在操作705中，垂直晶体管的部件如源极区、漏极区、栅极区以及漂移区形成在衬底上。晶体管的这些部件(其参考图1描述的)可以利用已知的制作技术形成。接下来在操作710中，第一金属层430在垂直晶体管的这些部件上方形成。第一金属层430包括耦接(电连接)于垂直晶体管的源极区的第一金属源极层和耦接(电连接)于垂直晶体管的漏极区的第一金属漏极层。第一金属源极层和第一金属漏极层彼此电绝缘。第一金属层430还可以包括第一金属栅极层，其耦接(电连接)于栅极但与第一金属源极层和第一金属漏极层二者电绝缘。
接下来在操作715中，通孔层432在第一金属层(第1金属)430上方形成。通孔层432(其形成在第一金属源极层、第一金属漏极层和第一金属栅极层上方)形成通孔图案以形成至后续层的正确连接。通过沉积绝缘层、掩蔽该绝缘层然后蚀刻掉多个部分以形成通孔而形成通孔层432。接下来在操作720中，第二金属层434(第2金属)形成在通孔层432上方。第二金属层432包括耦接(电连接)于第一金属源极层的第二金属源极层和耦接(电连接)于第一金属漏极层的第二金属漏极层。第二金属源极层和第二金属漏极层彼此绝缘。第二金属层434还可以包括第二金属栅极层，其耦接(电连接)于栅极但与第二金属源极层和第二金属漏极层二者电绝缘。在操作710和715中形成的第一金属源极层、第一金属漏极层、第二金属源极层、第二金属漏极层交叠。
在操作725中，金属层452如铜或铝形成在晶体管的源极和晶体管的漏极下方。在一个实施方式中，金属层452(其可以是铜层)沉积在这样的结构上，该结构包括晶体管(例如MOSFET)、第1金属、第2金属和通孔，同时该结构是颠倒的。在一个可替换实施方式中，实施可选操作730。在操作730中，TSV 440形成在第1金属(430)和嵌入的第三金属层452之间。TSV 440将第1金属连接至嵌入的第三金属452。TSV 440可以在第三金属层452形成之前或之后形成。TSV 440也可以在第1金属(430)和/或第2金属(434)形成之前或之后形成。
在操作735中，载体414附着于金属层452以提供对该结构的支持。载体414可以通过导电粘合剂、或其他化学或机械附着方法粘结或附着至金属层452。可以是陶瓷、硅、玻璃或金属等的载体414的厚度范围可以为10-200μm，并且机械地支持在顶部上形成的层和结构。接下来在操作740中，源极接点和漏极接点形成在垂直晶体管的相同侧面上。源极接点耦接(电连接)于第二金属源极层并且漏极接点耦接(电连接)于第二金属漏极层。这种方法形成具有减小的RDS(on)的传导通路的WLCSP。RDS(on)通过传导通路确定，该传导通路从漏极接点垂直地延伸至第三金属，横向地穿过第三金属，并通过漂移区从第三金属垂直地延伸至源极接点。在一个实施方式中，源极接点和漏极接点形成为在器件被接通时具有小于7mΩ-mm2的RDS(on)。接下来在操作745中，器件在称为单分的工艺中被分成多个较小的器件。该方法在WLCSP完成并备用于安装到电路板上时在操作790中结束。操作790可以包括测试和掩蔽以及其他最终操作。一旦完成，WLCSP可以通过将它们的焊球特征轻按在电路板上并焊接而直接安装到电路板上。
尽管已经描述了本发明的具体实施方式，但是各种更改、变形、替换构建、以及等同替换也涵盖在本发明的范围内。所描述的发明不限于某些具体实施方式中的操作，而自由或随意地在其他实施方式构造范围内进行操作，如对于本领域技术人员应该是显而易见的，本发明的范围不限于所描述的一系列处理和步骤。
应当理解，本文中提供的所有材料类型仅用于举例说明的目的。因此，本文中描述的实施方式中的一个或多个不同介电层可以包括任何合适的介电材料。同样，虽然具体掺杂剂对于n-型和p-型掺杂进行了指定，但是任何其他已知的n-型和p-型掺杂剂(或者这样的掺杂剂的组合)可以用于半导体器件中。同样，尽管本发明的器件参考特定类型的导电性(P或N)进行了描述，但是这些器件通过恰当更改可以用相同类型的掺杂剂的组合进行构造或者可以用相反类型的导电性(分别为N或P)进行构造。
相应地，本说明书和附图应被视为举例说明性的而不是限制性的。然而，很明显，可以对其进行增加、减少、去除、以及其他更改和变化而没有背离如所附权利要求中提供的本发明的更宽精神和范围。

Claims (22)

1.一种系统，包括：
垂直晶体管，其包括源极接点和漏极接点，所述源极接点和所述漏极接点设置在所述垂直晶体管的相同侧面上；
第一金属层，其包括：
耦接于所述垂直晶体管的源极区的第一金属源极层；和
耦接于所述垂直晶体管的漏极区的第一金属漏极层；
其中所述第一金属源极层和所述第一金属漏极层彼此电绝缘；以及
第二金属层，其包括：
耦接于所述源极接点和所述第一金属源极层的第二金属源极层；和
耦接于所述漏极接点和所述第一金属漏极层的第二金属漏极层；
其中所述第二金属源极层和所述第二金属漏极层彼此电绝缘；
设置在邻近所述源极区的沟槽中的栅结构；
邻近所述沟槽和所述源极区设置的阱区；
邻近且在所述阱区下方并且直接在衬底上设置的漂移区；
传导通路，其从所述漏极接点基本上垂直地延伸至所述衬底，横向地穿过所述衬底，并且通过所述漂移区从所述衬底垂直地延伸至所述源极接点；
其中所述第一金属源极层、所述第一金属漏极层、所述第二金属源极层、和所述第二金属漏极层交叠。
2.根据权利要求1所述的系统，其中，所述垂直晶体管是垂直MOSFET。
3.根据权利要求1所述的系统，其中：
所述第一金属层进一步包括耦接于所述垂直晶体管的栅极区的第一金属栅极层，其中所述第一金属栅极层与所述第一金属源极层和所述第一金属漏极层电绝缘；以及
所述第二金属层进一步包括耦接于栅极接点和所述第一金属栅极层的第二金属栅极层，其中所述第二金属栅极层与所述第二金属源极层和所述第二金属漏极层电绝缘。
4.根据权利要求1所述的系统，其中，当所述系统被接通时，所述传导通路具有的在所述源极接点和所述漏极接点之间的漏源接通电阻RDS(on)小于11.6mΩ-mm2。
5.一种系统，包括：
垂直晶体管，其包括源极接点和漏极接点，所述源极接点和所述漏极接点设置在所述垂直晶体管的相同侧面上；
硅通孔(TSV)，其将所述垂直晶体管的漏极区耦接于背面金属，所述背面金属设置在与所述源极接点和所述漏极接点相反的所述衬底的侧面上；
源极金属通孔(PSV)，设置在所述垂直晶体管的源极区下方并耦接于所述背面金属；
第一金属层，其包括：
耦接于所述垂直晶体管的所述源极区的第一金属源极层；和
耦接于所述垂直晶体管的所述漏极区的第一金属漏极层；
其中所述第一金属源极层和所述第一金属漏极层彼此电绝缘；以及
第二金属层，其包括：
耦接于所述源极接点和所述第一金属源极层的第二金属源极层；和
耦接于所述漏极接点和所述第一金属漏极层的第二金属漏极层；
其中所述第二金属源极层和所述第二金属漏极层彼此电绝缘；
设置在邻近所述源极区的沟槽中的栅结构；
邻近所述沟槽和所述源极区设置的阱区；
邻近且在所述阱区下方并且直接在衬底上设置的漂移区；
传导通路，其通过所述TSV从所述漏极接点基本上垂直地延伸至所述衬底，横向地穿过所述衬底，通过所述PSV从所述衬底垂直地延伸至所述漂移区，并且从所述PSV垂直地延伸至所述源极接点；
其中所述第一金属源极层、所述第一金属漏极层、所述第二金属源极层和所述第二金属漏极层交叠。
6.根据权利要求5所述的系统，其中，所述PSV部分地穿过衬底并连接于所述背面金属。
7.根据权利要求5所述的系统，其中：
所述第一金属层进一步包括耦接于所述垂直晶体管的栅极区的第一金属栅极层，其中所述第一金属栅极层与所述第一金属源极层和所述第一金属漏极层电绝缘；以及
所述第二金属层进一步包括耦接于栅极接点和所述第一金属栅极层的第二金属栅极层，其中所述第二金属栅极层与所述第二金属源极层和所述第二金属漏极层电绝缘。
8.一种系统，包括：
垂直晶体管，其包括源极接点和漏极接点，所述源极接点和所述漏极接点设置在所述垂直晶体管的相同侧面上；
硅通孔(TSV)，其将所述垂直晶体管的漏极区耦接于背面金属，所述背面金属设置在与所述源极接点和所述漏极接点相反的所述衬底的侧面上；
第一金属层，其包括：
耦接于所述垂直晶体管的源极区的第一金属源极层；和
耦接于所述垂直晶体管的漏极区的第一金属漏极层；
其中所述第一金属源极层和所述第一金属漏极层彼此电绝缘；以及
第二金属层，其包括：
耦接于所述源极接点和所述第一金属源极层的第二金属源极层；和
耦接于所述漏极接点和所述第一金属漏极层的第二金属漏极层；
其中所述第二金属源极层和所述第二金属漏极层彼此电绝缘；
设置在邻近所述源极区的沟槽中的栅结构；
邻近所述沟槽和所述源极区设置的阱区；
邻近且在所述阱区下方并且直接在衬底上设置的漂移区；
传导通路，其通过所述TSV从所述漏极接点基本上垂直地延伸至所述背面金属，横向地穿过所述背面金属，从所述背面金属垂直地延伸至所述源极接点；
其中所述第一金属源极层、所述第一金属漏极层、所述第二金属源极层和所述第二金属漏极层交叠。
9.一种系统，包括：
垂直晶体管，其包括源极接点和漏极接点，所述源极接点和所述漏极接点设置在所述垂直晶体管的相同侧面上；
第一金属层，其包括：
耦接于所述垂直晶体管的源极区的第一金属源极层；和
耦接于所述垂直晶体管的漏极区的第一金属漏极层；
其中所述第一金属源极层和所述第一金属漏极层彼此电绝缘；
第二金属层，其包括：
耦接于所述源极接点和所述第一金属源极层的第二金属源极层；和
耦接于所述漏极接点和所述第一金属漏极层的第二金属漏极层；
其中所述第二金属源极层和所述第二金属漏极层彼此电绝缘；以及
设置在邻近所述源极区的沟槽中的栅结构；
邻近所述沟槽和所述源极区设置的阱区；
邻近且在所述阱区下方并且直接在第三金属层上设置的漂移区；所述第三金属设置在所述垂直晶体管的所述源极区和所述垂直晶体管的所述漏极区下方，所述第三金属层设置在与所述源极接点和所述漏极接点相反的侧面上的载体和垂直晶体管之间；
传导通路，其从所述漏极接点基本上垂直地延伸至所述第三金属，横向地穿过所述第三金属，并且通过所述漂移区从所述第三金属垂直地延伸至所述源极接点；
其中所述第一金属源极层、所述第一金属漏极层、所述第二金属源极层和所述第二金属漏极层交叠。
10.根据权利要求9所述的系统，其中：
所述第一金属层进一步包括耦接于所述垂直晶体管的栅极区的第一金属栅极层，其中所述第一金属栅极层与所述第一金属源极层和所述第一金属漏极层电绝缘；以及
所述第二金属层进一步包括耦接于栅极接点和所述第一金属栅极层的第二金属栅极层，其中所述第二金属栅极层与所述第二金属源极层和所述第二金属漏极层电绝缘。
11.根据权利要求9所述的系统，其中，所述第三金属层紧密连接于通道区。
12.一种形成器件的方法，包括：
形成垂直晶体管，所述垂直晶体管包括源极区、漏极区、栅结构、阱区和漂移区，所述漂移区邻近且在所述阱区下方并且直接在衬底上设置；
形成第一金属层，所述第一金属层包括：
耦接于所述垂直晶体管的源极区的第一金属源极层；和
耦接于所述垂直晶体管的漏极区的第一金属漏极层；
其中所述第一金属源极层和所述第一金属漏极层彼此电绝缘；
形成第二金属层，所述第二金属层包括：
耦接于所述源极接点和所述第一金属源极层的第二金属源极层；和
耦接于所述漏极接点和所述第一金属漏极层的第二金属漏极层；
其中所述第二金属源极层和所述第二金属漏极层彼此电绝缘；
其中所述第一金属源极层、所述第一金属漏极层、所述第二金属源极层和所述第二金属漏极层交叠；以及
在所述垂直晶体管的相同侧面上形成源极接点和漏极接点，所述源极接点耦接于所述第二金属源极层并且所述漏极接点耦接于所述第二金属漏极层；以及
形成传导通路，所述传导通路从所述漏极接点基本上垂直地延伸至所述衬底，横向地穿过所述衬底，并且通过所述漂移区从所述衬底垂直地延伸至所述源极接点。
13.根据权利要求12所述的方法，其中：
形成所述第一金属层进一步包括形成耦接于所述垂直晶体管的栅极区的第一金属栅极层，其中所述第一金属栅极层与所述第一金属源极层和所述第一金属漏极层电绝缘；以及
形成所述第二金属层进一步包括形成耦接于栅极接点和所述第一金属栅极层的第二金属栅极层，其中所述第二金属栅极层与所述第二金属源极层和所述第二金属漏极层电绝缘。
14.根据权利要求12所述的方法，进一步包括在所述第一金属层上方形成通孔层，所述通孔层在所述第一金属源极层和所述第一金属漏极层上方形成通孔图案。
15.一种形成具有在相同侧面上的源极接点和漏极接点的垂直晶体管器件的方法，包括：
形成硅通孔(TSV)，所述TSV将所述垂直晶体管的漏极区耦接于所述垂直晶体管的背面金属，所述垂直晶体管的所述背面金属设置在与所述源极接点和所述漏极接点相反的所述垂直晶体管的侧面上；
形成部分衬底通孔(PSV)，所述PSV设置在所述垂直晶体管的源极区下方并耦接于所述背面金属；
形成第一金属层，所述第一金属层包括：
耦接于所述垂直晶体管的源极区的第一金属源极层；和
耦接于所述垂直晶体管的漏极区的第一金属漏极层；
其中所述第一金属源极层和所述第一金属漏极层彼此电绝缘；
形成第二金属层，所述第二金属层包括：
耦接于所述源极接点和所述第一金属源极层的第二金属源极层；和
耦接于所述漏极接点和所述第一金属漏极层的第二金属漏极层；
其中所述第二金属源极层和所述第二金属漏极层彼此电绝缘；
其中所述第一金属源极层、所述第一金属漏极层、所述第二金属源极层和所述第二金属漏极层交叠；以及
在所述垂直晶体管的相同侧面上形成源极接点和漏极接点，所述源极接点耦接于所述第二金属源极层并且所述漏极接点耦接于所述第二金属漏极层；
形成栅结构、阱区和漂移区，所述漂移区邻近且在所述阱区下方并且直接在衬底上设置；以及
形成传导通路，所述传导通路通过所述TSV从所述漏极接点基本上垂直地延伸至所述衬底，横向地穿过所述衬底，通过所述PSV从所述衬底垂直地延伸至所述漂移区，并且从所述PSV垂直地延伸至所述源极接点。
16.根据权利要求15所述的方法，其中：
形成所述第一金属层进一步包括形成耦接于所述垂直晶体管的栅极区的第一金属栅极层，其中所述第一金属栅极层与所述第一金属源极层和所述第一金属漏极层电绝缘；以及
形成所述第二金属层进一步包括形成耦接于栅极接点和所述第一金属栅极层的第二金属栅极层，其中所述第二金属栅极层与所述第二金属源极层和所述第二金属漏极层电绝缘。
17.根据权利要求15所述的方法，进一步包括在所述第一金属层上方形成通孔层，所述通孔层在所述第一金属源极层和所述第一金属漏极层上方形成通孔图案。
18.一种形成具有在相同侧面上的源极接点和漏极接点的垂直晶体管器件的方法，包括：
形成硅通孔(TSV)，所述TSV将所述垂直晶体管的漏极区耦接于所述垂直晶体管的背面金属，所述垂直晶体管的所述背面金属设置在与所述源极接点和所述漏极接点相反的所述垂直晶体管的侧面上；
形成第一金属层，所述第一金属层包括：
耦接于所述垂直晶体管的源极区的第一金属源极层；和
耦接于所述垂直晶体管的漏极区的第一金属漏极层；
其中所述第一金属源极层和所述第一金属漏极层彼此电绝缘；
形成第二金属层，所述第二金属层包括：
耦接于所述源极接点和所述第一金属源极层的第二金属源极层；和
耦接于所述漏极接点和所述第一金属漏极层的第二金属漏极层；
其中所述第二金属源极层和所述第二金属漏极层彼此电绝缘；
其中所述第一金属源极层、所述第一金属漏极层、所述第二金属源极层和所述第二金属漏极层交叠；以及
在所述垂直晶体管的相同侧面上形成源极接点和漏极接点，所述源极接点耦接于所述第二金属源极层并且所述漏极接点耦接于所述第二金属漏极层；
形成栅结构、阱区和漂移区，所述漂移区邻近且在所述阱区下方并且直接在衬底上设置；以及
形成传导通路，所述传导通路通过所述TSV从所述漏极接点基本上垂直地延伸至所述背面金属，横向地穿过所述背面金属，从所述背面金属垂直地延伸至所述源极接点。
19.一种形成器件的方法，包括：
形成垂直晶体管，所述垂直晶体管包括在相同侧面上的源极区和漏极区；
形成第一金属层，所述第一金属层包括：
耦接于所述垂直晶体管的源极区的第一金属源极层；和
耦接于所述垂直晶体管的漏极区的第一金属漏极层；
其中所述第一金属源极层和所述第一金属漏极层彼此电绝缘；
形成第二金属层，所述第二金属层包括：
耦接于所述源极接点和所述第一金属源极层的第二金属源极层；和
耦接于所述漏极接点和所述第一金属漏极层的第二金属漏极层；
其中所述第二金属源极层和所述第二金属漏极层彼此电绝缘；
其中所述第一金属源极层、所述第一金属漏极层、所述第二金属源极层和所述第二金属漏极层交叠；
形成第三金属层，所述第三金属层设置在所述垂直晶体管的所述源极区和所述垂直晶体管的所述漏极区下方，所述第三金属层设置在与所述源极区和所述漏极区相反的侧面上的载体和所述晶体管之间；以及
在所述垂直晶体管的相同侧面上形成源极接点和漏极接点，所述源极接点耦接于所述第二金属源极层并且所述漏极接点耦接于所述第二金属漏极层；
形成栅结构、阱区和漂移区，所述漂移区邻近且在所述阱区下方并且直接在衬底上设置；以及
形成传导通路，所述传导通路从所述漏极接点基本上垂直地延伸至所述第三金属，横向地穿过所述第三金属，并且通过所述漂移区从所述第三金属垂直地延伸至所述源极接点。
20.根据权利要求19所述的方法，其中，所述传导通路在所述第一金属和所述第二金属之间形成的长度小于250μm。
21.根据权利要求19所述的方法，其中：
形成所述第一金属层进一步包括形成耦接于所述垂直晶体管的栅极区的第一金属栅极层，其中所述第一金属栅极层与所述第一金属源极层和所述第一金属漏极层电绝缘；以及
形成所述第二金属层进一步包括形成耦接于栅极接点和所述第一金属栅极层的第二金属栅极层，其中所述第二金属栅极层与所述第二金属源极层和所述第二金属漏极层电绝缘。
22.根据权利要求19所述的方法，进一步包括在所述第一金属层上方形成通孔层，所述通孔层在所述第一金属源极层和所述第一金属漏极层上方形成通孔图案。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103996666A (zh) * 2014-06-05 2014-08-20 无锡新洁能股份有限公司 功率半导体器件及其制造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8487371B2 (en) 2011-03-29 2013-07-16 Fairchild Semiconductor Corporation Vertical MOSFET transistor having source/drain contacts disposed on the same side and method for manufacturing the same
JP2013004572A (ja) * 2011-06-13 2013-01-07 Mitsubishi Electric Corp 半導体装置の製造方法
US9673316B1 (en) * 2013-03-15 2017-06-06 Maxim Integrated Products, Inc. Vertical semiconductor device having frontside interconnections
US9324830B2 (en) 2014-03-27 2016-04-26 International Business Machines Corporation Self-aligned contact process enabled by low temperature
TWI690083B (zh) 2015-04-15 2020-04-01 杰力科技股份有限公司 功率金氧半導體場效電晶體及其製作方法
US9620488B2 (en) * 2015-08-19 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional integrated circuit structure and bonded structure
JP6299789B2 (ja) * 2016-03-09 2018-03-28 トヨタ自動車株式会社 スイッチング素子
US9865705B2 (en) 2016-06-02 2018-01-09 International Business Machines Corporation Vertical field effect transistors with bottom source/drain epitaxy
DE102016221746A1 (de) * 2016-11-07 2018-05-09 Robert Bosch Gmbh Chip und Leistungstransistor
KR102153159B1 (ko) 2017-06-12 2020-09-08 매그나칩 반도체 유한회사 전력 반도체의 멀티칩 패키지
KR102163602B1 (ko) 2017-07-13 2020-10-12 매그나칩 반도체 유한회사 실리콘-전도층-실리콘 스택 구조의 반도체 소자
JP7101085B2 (ja) 2018-08-30 2022-07-14 株式会社東芝 半導体装置及び半導体装置の製造方法
EP3761357A1 (en) 2019-07-04 2021-01-06 Infineon Technologies Austria AG Semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6159841A (en) * 1994-12-30 2000-12-12 Siliconix Incorporated Method of fabricating lateral power MOSFET having metal strap layer to reduce distributed resistance
CN1929149A (zh) * 2005-06-06 2007-03-14 谢福渊 高密度槽沟金属氧化物场效应管(mosfet)的源极接触和金属复盖方案
CN101145572A (zh) * 2005-12-06 2008-03-19 三洋电机株式会社 半导体装置及其制造方法
US20090278167A1 (en) * 2008-05-08 2009-11-12 Desno Corporation Semiconductor device including a plurality of chips and method of manufacturing semiconductor device

Family Cites Families (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3564356A (en) 1968-10-24 1971-02-16 Tektronix Inc High voltage integrated circuit transistor
US4003072A (en) 1972-04-20 1977-01-11 Sony Corporation Semiconductor device with high voltage breakdown resistance
FR2566179B1 (fr) 1984-06-14 1986-08-22 Commissariat Energie Atomique Procede d'autopositionnement d'un oxyde de champ localise par rapport a une tranchee d'isolement
US5208657A (en) 1984-08-31 1993-05-04 Texas Instruments Incorporated DRAM Cell with trench capacitor and vertical channel in substrate
US4824793A (en) 1984-09-27 1989-04-25 Texas Instruments Incorporated Method of making DRAM cell with trench capacitor
US5156989A (en) 1988-11-08 1992-10-20 Siliconix, Incorporated Complementary, isolated DMOS IC technology
US5248894A (en) 1989-10-03 1993-09-28 Harris Corporation Self-aligned channel stop for trench-isolated island
US5023196A (en) 1990-01-29 1991-06-11 Motorola Inc. Method for forming a MOSFET with substrate source contact
US5134448A (en) 1990-01-29 1992-07-28 Motorola, Inc. MOSFET with substrate source contact
US5071782A (en) 1990-06-28 1991-12-10 Texas Instruments Incorporated Vertical memory cell array and method of fabrication
US5065273A (en) 1990-12-04 1991-11-12 International Business Machines Corporation High capacity DRAM trench capacitor and methods of fabricating same
IT1254799B (it) 1992-02-18 1995-10-11 St Microelectronics Srl Transistore vdmos con migliorate caratteristiche di tenuta di tensione.
JP2904635B2 (ja) 1992-03-30 1999-06-14 株式会社東芝 半導体装置およびその製造方法
US5233215A (en) 1992-06-08 1993-08-03 North Carolina State University At Raleigh Silicon carbide power MOSFET with floating field ring and floating field plate
US5430324A (en) 1992-07-23 1995-07-04 Siliconix, Incorporated High voltage transistor having edge termination utilizing trench technology
US5558313A (en) 1992-07-24 1996-09-24 Siliconix Inorporated Trench field effect transistor with reduced punch-through susceptibility and low RDSon
JPH06163907A (ja) 1992-11-20 1994-06-10 Hitachi Ltd 電圧駆動型半導体装置
DE4417150C2 (de) 1994-05-17 1996-03-14 Siemens Ag Verfahren zur Herstellung einer Anordnung mit selbstverstärkenden dynamischen MOS-Transistorspeicherzellen
US5583368A (en) 1994-08-11 1996-12-10 International Business Machines Corporation Stacked devices
EP0698919B1 (en) 1994-08-15 2002-01-16 Siliconix Incorporated Trenched DMOS transistor fabrication using seven masks
US5847464A (en) 1995-09-27 1998-12-08 Sgs-Thomson Microelectronics, Inc. Method for forming controlled voids in interlevel dielectric
US5705409A (en) 1995-09-28 1998-01-06 Motorola Inc. Method for forming trench transistor structure
EP0879481B1 (de) 1996-02-05 2002-05-02 Infineon Technologies AG Durch feldeffekt steuerbares halbleiterbauelement
DE19611045C1 (de) 1996-03-20 1997-05-22 Siemens Ag Durch Feldeffekt steuerbares Halbleiterbauelement
US5719409A (en) 1996-06-06 1998-02-17 Cree Research, Inc. Silicon carbide metal-insulator semiconductor field effect transistor
DE19638438A1 (de) 1996-09-19 1998-04-02 Siemens Ag Durch Feldeffekt steuerbares, vertikales Halbleiterbauelement
JP3397057B2 (ja) 1996-11-01 2003-04-14 日産自動車株式会社 半導体装置
JP3938964B2 (ja) 1997-02-10 2007-06-27 三菱電機株式会社 高耐圧半導体装置およびその製造方法
US6163052A (en) 1997-04-04 2000-12-19 Advanced Micro Devices, Inc. Trench-gated vertical combination JFET and MOSFET devices
DE19740195C2 (de) 1997-09-12 1999-12-02 Siemens Ag Halbleiterbauelement mit Metall-Halbleiterübergang mit niedrigem Sperrstrom
US6337499B1 (en) 1997-11-03 2002-01-08 Infineon Technologies Ag Semiconductor component
US5943581A (en) 1997-11-05 1999-08-24 Vanguard International Semiconductor Corporation Method of fabricating a buried reservoir capacitor structure for high-density dynamic random access memory (DRAM) circuits
US5949104A (en) 1998-02-07 1999-09-07 Xemod, Inc. Source connection structure for lateral RF MOS devices
US5900663A (en) 1998-02-07 1999-05-04 Xemod, Inc. Quasi-mesh gate structure for lateral RF MOS devices
JP3641547B2 (ja) 1998-03-25 2005-04-20 株式会社豊田中央研究所 横型ｍｏｓ素子を含む半導体装置
US6048772A (en) 1998-05-04 2000-04-11 Xemod, Inc. Method for fabricating a lateral RF MOS device with an non-diffusion source-backside connection
US6054365A (en) 1998-07-13 2000-04-25 International Rectifier Corp. Process for filling deep trenches with polysilicon and oxide
CN1223004C (zh) 1998-07-23 2005-10-12 三菱电机株式会社 半导体装置及其制造方法
US6545316B1 (en) 2000-06-23 2003-04-08 Silicon Wireless Corporation MOSFET devices having linear transfer characteristics when operating in velocity saturation mode and methods of forming and operating same
DE19854915C2 (de) 1998-11-27 2002-09-05 Infineon Technologies Ag MOS-Feldeffekttransistor mit Hilfselektrode
GB9826041D0 (en) 1998-11-28 1999-01-20 Koninkl Philips Electronics Nv Trench-gate semiconductor devices and their manufacture
AU4820100A (en) 1999-05-06 2000-11-21 Cp Clare Corporation Mosfet with field reducing trenches in body region
WO2000068998A1 (en) 1999-05-06 2000-11-16 C.P. Clare Corporation High voltage mosfet structures
JP3851744B2 (ja) 1999-06-28 2006-11-29 株式会社東芝 半導体装置の製造方法
GB9916520D0 (en) 1999-07-15 1999-09-15 Koninkl Philips Electronics Nv Manufacture of semiconductor devices and material
DE19933564C1 (de) * 1999-07-16 2001-01-25 Infineon Technologies Ag Verfahren zur Herstellung eines Vertikal-Halbleitertransistorbauelements und Vertikal-Halbleitertransistorbauelement
US6566804B1 (en) 1999-09-07 2003-05-20 Motorola, Inc. Field emission device and method of operation
US6271552B1 (en) 1999-10-04 2001-08-07 Xemod, Inc Lateral RF MOS device with improved breakdown voltage
US6222233B1 (en) 1999-10-04 2001-04-24 Xemod, Inc. Lateral RF MOS device with improved drain structure
US6103619A (en) 1999-10-08 2000-08-15 United Microelectronics Corp. Method of forming a dual damascene structure on a semiconductor wafer
GB9929613D0 (en) 1999-12-15 2000-02-09 Koninkl Philips Electronics Nv Manufacture of semiconductor material and devices using that material
EP1258040A4 (en) * 2000-02-10 2009-07-01 Int Rectifier Corp VERTICAL-CONDUCTING PROTUBERANCE CHIP WITH CONTACT PLOTS ON ONE SURFACE
JP2001244461A (ja) 2000-02-28 2001-09-07 Toyota Central Res & Dev Lab Inc 縦型半導体装置
GB0006957D0 (en) 2000-03-23 2000-05-10 Koninkl Philips Electronics Nv A semiconductor device
US6392290B1 (en) 2000-04-07 2002-05-21 Siliconix Incorporated Vertical structure for semiconductor wafer-level chip scale packages
JP4240752B2 (ja) 2000-05-01 2009-03-18 富士電機デバイステクノロジー株式会社 半導体装置
US6472678B1 (en) 2000-06-16 2002-10-29 General Semiconductor, Inc. Trench MOSFET with double-diffused body profile
US6608350B2 (en) 2000-12-07 2003-08-19 International Rectifier Corporation High voltage vertical conduction superjunction semiconductor device
US6630715B2 (en) * 2001-10-01 2003-10-07 International Business Machines Corporation Asymmetrical MOSFET layout for high currents and high speed operation
US6894397B2 (en) 2001-10-03 2005-05-17 International Rectifier Corporation Plural semiconductor devices in monolithic flip chip
US6657255B2 (en) 2001-10-30 2003-12-02 General Semiconductor, Inc. Trench DMOS device with improved drain contact
JP2003303960A (ja) 2002-04-09 2003-10-24 Sanyo Electric Co Ltd 縦型ｍｏｓ半導体装置およびその製造方法
US7352036B2 (en) * 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
US7566931B2 (en) 2005-04-18 2009-07-28 Fairchild Semiconductor Corporation Monolithically-integrated buck converter
JP2007184553A (ja) * 2005-12-06 2007-07-19 Sanyo Electric Co Ltd 半導体装置及びその製造方法
KR100723527B1 (ko) * 2006-02-13 2007-05-30 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자의 제조방법 및그에 의해 제조된 반도체 소자
US7768075B2 (en) 2006-04-06 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die packages using thin dies and metal substrates
US8487371B2 (en) 2011-03-29 2013-07-16 Fairchild Semiconductor Corporation Vertical MOSFET transistor having source/drain contacts disposed on the same side and method for manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6159841A (en) * 1994-12-30 2000-12-12 Siliconix Incorporated Method of fabricating lateral power MOSFET having metal strap layer to reduce distributed resistance
CN1929149A (zh) * 2005-06-06 2007-03-14 谢福渊 高密度槽沟金属氧化物场效应管(mosfet)的源极接触和金属复盖方案
CN101145572A (zh) * 2005-12-06 2008-03-19 三洋电机株式会社 半导体装置及其制造方法
US20090278167A1 (en) * 2008-05-08 2009-11-12 Desno Corporation Semiconductor device including a plurality of chips and method of manufacturing semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103996666A (zh) * 2014-06-05 2014-08-20 无锡新洁能股份有限公司 功率半导体器件及其制造方法
CN103996666B (zh) * 2014-06-05 2017-01-11 无锡新洁能股份有限公司 功率半导体器件及其制造方法

Also Published As

Publication number Publication date
US20120248526A1 (en) 2012-10-04
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