CN102484112B - 集成电路的输出驱动器的共享静电放电保护 - Google Patents
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Abstract
一种用于保护集成电路(IC)内金属氧化物半导体场效晶体管(MOSFET)输出驱动器免于静电放电(ESD)伤害的系统，包含一第一MOSFET输出驱动器及一第二MOSFET输出驱动器位于一共用IC扩散材料(205)内。该系统包含一接触环(225、325、420)耦接至共用IC扩散材料内并沿着环绕MOSFET输出驱动器的周围的外侧边缘安置。每一MOSFET输出驱动器的形心位置均相同于环绕二MOSFET输出驱动器的周围的形心(385、460)。每一MOSFET输出驱动器具有一Rsub值(基板电阻值275和280)，其在ESD事件发生的MOSFET输出驱动器中起始双载子骤返。上述的Rsub值取决于自每一MOSFET输出驱动器的形心至上述接触环的复合距离。
Description
技术领域
揭示于本说明书内的实施例是有关于集成电路元件(IC)。更具体言之，该等实施例是有关于IC内的输出驱动器的静电放电(electrostatic discharge)保护。
背景技术
静电放电(ESD)事件是指介于二个不同电位的物体间电流的暂时性陡峭流动。对于集成电路元件(IC)而言，ESD有时会是一个严重的问题，因为在ESD事件中产生的大规模电位变化和电流流动可能损伤硅接面以及氧化物绝缘体。ESD事件对IC的损伤即使不打坏IC使其无法运作亦可能降低硅基式IC的效能。
集成电路的电荷增长可能肇始于各种不同原因，其中许多情形是产生于IC的产制、组配、测试或使用期间。因此，IC在组配和销售之前和之后均可能意外遭受ESD事件。实施ESD保护机制的目的在于保护IC内部易于受到ESD事件损坏的元件。此等易受损元件基本上是输出至IC外部节点或与该等节点有接触的元件。当ESD保护机制在ESD事件期间被致能时，其对ESD事件期间产生的大量电流提供替代性的电流通道。该等替代性通道试图控制电流绕过易受损元件，而有效跳过IC中对ESD敏感的部分。
当使用金属氧化物半导体场效晶体管(MOSFET)元件做为输出驱动器时，该MOSFET元件中一漏极(drain)端耦接至一输出接垫。在此组态中，MOSFET元件透过输出接垫与外部环境接触。此种接触使得MOSFET元件易于ESD事件中受损。保护MOSFET元件免于ESD事件伤害的方式之一是利用MOSFET元件结构中固有的寄生双载子接面晶体管。例如，在N型MOSFET(NFET)结构中存在一寄生N-P-N双载子接面晶体管(寄生BJT)。一般而言，上述寄生BJT并非一高效用元件，故在NFET元件的正常运作中并无作用。然而，ESD事件期间产生的高电压位准可以在NFET元件中起始一骤返(snapback)模式，从而致能该寄生BJT。当NFET运作于骤返模式时，该寄生BJT具有一高电流承载容量而可以使ESD事件产生的电流安全地通过NFET元件结构。当制成适当尺寸时，寄生BJT可以对NFET元件提供ESD保护，使其不致降低NFET元件的预定功能。
发明内容
揭示于本说明书内的实施例是有关于集成电路元件(IC)，特别是关于IC内的电路对于静电放电(ESD)事件的保护。本发明一实施例可包含一种用以保护IC内金属氧化物半导体场效晶体管(MOSFET)输出驱动器使其免于ESD事件伤害的系统。此系统可以包含位于一共用IC扩散材料内的一第一MOSFET输出驱动器和一第二MOSFET输出驱动器。此系统可以包含一接触环配置于该共用IC扩散材料内并沿着环绕该第一MOSFET输出驱动器和该第二MOSFET输出驱动器的一周围的一外侧边缘安置。每一MOSFET输出驱动器的一形心位置相同于环绕该第一MOSFET输出驱动器和该第二MOSFET输出驱动器的该周围的一形心。每一MOSFET输出驱动器具有一基板电阻(Rsub)值，其在ESD事件发生的MOSFET输出驱动器中起始双载子骤返动作，且该Rsub的数值取决于自每一MOSFET输出驱动器的形心至上述接触环的一复合距离(composite distance)。
在另一特色之中，该第一MOSFET输出驱动器及该第二MOSFET输出驱动器各自均可以由一相同数目的漏极端所构成，其中该漏极端的数目大于一。该第一MOSFET输出驱动器及该第二MOSFET输出驱动器的漏极端可以是呈叉合形式的(interdigitated)。此外，每一MOSFET输出驱动器的多个漏极端各自均可以被加入镇流机制(ballasted)。
在另一特色之中，该第一MOSFET输出驱动器及该第二MOSFET输出驱动器各自均可以由一相同数目的源极(source)端所构成，其中该源极端的数目大于一。上述的接触环以及每一MOSFET输出驱动器的每一源极端可以耦接至一连接特定扩散型态共用IC扩散材料的电压。
该共用IC扩散材料可以是一P型材料，而该MOSFET输出驱动器可以是一NFET元件。因此，上述的接触环以及每一MOSFET输出驱动器的每一源极端可以耦接至一供应该IC的最低电压位准。或者，该共用IC扩散材料可以是一N型材料，而该MOSFET输出驱动器可以是一PFET元件。此种情况下，上述的接触环及每一MOSFET输出驱动器的每一源极端可耦接至一供应该IC的最高电压位准。
此系统可以进一步包含一第一输出接垫，耦接至该第一MOSFET输出驱动器的至少一漏极端，以及一第二输出接垫，耦接至该第二MOSFET输出驱动器的至少一漏极端。
本发明的另一实施例可以包含一种用以保护IC内MOSFET输出驱动器免于ESD事件伤害的系统。此系统可以包含位于一共用IC扩散材料内的一第一MOSFET输出驱动器和一第二MOSFET输出驱动器。每一MOSFET输出驱动器包含一MOSFET元件的阵列，其中该等MOSFET元件的位置彼此相邻，且其中相邻的MOSFET元件的形式在该第一MOSFET输出驱动器的MOSFET元件和该第二MOSFET输出驱动器的MOSFET元件间交替。此系统可以包含一接触环配置于该共用IC扩散材料内并沿着环绕该第一和第二MOSFET输出驱动器的一周围的一外侧边缘安置。每一MOSFET元件阵列的一形心位置均相同于环绕该第一MOSFET输出驱动器和该第二MOSFET输出驱动器的该周围的一形心。每一MOSFET输出驱动器可以具有一Rsub值，其在ESD事件发生的MOSFET输出驱动器中起始双载子骤返动作。此Rsub的数值取决于自每一MOSFET输出驱动器的形心至上述接触环的一复合距离。
在一特色之中，每一MOSFET输出驱动器的每一漏极端各自均可以被加入镇流机制。上述的接触环以及每一MOSFET元件的每一源极端可以耦接至一连接特定扩散型态共用IC扩散材料的电压。
在另一特色中，该共用IC扩散材料可以是一P型材料，而该MOSFET输出驱动器可以是一NFET元件。因此，上述的接触环及每一MOSFET元件的每一源极端可以耦接至一供应该IC的最低电压位准。另或者，该共用IC扩散材料可以是一N型材料，而该MOSFET输出驱动器可以是一PFET元件。此种情况下，上述的接触环及每一MOSFET元件的每一源极端可耦接至一供应该IC的最高电压位准。
本发明的另一实施例可以包含一种用于IC内的MOSFET输出驱动器的ESD防护方法。此方法可以包含配置一第一MOSFET输出驱动器和一第二MOSFET输出驱动器于一共用IC扩散材料内、决定一环绕该第一MOSFET输出驱动器和该第二MOSFET输出驱动器的周围、以及沿着该周围的一外侧边缘配置一接触环于该共用IC扩散材料之内。此方法可以进一步包含安置每一MOSFET输出驱动器使得具有一位置相同于该周围的一形心的形心且具有一在一ESD事件发生的MOSFET输出驱动器中起始双载子骤返动作的Rsub数值。上述Rsub的数值取决于自每一MOSFET输出驱动器的形心至上述接触环的一复合距离。
每一MOSFET输出驱动器可由相同数目的漏极端实施而成，其中该漏极端的数目大于1，该MOSFET输出驱动器的漏极端可以是呈叉合形式的。此外，每一该MOSFET输出驱动器的每一漏极端均可以被加入镇流机制。上述的接触环以及每一MOSFET输出驱动器的每一源极端均可以耦接至一连接特定扩散型态共用IC扩散材料的电压。
在一特色之中，该共用IC扩散材料可以是一P型材料，而该MOSFET输出驱动器可以是一NFET元件。因此，耦接该接触环及每一MOSFET输出驱动器的每一源极端可以包含将该接触环及每一MOSFET输出驱动器的每一源极端耦接至一供应该IC的最低电压位准。另或者，该共用IC扩散材料可以是一N型材料，而该MOSFET输出驱动器可以是一PFET元件。此种情形下，耦接该接触环及每一MOSFET输出驱动器的每一源极端可以包含将该接触环及每一MOSFET输出驱动器的每一源极端耦接至一供应该IC的最高电压位准。
此方法可以进一步包含将一第一输出接垫耦接至该第一MOSFET输出驱动器的至少一漏极端以及将一第二输出接垫耦接至该第二MOSFET输出驱动器的至少一漏极端。
附图说明
图1是一第一示意图，其例示依据本发明一实施例的一静电放电(ESD)防护系统；
图2是一第二示意图，其例示包含依据本发明另一实施例的ESD防护系统的一集成电路(IC)的剖面侧视图；
图3是一第三示意图，其例示包含依据本发明另一实施例的ESD防护系统的一IC的表面形势视图；
图4是一第四示意图，其例示包含依据本发明另一实施例的ESD防护系统的一IC的表面形势视图；
图5是一流程图，其例示一依据本发明另一实施例的防护IC免于ESD事件损伤的方法。
具体实施方式
本说明书后附界定本新颖发明特征的申请专利范围，相信经由配合图式的说明将对本发明有更佳的理解。本发明的详细实施例依据规定揭示于此，然其应了解此等揭示的实施例对本发明仅是示范性质，其可实施为不同形式。因此，本说明书揭示的结构和功能细节不应被解释为限制性，而应仅视为申请专利范围的基础及做为教示习于斯艺的人士以任何实际的适当详细结构在各方面运用本发明配置的一代表性基础。此外，说明书所用的术语和用词并非意欲设限，而是在于提供对本发明实施例的可理解阐释。
揭示于本说明书内实施例是有关集成电路元件(IC)的静电放电(ESD)防护。更具体言之，该等实施例提出一种用于包含金属氧化物半导体场效晶体管(MOSFET)的IC内的输出驱动器的ESD防护系统及方法。依据本说明书揭示发明性配置是可在共用IC材料内配置二或多个MOSFET输出驱动器。该等MOSFET输出驱动器可被配置成使得每一MOSFET输出驱动器的端点彼此交替。在共用IC材料内对称配置二或多个MOSFET输出驱动器可增加每一MOSFET输出驱动器的基板电阻值，表示为Rsub。由于MOSFET输出驱动器对称共享共用IC材料，故每一MOSFET输出驱动器的Rsub值均大约相等。增加每一MOSFET输出驱动器的Rsub值可增加该驱动器对双载子骤返现象的敏感性。此MOSFET输出驱动器对双载子骤返现象增加的敏感性可被用来做为该MOSFET输出驱动器的ESD防护机制。
图1是一第一示意图，其例示依据本发明一实施例的一ESD防护系统100。更具体言之，ESD防护系统100对实施于一IC内的MOSFET输出驱动器提供ESD防护。ESD防护系统100包含一MOSFET输出驱动器(以下或简称MOSFET)105、一MOSFET 110、一基板电阻值，表示为Rsub 115、以及镇流(ballast)电阻器120及125。
每一MOSFET 105及110均实施为一N型MOSFET(NFET)元件。MOSFET105及110各自均可以做为其内实施MOSFET 105及110的IC外部的一节点的独立输出驱动器。MOSFET 105经由镇流电阻器120耦接至接垫135。MOSFET 110经由镇流电阻器125耦接至接垫140。接垫135及140可以将MOSFET 105及110耦接至IC外部的节点。镇流电阻器120和125分别对MOSFET 105及110提供ESD防护。
虽然MOSFET 105及110是独立的输出驱动器，但二者均可以被安置于一共用IC扩散材料之内(未显示于图1)。一耦接至该共用IC扩散材料的接触环(未显示于图1)被沿着环绕MOSFET 105及110的一周围的一外侧边缘配置。Rsub 115相当于从每一MOSFET 105及110的每一漏极端经由其内安置MOSFET 105及110的共用IC扩散材料而到该接触环的路径的并联电阻值。由于MOSFET 105及110对称共享共用IC材料，故每一MOSFET输出驱动器的Rsub数值大约相等，且Rsub 115相当于每一MOSFET 105及110的Rsub并联的数值。该接触环耦接至接垫130，其又耦接至接地端。MOSFET 105的一栅极端被输入驱动器145驱动。同样，MOSFET 110的一栅极端被输入驱动器150驱动。输入驱动器145及150各自代表其内实施MOSFET 105及110中的IC内部的电路。
在一传统的MOSFET输出驱动器电路之中，一MOSFET输出驱动器是配置于一IC扩散材料的区域之内。此外，每一MOSFET输出驱动器在该IC扩散材料区域内基本上是以单一MOSFET元件的形式存在。每一MOSFET输出驱动器可以被一接触环所包围，该接触环耦接至该MOSFET输出驱动器配置于其内的IC扩散材料。依此方式配置，每一MOSFET输出驱动器的Rsub均是独一无二、且取决于其内配置MOSFET输出驱动器的IC扩散材料区域的尺寸和材料种类。环绕MOSFET输出驱动器的IC扩散材料的尺寸愈小，则该MOSFET输出驱动器的Rsub值愈小。
由于仅单一MOSFET元件被安置于一传统MOSFET输出驱动器的IC扩散材料区域内，故传统输出驱动器的Rsub值小于ESD防护系统100的Rsub 115的值，ESD防护系统100将二MOSFET输出驱动器安置于IC扩散材料的一共用区域内。因此，当用于实施一传统MOSFET输出驱动器和ESD防护机制100的MOSFET元件是同一尺寸时，ESD防护机制100配置于其内的IC扩散材料的区域面积将大于其内配置传统MOSFET输出驱动器的IC扩散材料的区域。故假定同一尺寸的MOSFET元件，ESD防护机制100所得到的Rsub 115值将大于传统MOSFET输出驱动器的Rsub值。
如本说明书以下将描述者，Rsub是关联于MOSFET元件进入骤返运作模式(骤返模式)的机率。在一ESD事件期间，当一MOSFET输出驱动器进入骤返模式之时，该MOSFET元件内的一寄生双载子接面晶体管(寄生BJT)被致能。此寄生BJT将ESD事件产生的电流引导离开该MOSFET输出驱动器。在ESD事件期间，一MOSFET输出驱动器中骤返模式的诱发保护该MOSFET输出驱动器使其免于该ESD事件产生的电流和电压位准的伤害。对IC扩散材料的共用区域内的每一MOSFET输出驱动器具有一Rsub值(大于传统MOSFET输出驱动器)的ESD防护系统100是可以提供较传统MOSFET输出驱动器更佳的ESD防护。
图2是一第二示意图，其例示包含依据本发明一实施例的ESD防护系统200的一IC的一部分的剖面侧视图。ESD防护系统200，如图2所例示，包含实施为NFET元件的二MOSFET输出驱动器，被安置于一共用IC扩散材料205之内，且对称地共享共用IC扩散材料205。在图2描绘的实例之中，IC扩散材料205是一P型材料。
如图2所描绘，二MOSFET输出驱动器实施成单一NFET元件结构，其中一连串漏极端与一连串共用源极端交替布放于IC扩散材料205的一共用部分或区域内(以下称″共用IC扩散材料″)。其应注意，将二MOSFET元件安置于一对称性共享式共用IC扩散材料之内不同于传统的MOSFET输出驱动器，其在IC扩散材料内仅包含单一MOSFET元件。一般而言，NFET元件结构中间隔出现的漏极端彼此并联以形成二个分离的漏极端。该二分离的漏极端各自均可以做为二MOSFET输出驱动器的一的漏极端。每一漏极端可以耦接至一输出接垫。由于此NFET结构的源极端在二MOSFET输出驱动器间共用，故所有的源极端均可以耦接至供予该IC的一最低电压位准。
参见图2，漏极210a及210b并联耦接至输出接垫240以实施一第一MOSFET输出驱动器。输出接垫240及245各自可以是IC经由其耦接至外部环境的输出接垫，可能使MOSFET输出驱动器遭受一ESD事件。栅极250a、250b、250c及250d并联耦接至输入端230并做为单一栅极输入。当一适当电压经由输入端230施加至栅极250a-250d时，电流可开始从漏极210a流到源极220c和220d，并从漏极210b流到源极220a和220b。依此方式运作，漏极210a和210b、栅极250a-250d及源极220a-220d可做为实施ESD防护系统200中第一MOSFET输出驱动器的单一NFET元件。
同样，漏极215a及215b并联耦接至输出接垫245。栅极255a、255b、255c、及255d并联耦接至输入端235并做为单一栅极输入。当一适当的电压经由输入端235施加至栅极255a-255d时，电流可以开始从漏极215a流到源极220b和220c，并从漏极215b流到源极220d和220e。因此，漏极215a和215b、栅极255a-255d、以及源极220b-220e可以做为实施ESD防护系统200中第二MOSFET输出驱动器的单一NFET元件。
应注意，每一源极220b-220d各自做为第一及第二MOSFET输出驱动器二者的共用源极端。例如，源极220b可接收来自漏极210b和215a二者的电流二MOSFET输出驱动器间的源极端共享可减少实施ESD防护系统200所必需的区域，因为实施二MOSFET输出驱动器所需的源极端数目降低了。减小ESD防护系统200占据的区域可以减小一IC并入ESD防护系统200所需要的总晶粒区域。
接触环225可被实施成配置于共用IC扩散材料205内且与之耦接的一或多个接点。如图2所描绘，接触环225是实施成单一连续环形接点，图中显示其剖面。另或者，接触环225可以由配置于一环形中的多个个别接点所构成。在该情形下，接触环225的接点可以沿着环绕二MOSFET输出驱动器的周围均匀散布，以提供一条从共用IC扩散材料205内的所有点到电压源VSS 260的几近相等的低阻抗路径。
无论由单一接点或多个接点构成，接触环225均可沿环绕图2中第一及第二MOSFET输出驱动器一周围的一外侧边缘形成。当ESD防护系统200是实施于共用IC扩散材料205的井区内时，接触环225可沿环绕二MOSFET输出驱动器的周围的外侧边缘并在该井区的内侧周围内配置。
在本说明书中所用″接点″是指电性耦接一IC叠层或元件至一金属叠层的一实体IC结构，该IC叠层或元件可经由所耦接至该IC内的其他结构。接点可包含一或多个IC叠层。例如：通往一扩散层的接点可包含扩散材料和金属材料以在IC的扩散层和金属连接层之间建立一电性耦接。
因此，接触环225可以经由一耦接至接触环225的金属连接线(未显示于图中)将共用IC扩散材料205耦接至一预定电压位准，例如VSS 260。基本上，N型材料是耦接至供应一IC的最高电压位准，而P型材料则通常耦接至供应至该IC的最低电压位准。VSS 260可以被设定成共用IC扩散材料205运作时的一较佳或特定电压位准。
每一MOSFET元件的结构内均存在一寄生BJT。寄生BJT 265代表第一MOSFET输出驱动器结构中固有的一寄生BJT。寄生BJT 270代表第二MOSFET输出驱动器结构中固有的一寄生BJT。应注意，一NFET元件内的任何N-P-N结构均可能形成一寄生BJT。因此，取决于MOSFET输出驱动器的结构，单一MOSFET输出驱动器内可以存在多个寄生BJT。基于此观点，为了例示目的，寄生BJT 265及270各自均可以代表可能存在每一MOSFET输出驱动器内的一或多个潜在的寄生BJT。
在一IC之内，每一MOSFET元件基本上是设计以将寄生BJT在MOSFET元件正常运作期间导引电流的能力最小化。最新的CMOS(互补式金氧半导体)制程致力于降低MOSFET元件的基板电阻值，表示为Rsub。降低每一MOSFET元件的Rsub值可以降低该MOSFET元件在正常运作期间寄生BJT进入骤返模式和导引电流的机率。
本说明书中所用的″骤返″或″骤返模式″表示一高电流运作模式，其中一MOSFET元件内的一寄生BJT变成可运作状态。将一寄生BJT诱发至骤返模式需要一些连续事件的发生。首先，例如一ESD事件的一巨大电压位准必须被施加于一MOSFET元件的一漏极端。当所施加电压够大时，累增崩溃(avalanche breakdown)可能发生于与该漏极端相连的任何逆向偏压P-N接面。例如，就图2而言，当一高电压位准施加于漏极210a时，累增崩溃可能发生于漏极210a和共用IC扩散材料205之间的P-N接面。累增崩溃可能发生在跨于逆向偏压P-N接面的电场大到足以加速跨越该P-N接面的电子时。当高能量电子移动穿越该P-N接面时，该等电子冲撞其他电子。该等电子的高能量状态可以将被冲撞的电子逐出其键结。被驱离的电子接着又驱离其他电子而产生一雪崩式的累增效应。
一般而言，累增崩溃可产生从漏极端经由一IC扩散材料到一环形接点的电流，表示为Isub。当Isub流经IC扩散材料的电阻时，Isub可产生一跨越IC扩散材料的电位差。当由Isub*Rsub产生的电位差够大时，该电位差可以施加顺向偏压于MOSFET元件内的寄生BJT的基极-射极接面(base-emitter junction)。一旦该基极-射极接面被施加顺向偏压，寄生BJT变成可运作状态而电流可流入寄生BJT的基极端。基极电流以Isub的形式流入IC扩散材料，其相当于寄生BJT的基极端。Isub的基极电流成分增加Isub的整体位准。Isub的增加使得跨IC扩散材料的电位差扩大，进一步增大该寄生BJT的基极-射极接面的顺向偏压。正回授由于导致寄生BJT基极-射极接面顺向偏压加大的Isub的增加而产生，从而使得Isub进一步变大。此正回授可使得骤返模式一旦被起始将变成寄生BJT运作时的一自我维持状态。
再次参见图2，漏极210a的N型材质、共用IC扩散材料205的P型材质、及源极220d的N型材质共同构成一N-P-N结构。此N-P-N结构被表示为寄生BJT 265。寄生BJT 265代表ESD防护系统200的第一MOSFET驱动器中的固有寄生BJT。依据上述观点，漏极210a是做为一集极端，共用IC扩散材料205是做为一基极端，而源极220d则做为寄生BJT 265的射极端。
一ESD事件可发生于漏极210a而予以施加一大电压位准。此大电压位准可在漏极210a和共用IC扩散材料205间的交界处产生的P-N接面起始累增崩溃。累增崩溃的起始可产生从漏极210a经过共用IC扩散材料205而进入环形接点225的电流，表示为Isub 285。Rsub 275和Rsub 280各自表示ESD防护系统200中每一MOSFET输出驱动器对称共享的共用IC扩散材料205的一电阻值。流过Rsub 275和Rsub 280的电流Isub 285在P型基板205中任一点和接触环225间产生一电位差，其随量测的点远离接触环225而增加。
在图2中，接触环225和源极220d各自均耦接至同一电压位准VSS 260。当Isub 285流过共用IC扩散材料205，共用IC扩散材料205内直接位于源极220d下方处的电压位准大约等于VSS 260+(Isub 285*Rsub 275)。由于源极220d耦接至VSS 260，故源极220d和共用IC扩散材料205间的交界处形成的P-N接面承受一电压位准大约等于Isub 285*Rsub 275的顺向偏压。此外，共用IC扩散材料205和源极220d间的交界处形成一寄生BJT 265的基极-射极接面。因此，当Isub 285*Rsub 275增加，寄生BJT 265的基极-射极接面变成顺向偏压，从而致能寄生BJT 265。
致能寄生BJT 265起始第一MOSFET输出驱动器中的骤返模式。当致能的寄生BJT 265开始获得使Isub 285增加的基极电流时，一正向回授回路从而建立。增加的Isub 285进一步扩大寄生BJT 265基极-射极接面的顺向偏压。基极-射极接面的顺向偏压扩大又进一步致能寄生BJT 265。骤返模式期间产生的正回授可以减少在漏极210a的ESD事件期间致能寄生BJT 265所需要的反应时间。此外，回授回路增加了将ESD事件期间产生的大电流导经寄生BJT 265的速率，从而绕过其他元件。
此寄生BJT的大电流承载能力使其可以使用较小尺寸的MOSFET元件做为ESD防护元件。较小的MOSFET元件需要较小的IC区域，从而允许其利用IC的较小区域实施ESD防护电路200。
为诱发一MOSFET元件的骤返模式，该MOSFET元件的Rsub值必须大到足以在寄生BJT的基极-射极接面产生一使得该基极-射极接面呈顺向偏压的电位差。基极-射极接面的顺向偏压必须在小量的Isub流过Rsub时即出现。在共用IC扩散材料205之内，Rsub值随着一特定漏极端或直接位于该漏极端下方的特定区域远离接触环225而增加。例如，接触环225将共用IC扩散材料205耦接至VSS 260。当任一漏极210a、210b、215a及215b更远离接触环225时，Rsub值增加，因为从接触环225上的一点到一特定漏极端的电流路径变长了。
进一步例示，当Rsub被分解成二个维度且相对于邻接源极220a的接触环接点225的左侧部分计算Rsub值时，漏极215a相较于漏极210b具有较大的Rsub值。漏极215a具有较大的Rsub值是因为从环形接点225左侧部分到漏极215a的电流路径比从接触环225左侧部分到漏极210b的电流路径长。实际上，Rsub的估算值是从一MOSFET输出驱动器一漏极端上的一特定点到环绕该MOSFET输出驱动器的接触环225上的所有点(或接点)的电流路径电阻值的三维分析函数。由于接点可沿着环绕MOSFET输出驱动器的周围散布，故一特定点处的Rsub值是取决于从该点到接触环225上所有位置的一复合距离。因此，共用IC扩散材料205中一特定点处的Rsub值随着该特定点移近环绕MOSFET输出驱动器的周围的形心(意即远离接触环225)而增加。
本说明书所用″形心″一词是指该环绕二MOSFET输出驱动器的周围的一X对称轴和一Y对称轴的交点，其中该X轴垂直于该Y轴。本说明书所用一特定周围内的一区域的一″对称轴″是指一将该区域分为二个相等有效部分的轴线。更具体言之，该区域有效部分的一半位于该轴线的一侧而该区域有效部分的另一半位于该轴线的另一侧。
共用IC扩散材料205内一特定位置处的Rsub值随着该位置移近该周围的形心而增加。因此，最接近该周围的形心的漏极端其寄生BJT在ESD事件发生时进入骤返模式的机率最高。当一MOSFET输出驱动器变小，该MOSFET输出驱动器的形心移近该周围而该MOSFET输出驱动器的Rsub值减少。由于Rsub值减少，故该MOSFET输出驱动器在ESD事件期间运作于骤返模式的机率基本上变小。
传统上，在一较小的MOSFET输出驱动器内，其将虚拟元件(dummy device)置放于共用IC扩散材料内以增加从该周围的形心处一漏极端上的一特定位置到该接触环的距离。虚拟元件的使用可以增加该位置的Rsub值并增加该位置处的寄生BJT在一ESD事件期间达到骤返模式的机率。
本说明书所用的″虚拟元件″一词是指安置于一IC扩散材料内的一MOSFET输出驱动器邻近处的额外MOSFET元件、或元件指叉结构(finger)。虚拟元件不须要满足MOSFET输出驱动器的驱动需求。基本上，虚拟元件的每一漏极端均是耦接至MOSFET输出驱动器的漏极端。虚拟元件的每一源极端是耦接至MOSFET输出驱动器的源极端。然而，虚拟元件的每一栅极端并不耦接至驱动MOSFET输出驱动器栅极端的信号。
例如，一传统MOSFET输出驱动器可能需要50μ的信道宽度以驱动一10pF的负载。为确保MOSFET输出驱动器的Rsub值大到足以在该MOSFET输出驱动器中起始骤返模式，而加入一额外50μ通道宽度做为一″虚拟元件″。此额外的50μ通常实施为额外的元件指叉结构或MOSFET元件，其位置尽可能靠近接触环的形心。在该情况下，该MOSFET输出驱动器的额外50μ信道宽度对于驱动负载是必要。该额外50μ通道宽度是仅用以增加Rsub而加入的虚拟元件。增加的Rsub值确保一ESD事件期间该MOSFET输出驱动器中可以起始骤返模式。在传统实施方式中，虚拟元件可能耗用IC区域但并未对IC贡献出任何功能上的价值。
通过将二或多个MOSFET输出驱动器配置为对称共享共用IC扩散材料205且被接触环225环绕，ESD防护系统200可对每一MOSFET输出驱动器产生足以在ESD事件期间起始骤返模式的共用Rsub值。ESD防护系统200未使用虚拟元件而提供骤返模式ESD防护予每一MOSFET输出驱动器。ESD防护系统200内未使用虚拟元件可使得对MOSFET输出驱动器提供ESD防护所需的晶粒区域降低达50％。缩减的晶粒区域进一步降低实施ESD防护系统200的IC的制造成本。
在另一实施例中，其可以对每一漏极端施加镇流电阻器，例如漏极210a、210b、215a、和215b。在ESD事件期间当MOSFET输出驱动器内诸如寄生BJT 265和270的寄生BJT被驱动进入骤返模式时，镇流电阻器可以降低损伤MOSFET输出驱动器的可能性。本说明书所用″镇流″是指增加漏极连接和MOSFET元件栅极边缘之间的距离。亦从MOSFET元件内漏极边缘和栅极边缘间增加的间隔中阻绝或移除硅化物金属层。在漏极和栅极边缘间的额外间隔中不包含金属硅化物增加了每一镇流式MOSFET元件或元件指叉结构相连的漏极电阻。
源自镇流机制的额外漏极电阻在每一MOSFET输出驱动器的漏极端产生一电压降，其在骤返模式运作期间随着ESD电流的增加而增加。该电压降迫使每一MOSFET输出驱动器的相连寄生BJT的漏极端电压更低，从而使得骤返模式更难以维持。漏极电阻防止ESD电流涌入MOSFET输出驱动器的任一特定漏极端而排除或仅极少量的电流流入，该MOSFET输出驱动器的其他漏极端，因为在个别寄生BJT中的电流愈多迫使跨越该个别寄生BJT的电压愈低。因此，对每一漏极端施加镇流机制保护MOSFET输出驱动器使其免于过度ESD电流的伤害。
镇流机制亦保护MOSFET输出驱动器免于一偶发ESD事件双载子骤返的电流涌入所造成故障。镇流增加MOSFET输出驱动器可承受多次ESD事件而仍维持功能的机率。
图3是一第三示意图，其例示依据本发明另一实施例ESD防护系统300的一对MOSFET输出驱动器的表面形势视图。图3例示实施为二列元件终端的ESD防护系统300视图。每一列元件终端实施方式大致与参照图2所述类似。
观其形势结构可知，ESD防护系统300包含分属二MOSFET输出驱动器的二列漏极和源极端，在接触环325内呈叉合形式以对称共享IC扩散材料305。如同相关领域所习知，MOSFET元件传统上是实施成具有单一漏极、单一源极、以及单一栅极的元件。单一栅极MOSFET元件仅能通过增加元件的宽度在一个维度上扩大。增加MOSFET元件的宽度可能产生过宽的MOSFET元件，其通常无法被安置于IC的布局之内而不实用。为了避免过大布局，MOSFET元件可以实施为多个并联栅极以及交替出现的漏极和源极端。相较于单一栅极MOSFET元件，多栅极MOSFET元件就长度和宽度而言通常较为对称。
传统上，″指叉结构″一词是表示数个栅极包含于一特定MOSFET元件内。本说明书中使用″呈叉合形式的MOSFET元件″是表示多重指叉MOSFET元件，其具有交替的指叉结构耦接在一起以在单一MOSFET布局结构内充当二个独立的MOSFET元件。二输入端耦接至叉合形式MOSFET元件的交替栅极端配对以形成二个不同输入节点。叉合形式MOSFET元件的源极端由MOSFET元件对所共享。叉合形式MOSFET元件的交替漏极端彼此耦接以形成IC的二个不同节点。因此，一单一MOSFET结构可充当二个独立的MOSFET元件。利用叉合形式可实施共用一共同形心的MOSFET元件对。
如图3所绘，ESD防护系统300的第一MOSFET输出驱动器包含漏极310a、310b、310c、和310d并联耦接至输出接垫340。虽然为求简洁未显示于图3，栅极350a-350h是并联式地耦接至一第一输入端。当一适当的电压施加至第一输入端(意即施加至栅极350a-350h)时，电流从漏极310a流到源极320c和320d，从漏极310b流到源极320a和320b，从漏极310c流到源极320g和320h，并从漏极310d流到源极320i和320j。依此观点，漏极310a-310d、栅极350a-350h及源极320a-320d和320g-320j共同以单一NFET元件形式运作，以实施耦接至输出接垫340的第一MOSFET输出驱动器。同样，漏极315a-315d、耦接至一第二输入端的栅极355a-355h及源极320b-320i可充当单一NFET元件以实施第二MOSFET输出驱动器。此处亦因简洁而未将并联的栅极355a-355h至第二输入端的耦接显示于图3。
虽然图3中以二列元件终端实施，但其可以将每一MOSFET输出驱动器实施成包含一或多列元件终端。依此观点而言，揭示于本说明书内的实施例并不受限于特定数目的元件终端列数。决定在ESD防护系统300中使用多少列的MOSFET元件终端以及每列中包含多少MOSFET元件终端可能受一些因素影响。此等因素可以包含例如IC布局内可用于ESD防护系统300的区域、用以制做IC的制程特性、对每一MOSFET输出驱动器获得一足够Rsub值以确保双载子骤返可以在ESD事件期间起始于MOSFET输出驱动器的需要，以及其他类似的因素。
当个别分析时，每一MOSFET输出驱动器在形心385处具有一形心。形心385代表由环绕二MOSFET输出驱动器的周围所界定的一区域的形心。接触环325可沿着环绕二MOSFET输出驱动器的周围的外侧边缘配置。接触环325和每一源极320a-320j均耦接至VSS 360，意即供应IC的最低电压位准。一相当于制程空间390的距离可隔开每列MOSFET元件终端。一相当于制程空间395的距离可将每列MOSFET元件终端与接触环325隔开。如该领域所习知，制程空间390和395代表典型近代IC制程所要求的元件间最小设计规则间隔。依此观点而言，制程空间390和395可以依据用以实施ESD防护系统300的IC制程而改变。
将每一MOSFET输出驱动器的MOSFET元件终端安排成叉合形式并将每一MOSFET输出驱动器的形心配置成与形心385在同一位置，此有助确保对称共享IC扩散材料305内每一MOSFET输出驱动器的Rsub值大约相等。因此，每一MOSFET输出驱动器在ESD事件期间起始骤返模式的机率及每一MOSFET输出驱动器的ESD防护能力大约相等。
图4是一第四示意图，其例示包含依据本发明另一实施例的包含ESD防护系统400的一IC的表面形势视图。ESD防护系统400以P型材料实施共用IC扩散材料405，其由二MOSFET输出驱动器对称共用。此外，ESD防护系统400的MOSFET输出驱动器是以NFET元件阵列实施。ESD防护系统400可包含NFET 410a、410b、410c、410d、415a、415b、415c和415d、及接触环420。
ESD防护系统400的二MOSFET输出驱动器各自可实施成一NFET元件阵列。本说明书所用″元件阵列″表示无论是PFET或是NFET的二或多个MOSFET元件，其相同端点彼此并联耦接以充当单一MOSFET元件。例如NFET 410a-410d形成NFET元件的阵列，其共同实施第一MOSFET输出驱动器。NFET 415a-415d形成NFET元件的阵列，其共同实施第二MOSFET输出驱动器。在ESD防护系统400中第一和第二列NFET各个元件内，NFET元件在形成每一MOSFET输出驱动器的每一NFET阵列间彼此交替。
分别形成每一MOSFET输出驱动器的每一NFET元件阵列被配置成共用一位于形心460处的共用形心。形心460代表由环绕二MOSFET输出驱动器的周围所界定的一区域的形心。每一NFET 410a-410d的漏极端均耦接至输出接垫440。每一NFET 415a-415d的漏极端均耦接至输出接垫435。栅极425a、425b、425c和425d可彼此耦接并充当对于第一MOSFET输出驱动器的一输入节点。栅极430a、430b、430c和430d可彼此耦接并充当对于第二MOSFET输出驱动器的一输入节点。NFET 410a-410d和415a-415d的源极端均耦接至VSS 465，意即供应IC的最低电压位准。
在另一实施例中，每一MOSFET输出驱动器的每一NFET元件阵列内的每一NFET元件的每一漏极端均可以被加入镇流机制。对每一NFET元件的漏极端施加镇流机制可以防止ESD事件期间电流拥入发生于MOSFET输出驱动器的NFET元件阵列的任一特定NFET元件之中。
接触环420可实施成沿着环绕二MOSFET输出驱动器的周围的外侧边缘的一个连续的接触环。在另一实施例中，多个n型井区接点可沿着该周围的外侧边缘均匀散布。制程空间445表示可隔开每一列MOSFET元件的一距离。制程空间450表示可将每一列MOSFET元件终端与接触环420隔开的一距离。如本说明书前述，诸如制程空间445-450的制程空间代表典型近代IC制程中所要求的元件间的最小设计规则间隔。依据此观点，制程空间445-450可依据用以实施ESD防护系统400的IC制程而改变。接触环420耦接至VSS 465。如该领域所习知，ESD防护系统中的节点应耦接坚固的金属连接线以确保可靠的ESD效能。
图5是一流程图，其例示依据本发明另一实施例提供ESD防护予IC的方法500。更具体言之，方法500描述一种用以保护MOSFET输出驱动器免于ESD事件的技术。
据此，于步骤505中，其可以配置一第一MOSFET输出驱动器和一第二MOSFET输出驱动器以共享一共用IC扩散材料。在一实施例中，该共用IC扩散材料可以是一P型材料。在另一实施例中，该共用IC扩散材料可以是一N型材料，更具体而言，是一N型井区。MOSFET输出驱动器，或者MOSFET输出驱动器的端点，可以彼此相邻且交替置放，使得每一MOSFET输出驱动器共享一共同形心。通过对称性地共享该共用IC材料，每一MOSFET输出驱动器的Rsub值增加且大约相等。
在步骤510中，可以决定环绕二MOSFET输出驱动器的区域的一周围。在步骤515中，一接触环可以沿着环绕二MOSFET输出驱动器的区域的该周围的外侧边缘配置于该共用IC扩散材料之内。在一实施例中，可以使用包围环绕二MOSFET输出驱动器的区域的该周围的外侧边缘的单一接点。在另一实施例中，多个接点可以沿着该周围的外侧边缘均匀散布。
在步骤520中，每一MOSFET输出驱动器的形心可以配置成其位置相同于环绕二MOSFET输出驱动器的周围的形心。由此从接触环到每一MOSFET输出驱动器内一漏极端所造成的复合距离必须在每一MOSFET输出驱动器中产生一Rsub值，其足以在一ESD事件施加至耦接至该MOSFET输出驱动器的一输出接垫期间，在该MOSFET输出驱动器中起始双载子骤返模式。
在步骤525中，每一MOSFET输出驱动器的每一漏极端可以耦接至连接该MOSFET输出驱动器的一输出接垫。在步骤530中，每一MOSFET输出驱动器的每一源极端以及该接触环均可以耦接至连接该共用IC扩散材料的一供应电压。举例而言，N型材料通常是耦接至供予IC的最高电压位准，而P型材料则通常耦接至供予IC的最低电压位准。在步骤535中，每一MOSFET输出驱动器的每一漏极端均可以被加入镇流机制。
图式中的流程图例示依据本发明各种实施例的系统及/或方法的可能实施方式的架构、功能、以及运作。在一些替代性实施方式中，区块中标示的功能可能以不同于图中所示的顺序执行。例如，显示为连续的二个区块实际上可能以大致并行的方式执行，或者该等区块有时可能以相反的顺序执行，取决于相关的功能性。其亦应注意，流程图例示的每一区块，以及流程图例示的区块组合，均可以由执行特定功能或动作的特定用途硬件式系统或者特定用途硬件及计算机指令实施而成。
用以实施本说明书内所揭示的示范性电路的不同元件均仅是用为说明的用途而非意欲加诸限制。其应理解，以一配置于一特定半导体材料内的特定元件型态实施的电路通常可以一互补式架构实施。例如，以一配置于一P型基板内的NFET元件实施的电路可以以一配置于一N型井区内的PFET元件实施。此外，元件可以配置于多重井区之内，例如，一配置于一N型井区内的P型井区，该N型井区又配置于一P型基板之内，每一井区包含的半导体材料内含不同浓度的掺杂物质。
本文中使用的″一″的意义是包含一个或超过一个。本文中使用的″多个″一词的意义是包含二个或超过二个。本文中使用的″另一″一词的意义是表示一第二个或更多。本文中使用的″包含″及/或″具有″其意义是开放式语言的包含之意。本文中使用的″耦接″一词其意义是表示连接，除非另外指明，否则其意义涵盖无任何居间构件的直接连接以及具有一或多个居间构件的间接连接。二构件的耦接亦可以是机械式的连接、电性连接、或是透过一通信频道、路线、网络、或系统的收送链接。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (15)
1.一种用于保护一集成电路IC内的金属氧化物半导体场效晶体管MOSFET输出驱动器免于静电放电ESD事件的系统，其特征在于，该系统包含：
一第一MOSFET输出驱动器和一第二MOSFET输出驱动器，配置于一共用IC扩散材料内；以及
一接触环，配置于该共用IC扩散材料内并沿着环绕该第一MOSFET输出驱动器和该第二MOSFET输出驱动器的一周围的一外侧边缘安置，其中每一该MOSFET输出驱动器的一形心位置均相同于由该第一MOSFET输出驱动器的一区域和该第二MOSFET输出驱动器的一区域所界定的一区域的一形心，
其中每一该MOSFET输出驱动器均具有一基板电阻值Rsub，其在一ESD事件发生的MOSFET输出驱动器中起始双载子骤返，且
其中该Rsub值取决于从每一该MOSFET输出驱动器的形心至该接触环的一复合距离。
2.如权利要求1所述的系统，其特征在于：
该第一MOSFET输出驱动器和该第二MOSFET输出驱动器各自均包含一相同数目的漏极端，
该漏极端的数目大于一，且
该第一MOSFET输出驱动器及该第二MOSFET输出驱动器的漏极端彼此呈叉合形式。
3.如权利要求2所述的系统，其特征在于，每一该MOSFET输出驱动器的多个漏极端各自均被加入镇流机制。
4.如权利要求1所述的系统，其特征在于：
该第一MOSFET输出驱动器和该第二MOSFET输出驱动器各自包含相同数目的源极端，且
该源极端的数目大于1。
5.如权利要求1到4中任一项所述的系统，其特征在于，该接触环及每一MOSFET输出驱动器的每一源极端均耦接至与一特定扩散型态的共用IC扩散材料相关联的一电压。
6.如权利要求5所述的系统，其特征在于：
该共用IC扩散材料是一P型材料，而每一MOSFET输出驱动器是一NFET元件，且
该接触环及每一MOSFET输出驱动器的每一源极端均耦接至用以供应该IC的一最低电压位准。
7.如权利要求5所述的系统，其特征在于：
该共用IC扩散材料是一N型材料，而每一MOSFET输出驱动器是一PFET元件，且
该接触环以及每一MOSFET输出驱动器的每一源极端均耦接至供应该IC的一最高电压位准。
8.如权利要求1所述的系统，其特征在于，更包含一第一输出接垫，其耦接至该第一MOSFET输出驱动器的至少一个漏极端，以及一第二输出接垫，其耦接至该第二MOSFET输出驱动器的至少一个漏极端。
9.一种在一集成电路IC内的金属氧化物半导体场效晶体管MOSFET输出驱动器中用于静电放电ESD防护方法，其特征在于，该方法包含：
配置一第一MOSFET输出驱动器和一第二MOSFET输出驱动器于一共用IC扩散材料内；
决定环绕该第一MOSFET输出驱动器和该第二MOSFET输出驱动器的一周围；
沿着该周围的一外侧边缘配置一接触环于该共用IC扩散材料内；以及
置放每一MOSFET输出驱动器使其具有一形心位置均相同于由该第一MOSFET输出驱动器的一区域和该第二MOSFET输出驱动器的一区域所界定的一区域的一形心、且具有在发生一ESD事件处的MOSFET输出驱动器中起始双载子骤返的一基板电阻值Rsub，
其中每一MOSFET输出驱动器的Rsub值取决于从每一MOSFET输出驱动器的形心至该接触环的一复合距离。
10.如权利要求9所述的方法，其特征在于，更包含将每一MOSFET输出驱动器实施成具有相同数目的漏极端，其中：
该漏极端的数目大于1，且
该MOSFET输出驱动器的漏极端是呈叉合形式。
11.如权利要求10所述的方法，其特征在于，进一步包含对每一MOSFET输出驱动器的多个漏极端施加镇流机制。
12.如权利要求9到11中任一项所述的方法，其特征在于，进一步包含将该接触环及每一MOSFET输出驱动器的每一源极端均耦接至与一特定扩散型态的共用IC扩散材料相关联的电压。
13.如权利要求12所述的方法，其特征在于：
该共用IC扩散材料是一P型材料，
每一MOSFET输出驱动器是一NFET元件，且
耦接该接触环及每一MOSFET输出驱动器的每一源极端进一步包含将该接触环及每一MOSFET输出驱动器的每一源极端均耦接至用以供应该IC的最低电压位准。
14.如权利要求12所述的方法，其特征在于：
该共用IC扩散材料是一N型材料，
每一MOSFET输出驱动器是一PFET元件，且
耦接该接触环及每一MOSFET输出驱动器的每一源极端进一步包含将该接触环及每一MOSFET输出驱动器的每一源极端均耦接至用以供应该IC的最高电压位准。
15.如权利要求9所述的方法，其特征在于，更包含：
耦接一第一输出接垫至该第一MOSFET输出驱动器的至少一个漏极端；以及
耦接一第二输出接垫至该第二MOSFET输出驱动器的至少一个漏极端。
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| US9923051B1 (en) * | 2016-09-21 | 2018-03-20 | Xilinx, Inc. | Substrate noise isolation structures for semiconductor devices |
| US10325901B1 (en) | 2017-01-05 | 2019-06-18 | Xilinx, Inc. | Circuit for increasing the impedance of an ESD path in an input/output circuit and method of implementing the same |
| US10497677B1 (en) | 2017-02-09 | 2019-12-03 | Xilinx, Inc. | ESD protection in a stacked integrated circuit assembly |
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| US11114429B2 (en) | 2019-04-23 | 2021-09-07 | Xilinx, Inc. | Integrated circuit device with electrostatic discharge (ESD) protection |
| WO2023190001A1 (ja) * | 2022-03-31 | 2023-10-05 | ローム株式会社 | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1230023A (zh) * | 1998-03-24 | 1999-09-29 | 日本电气株式会社 | 带有保护电路的半导体器件 |
| US20030189230A1 (en) * | 2001-12-26 | 2003-10-09 | Kei-Kang Hung | Semiconductor device with substrate-triggered esd protection |
| US20070246737A1 (en) * | 2006-04-20 | 2007-10-25 | Hung-Yi Chang | Electrostatic discharge protection apparatus for integrated circuits |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE68916192T2 (de) * | 1988-11-22 | 1994-09-22 | At & T Corp | Ausgangspuffer einer integrierten Schaltung mit einem verbesserten ESD-Schutz. |
| KR0145476B1 (ko) * | 1995-04-06 | 1998-08-17 | 김광호 | 칩면적을 줄일 수 있는 패드구조를 가지는 반도체 메모리 장치 |
| JPH11177022A (ja) * | 1997-12-08 | 1999-07-02 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US6526548B1 (en) | 1999-07-23 | 2003-02-25 | International Business Machines Corporation | Method for evaluating circuit design for ESD electrostatic discharge robustness |
| US7005708B2 (en) * | 2001-06-14 | 2006-02-28 | Sarnoff Corporation | Minimum-dimension, fully-silicided MOS driver and ESD protection design for optimized inter-finger coupling |
| KR100431066B1 (ko) * | 2001-09-27 | 2004-05-12 | 삼성전자주식회사 | 정전 방전 보호 기능을 가진 반도체 장치 |
| US7307294B2 (en) | 2002-12-03 | 2007-12-11 | Sanyo Electric Co., Ltd. | Circuit layout structure |
| TWI228315B (en) * | 2003-01-06 | 2005-02-21 | Sanyo Electric Co | Circuit layout structure |
| US7089520B2 (en) * | 2003-11-19 | 2006-08-08 | International Business Machines Corporation | Methodology for placement based on circuit function and latchup sensitivity |
| JP4854934B2 (ja) * | 2004-06-14 | 2012-01-18 | ルネサスエレクトロニクス株式会社 | 静電気放電保護素子 |
| US7176539B2 (en) * | 2004-10-29 | 2007-02-13 | United Microelectronics Corp. | Layout of semiconductor device with substrate-triggered ESD protection |
| JP2007019413A (ja) * | 2005-07-11 | 2007-01-25 | Toshiba Corp | 保護回路用半導体装置 |
| JP4823098B2 (ja) * | 2007-02-20 | 2011-11-24 | 富士通セミコンダクター株式会社 | Ｉ／ｏ回路 |
| JP5050628B2 (ja) * | 2007-04-26 | 2012-10-17 | ミツミ電機株式会社 | 半導体装置 |
| US7812674B2 (en) * | 2008-11-25 | 2010-10-12 | Xilinx, Inc. | Common centroid electrostatic discharge protection for integrated circuit devices |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1230023A (zh) * | 1998-03-24 | 1999-09-29 | 日本电气株式会社 | 带有保护电路的半导体器件 |
| US20030189230A1 (en) * | 2001-12-26 | 2003-10-09 | Kei-Kang Hung | Semiconductor device with substrate-triggered esd protection |
| US20070246737A1 (en) * | 2006-04-20 | 2007-10-25 | Hung-Yi Chang | Electrostatic discharge protection apparatus for integrated circuits |
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