CN102446762A - Mos晶体管及其制作方法 - Google Patents

Mos晶体管及其制作方法 Download PDF

Info

Publication number
CN102446762A
CN102446762A CN2010105089333A CN201010508933A CN102446762A CN 102446762 A CN102446762 A CN 102446762A CN 2010105089333 A CN2010105089333 A CN 2010105089333A CN 201010508933 A CN201010508933 A CN 201010508933A CN 102446762 A CN102446762 A CN 102446762A
Authority
CN
China
Prior art keywords
semiconductor substrate
annealing
source
mos transistor
manufacture method
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010105089333A
Other languages
English (en)
Other versions
CN102446762B (zh
Inventor
赵猛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201010508933.3A priority Critical patent/CN102446762B/zh
Publication of CN102446762A publication Critical patent/CN102446762A/zh
Application granted granted Critical
Publication of CN102446762B publication Critical patent/CN102446762B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种MOS晶体管的制作方法，包括：提供半导体衬底，所述半导体衬底上形成有栅极结构；形成覆盖所述栅极结构的氧化层；对所述半导体衬底进行退火工艺；在栅极结构两侧的半导体衬底中形成源/漏延伸区、源/漏区。本发明改善了袋状注入区和源/漏延伸区的掺杂离子随着缺陷扩散，消除了氧化增强扩散效应，抑制了瞬态增强扩散效应，减少了器件漏电流。

Description

MOS晶体管及其制作方法
技术领域
本发明涉及半导体领域，特别涉及MOS晶体管及其制作方法。
背景技术
金属-氧化物-半导体(MOS)晶体管是半导体制造中的最基本器件，其广泛适用于各种集成电路中，根据主要载流子以及制造时的掺杂类型不同，分为NMOS和PMOS晶体管。
现有技术提供了一种MOS晶体管的制作方法。请参考图1至图3，为现有技术的MOS晶体管的制作方法剖面结构示意图。
请参考图1，提供半导体衬底100，在所述半导体衬底100内形成隔离结构101，所述隔离结构101之间的半导体衬底100为有源区，在所述有源区内形成掺杂阱(未示出)，在掺杂阱内进行调整阈值电压注入。
然后，在所述隔离结构101之间的半导体衬底100上形成栅介质层102和栅极103，所述栅介质层102和栅极103构成栅极结构。
继续参考图1，进行氧化工艺，形成覆盖所述栅极结构的氧化层104。
参考图2，在栅极结构两侧的半导体衬底内形成源/漏延伸区105、包围所述源/漏延伸区105的袋状注入区108，所述源/漏延伸区105和袋状注入区108通过离子注入形成。所述袋状注入区108通过袋状(pocket)离子注入形成。袋状离子注入的离子的掺杂离子可以为磷离子(对于NMOS晶体管)或硼离子(对于PMOS晶体管)。
参考图3，在栅极结构两侧的半导体衬底上形成栅极结构的侧墙111。进行源/漏区重掺杂注入(S/D)，在栅极结构两侧的半导体衬底100内形成源/漏区112，最后，进行退火工艺，激活源/漏延伸区105、袋状注入区108、源/漏区112的掺杂离子。
在公开号为CN 101789447A的中国专利申请中可以发现更多关于现有技术的信息。
在实际中发现，现有方法制作的MOS晶体管的瞬态增强扩散效应(Transistent Enhanced Diffusion，TED)较强，所述瞬态增强扩散效应不仅造成了晶体管的短沟道效应(Short Channel effect，SCE)和反短沟道效应(ReverseShort Channel Effect，RSCE)，而且影响晶体管沟道迁移率、结电容以及结漏电流。
因此，需要一种MOS晶体管的制作方法，能够抑制瞬态增强效应，抑制器件的短沟道效应和反短沟道效应。
发明内容
本发明解决的问题是提供了一种MOS晶体管的制作方法，减小了瞬态增强效应，改善了器件的短沟道效应和反短沟道效应。
为解决上述问题，本发明提供一种MOS晶体管的制作方法，包括：
提供半导体衬底，所述半导体衬底上形成有栅极结构；
形成覆盖所述栅极结构的氧化层；
对所述半导体衬底进行退火工艺；
在栅极结构两侧的半导体衬底中形成源/漏延伸区、源/漏区。
可选地，所述退火的气体为惰性气体。
可选地，所述退火的气体为氮气。
可选地，所述退火为炉管退火。
可选地，所述退火的温度范围为750～900摄氏度，时间范围为10分钟～30分钟，升温速率范围为30～50摄氏度/秒，降温速率范围为30～50摄氏度/秒。
可选地，所述退火为快速热退火。
可选地，所述退火的温度为900～1000摄氏度，时间为10～60秒，升温速率为70～250摄氏度/秒。
可选地，所述氧化层通过氧化工艺形成。
可选地，所述氧化层的厚度范围为1.5～4纳米。
与现有技术相比，本发明具有以下优点：
本发明在形成氧化层后，对半导体衬底进行退火，消除所述形成氧化层的工艺在半导体衬底内造成的缺陷，对半导体衬底进行修复，从而防止所述缺陷在后续的源/漏延伸区和源/漏区的掺杂离子扩散，减少器件的氧化增强扩散效应；
进一步优化地，所述退火为快速热退火，所述退火利用氮气进行，与利用惰性气体退火相比，氮气消除半导体衬底的缺陷的效果好，对半导体衬底的修复效果好。
附图说明
图1至图3是现有技术的MOS晶体管的制作方法剖面结构示意图。
图4是本发明的MOS晶体管制作方法流程示意图。
图5～图8是本发明一个实施例的MOS晶体管制作方法剖面结构示意图。
具体实施方式
发明人发现，现有技术形成MOS晶体管的方法中，在栅极结构外围形成氧化层对栅极进行保护，所述氧化层利用氧化工艺形成，所述氧化工艺会在半导体衬底内形成缺陷，所述缺陷是由氧化增强扩散(Oxidation-EnhancedDiffusion，OED)效应引起。由于氧化增强扩散效应引起的缺陷在后续的退火工艺中会扩散，使得源/漏延伸区和袋状注入区的掺杂离子随之扩散，引起瞬态增强效应，引起了器件的短沟道效应和反短沟道效应。
经过研究发明人发现，如果在栅极结构外围形成氧化层后，利用退火工艺对所述半导体衬底进行修复，消除半导体衬底内的缺陷，可以避免所述在后续激活离子的退火工艺中扩散，从而避免源/漏延伸区和袋状注入区的掺杂离子扩散，消除瞬态增强效应、器件的短沟道效应和反短沟道效应，并且可以改善器件的载流子的迁移率，提高晶体管驱动电流能力。
因此，发明人提出一种MOS晶体管的制作方法，请参考图4，为本发明的MOS晶体管制作方法流程示意图。所述方法包括：
步骤S1，提供半导体衬底，所述半导体衬底上形成有栅极结构；
步骤S2，形成覆盖所述栅极结构的氧化层；
步骤S3，对所述半导体衬底进行退火工艺；
步骤S4，在栅极结构两侧的半导体衬底中形成源/漏延伸区、源/漏区。
下面将结合具体的实施例对本发明的技术方案进行详细的描述。请参考图5～图8，为本发明一个实施例的MOS晶体管制作方法剖面结构示意图。
首先，请参考图5，提供半导体衬底200，所述半导体衬底200内形成有隔离结构201，所述隔离结构201之间的区域为有源区。所述半导体衬底200上形成有栅介质层202和栅极203，所述栅介质层202与栅极203构成栅极结构。
其中，所述半导体衬底200可以为硅(Si)或绝缘体上硅(SOI)。所述隔离结构201可以为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。
所述隔离结构201之间的半导体衬底200为有源区。所述有源区内还形成有掺杂阱(未示出)。所述掺杂阱通过扩散或离子注入的方法形成。所述掺杂阱的掺杂离子的类型与该有源区待形成的MOS晶体管的种类有关，若待形成的MOS晶体管的导电沟道为N型，则所述掺杂阱的掺杂离子为P型，例如可以为硼离子。若待形成的MOS晶体管的导电类型为P型，则所述掺杂阱的掺杂离子为N型，例如为磷离子。
所述栅介质层202可以为氧化硅(SiO2)或氮氧化硅(SiNO)。在65nm以下工艺节点，栅极的特征尺寸很小，栅介质层202优选高介电常数(高K)材料。所述高K材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等。特别优选的是氧化铪、氧化锆和氧化铝。栅介质层202的形成工艺可以采用本领域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法，栅极介电层110的厚度为15到60埃。
所述栅极203可以是包含半导体材料的多层结构，例如硅、锗、金属或其组合。所述栅极203的形成工艺可以采用本领域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法，例如低压等离子体化学气相沉积或者等离子体增强化学气相沉积工艺。栅极203的厚度为800到3000埃。
然后，参考图6，进行氧化工艺，形成覆盖所述栅极结构的氧化层204。
所述氧化工艺的温度为700～1200摄氏度，时间为10～100分钟。本实施例中所述氧化工艺时间范围为15分钟～40分钟。利用上述工艺条件，形成的氧化层的厚度为1.5～4纳米。
所述氧化工艺会在整个半导衬底200表面形成氧化层，然后，需要进行刻蚀工艺，去除位于栅极结构两侧的半导体衬底200上的氧化层，保留覆盖所述栅极结构的氧化层204。
由于氧化工艺利用氧气与半导体衬底200的硅反应，在半导体衬底200表面形成氧化层的同时，会消耗部分半导体衬底200的硅，使得部分硅原子形成悬挂键，在半导体衬底200内形成缺陷。所述缺陷如果不消除，可能造成其在后续激活掺杂离子的退火工艺中扩散，并引起掺杂离子随着所述缺陷的扩散而扩散，从而引起器件的瞬态增强效应、器件的短沟道效应和反短沟道效应，使得所述载流子的迁移率下降，影响晶体管的驱动电流能力。
因此，在氧化工艺后，对所述半导体衬底200进行退火工艺，以修复氧化工艺在所述半导体衬底200内造成的缺陷。
在进行退火工艺以消除所述缺陷时，退火工艺的参数需要进行优化设置，以将半导体衬底200内的缺陷消除。所述退火工艺的参数设置需要结合半导体衬底200内的缺陷进行具体的设置。所述缺陷的数目越高，需要的退火温度越高，退火的时间也越长。
发明人发现，氧化工艺在所述半导体衬底200内造成的缺陷的数目与氧化层的厚度、氧化工艺的温度、氧化工艺的时间有关系。具体地，氧化工艺的温度越高，氧化的速度越快，从而在半导体衬底200内形成的缺陷越多。氧化工艺的时间越长，在半导体衬底200内形成的缺陷越多。氧化工艺要形成的氧化层的厚度越厚，在半导体衬底200内形成的缺陷越多。
作为一个实施例，所述氧化工艺的温度为700～1200摄氏度，时间为10～100分钟。本实施例中所述氧化工艺时间范围为15分钟～40分钟。利用上述工艺条件，形成的氧化层的厚度为1.5～4纳米。对应地，若所述退火工艺为快速热退火，所述快速热退火的温度范围为900～1000摄氏度，时间为10～60秒，升温速率为70～250摄氏度/秒；若所述退火工艺为炉管退火，所述退火的时间范围为10～30分钟。优选地，所述退火工艺为快速热退火，以利用快速热退火具有升温速率快和降温速率快、退火时间短的优点，充分修复半导体衬底200内的缺陷。
所述退火工艺(包括快速热退火和炉管退火)的温度设置与退火时间的长短具有一定的对应关系。具体地，所述退火工艺的温度越高，退火时间越短，所述退火工艺的温度越低，退火时间越长。作为一个实施例，当所述退火温度设置为750～800摄氏度时，退火时间设置为20～30分钟；当退火工艺的温度设置为850～900摄氏度时，退火的时间优选为15～20分钟；当所述退火工艺的温度设置为100～1050摄氏度时，退火的时间优选为1～10分钟。
所述退火工艺利用氮气或惰性气体进行。所述惰性气体可以为氩气、氦气等。发明人发现，利用氮气退火，修复半导体衬底200内的缺陷效果优于利用惰性气体的修复的效果，因此，所述退火工艺优选利用氮气进行。
所述退火工艺消除了所述半导体衬底200内的缺陷，使得半导体衬底200内的晶格结构由无序变为较为整齐，避免半导体衬底内的缺陷在后续的激活掺杂离子的退火工艺中扩散。
然后，参考图7，对栅极结构两侧的半导体衬底进行离子注入，形成源/漏延伸区205、包围所述源/漏延伸区205的袋状注入区213。
所述源/漏延伸区205的掺杂离子与要形成的晶体管沟道的导电类型有关，即当要形成晶体管的沟道为N型导电类型时，所述源/漏延伸区205的掺杂离子可以为N型掺杂离子，例如可以为磷离子、砷离子；当要形成晶体管的沟道为P型导电类型时，所述源/漏延伸区205的掺杂离子可以为P型掺杂离子，例如可以为硼离子、二氟化硼离子等。所述源/漏延伸区205的掺杂离子的类型与现有技术相同，作为本领域技术人员的公知技术，在此不做详细的说明。
作为一个实施例，所述源/漏延伸区205离子为硼离子，离子注入的能量范围为2KeV至5KeV，离子注入剂量范围为5E14至2E15/cm2。作为又一实施例，所述源/漏延伸区205离子为磷离子或砷离子，离子注入的能量范围为0.5KeV至4KeV，离子注入剂量为5E14至2E15/cm2。
所述袋状注入区213通过袋状注入(Pocket implant)，所述袋状注入的倾斜角度为20～40度注入，以便于袋状注入区213包围所述源/漏延伸区205。所述袋状注入区213的深度介于源/漏延伸区205与后续形成的源/漏区之间，所述袋状注入区213的导电类型与源/漏延伸区205的导电类型相反。作为一个实施例，所述袋状离子注入213的导电类型为P型，其掺杂离子为硼离子，其能量范围为3KeV至8KeV，离子注入的剂量范围为2E13至5E13/cm2，袋状离子注入的倾斜角度为25～37度。本发明所述的离子注入的倾斜角度，具体是指，离子束线(ion beam)的方向与半导体衬底的法线方向的夹角。
作为优选的实施例，在形成所述源/漏延伸区205、袋状注入区213后，对所述源/漏延伸区205、袋状注入区213的掺杂离子进行退火，以修复离子注入工艺对半导体衬底造成的损伤，激活所述源/漏延伸区205、袋状注入区213的掺杂离子。
所述退火可以为炉管退火(furnace anneal)或快速热退火(Rapid ThermalAnneal，RTA)。
由于快速热退火具有升/降温速率快、工艺时间短、工艺均匀度好等优点，作为本发明的优选实施例，利用快速热退火对氮离子进行退火。所述退火的气体为氮气和氧气的混合气体，所述氧气在混合气体中的体积比例为1％～10％。由于在退火气氛中添加少量的氧气，可以保护半导体衬底的硅，防止半导体衬底中的掺杂离子的剂量损失。
需要说明的是，形成所述源/漏延伸区205、袋状注入区213的顺序可以根据实际情况进行设置，例如可以首先形成所述源/漏延伸区205，然后形成所述袋状注入区213；或者可以首先形成形成所述袋状注入区213，最后形成所述源/漏延伸区205。
作为其他的实施例，所述源/漏延伸区205、袋状注入区213可以分别利用退火步骤进行。但是源/漏延伸区205、袋状注入区213分别退火，可能会增加半导体衬底的热预算，在实际中本领域技术人员可以根据工艺的需要进行选择。
然后，请参考图8，在所述栅极结构两侧的半导体衬底上形成侧墙211。形成侧墙211的方法与现有技术相同，作为本领域技术人员的公知技术，在此不做详细的说明。
最后，仍然参考图8，在栅极结构两侧的半导体衬底200内进行源/漏离子注入，形成晶体管的源/漏区212。所述源/漏离子注入作为本领域技术人员公知技术，在此不作详细描述。
经过上述方法，形成的MOS晶体管请参考图8，所述MOS晶体管包括：半导体衬底200，所述半导体衬底200内形成有隔离结构201，隔离结构201之外的区域为有源区；
栅介质层202和栅极202，位于有源区上方，所述栅介质层202和栅极203构成栅极结构；
侧墙211，位于所述栅极结构两侧的半导体衬底200上；
源/漏区212，分别位于所述侧墙211两侧的半导体衬底200内；
源/漏延伸区205，位于所述栅极结构两侧的半导体衬底200内；
袋状注入区213，位于所述栅极结构两侧的半导体衬底200内，所述袋状注入区213包围所述源/漏延伸区205；
氧化层204，覆盖所述栅极结构。
综上，本发明提供的MOS晶体管及其制作方法，在栅极结构外围形成氧化层后，进行退火工艺，消除氧化工艺在半导体衬底内形成的缺陷，使得所述半导体衬底的晶格结构更加优化，之后形成源/漏延伸区、袋状注入区和源/漏区，防止源/漏延伸区、袋状注入区和源/漏区随着缺陷的扩散而扩散，消除瞬态增强效应、器件的短沟道效应和反短沟道效应，并且可以改善器件的载流子的迁移率，提高晶体管驱动电流能力。
虽然本发明己以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种MOS晶体管的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有栅极结构；
形成覆盖所述栅极结构的氧化层；
对所述半导体衬底进行退火工艺；
在栅极结构两侧的半导体衬底中形成源/漏延伸区、源/漏区。
2.如权利要求1所述的MOS晶体管的制作方法，其特征在于，所述退火的气体为惰性气体。
3.如权利要求1所述的MOS晶体管的制作方法，其特征在于，所述退火的气体为氮气。
4.如权利要求1所述的MOS晶体管的制作方法，其特征在于，所述退火为炉管退火。
5.如权利要求1所述的MOS晶体管的制作方法，其特征在于，所述退火为快速热退火。
6.如权利要求4或5所述的MOS晶体管的制作方法，其特征在于，所述退火的温度范围为750～900摄氏度，时间范围为10分钟～30分钟，升温速率范围为30～50摄氏度/秒，降温速率范围为30～50摄氏度/秒。
7.如权利要求4或5所述的MOS晶体管的制作方法，其特征在于，所述退火的温度为900～1000摄氏度，时间为10～60秒，升温速率为70～250摄氏度/秒。
8.如权利要求1所述的MOS晶体管的制作方法，其特征在于，所述氧化层通过氧化工艺形成。
9.如权利要求1所述的MOS晶体管的制作方法，其特征在于，所述氧化层的厚度范围为1.5～4纳米。
CN201010508933.3A 2010-10-13 2010-10-13 Mos晶体管及其制作方法 Active CN102446762B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201010508933.3A CN102446762B (zh) 2010-10-13 2010-10-13 Mos晶体管及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201010508933.3A CN102446762B (zh) 2010-10-13 2010-10-13 Mos晶体管及其制作方法

Publications (2)

Publication Number Publication Date
CN102446762A true CN102446762A (zh) 2012-05-09
CN102446762B CN102446762B (zh) 2014-02-05

Family

ID=46009155

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010508933.3A Active CN102446762B (zh) 2010-10-13 2010-10-13 Mos晶体管及其制作方法

Country Status (1)

Country Link
CN (1) CN102446762B (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1196573A (zh) * 1997-02-06 1998-10-21 日本电气株式会社 可用氢离子改变其阈值电压的场效应晶体管的制造工艺
US20040033658A1 (en) * 2002-08-14 2004-02-19 Samsung Electronics Co., Ltd. Method of fabricating MOS transistors
CN1684242A (zh) * 2004-04-13 2005-10-19 尔必达存储器株式会社 半导体器件的制造方法
CN1787192A (zh) * 2004-12-08 2006-06-14 上海华虹Nec电子有限公司 减小i/o nmos器件热载流子注入的方法
CN1832142A (zh) * 2005-03-01 2006-09-13 国际商业机器公司 制作用于cmos器件的自对准双应力衬里的方法和结构
US20070287199A1 (en) * 2006-06-09 2007-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Base oxide engineering for high-K gate stacks
CN101330013A (zh) * 2007-06-21 2008-12-24 中芯国际集成电路制造(上海)有限公司 隧穿氧化层的制作方法及快闪存储器的制作方法
CN101572230A (zh) * 2008-04-30 2009-11-04 中芯国际集成电路制造(北京)有限公司 提高栅极侧壁氧化层厚度一致性的方法及栅极的制造方法
CN101593772A (zh) * 2008-05-30 2009-12-02 中芯国际集成电路制造(北京)有限公司 Mos晶体管及其形成方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1196573A (zh) * 1997-02-06 1998-10-21 日本电气株式会社 可用氢离子改变其阈值电压的场效应晶体管的制造工艺
US20040033658A1 (en) * 2002-08-14 2004-02-19 Samsung Electronics Co., Ltd. Method of fabricating MOS transistors
CN1684242A (zh) * 2004-04-13 2005-10-19 尔必达存储器株式会社 半导体器件的制造方法
CN1787192A (zh) * 2004-12-08 2006-06-14 上海华虹Nec电子有限公司 减小i/o nmos器件热载流子注入的方法
CN1832142A (zh) * 2005-03-01 2006-09-13 国际商业机器公司 制作用于cmos器件的自对准双应力衬里的方法和结构
US20070287199A1 (en) * 2006-06-09 2007-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Base oxide engineering for high-K gate stacks
CN101330013A (zh) * 2007-06-21 2008-12-24 中芯国际集成电路制造(上海)有限公司 隧穿氧化层的制作方法及快闪存储器的制作方法
CN101572230A (zh) * 2008-04-30 2009-11-04 中芯国际集成电路制造(北京)有限公司 提高栅极侧壁氧化层厚度一致性的方法及栅极的制造方法
CN101593772A (zh) * 2008-05-30 2009-12-02 中芯国际集成电路制造(北京)有限公司 Mos晶体管及其形成方法

Also Published As

Publication number Publication date
CN102446762B (zh) 2014-02-05

Similar Documents

Publication Publication Date Title
CN103187276B (zh) n型MOS场效应管及形成方法，半导体器件及形成方法
CN101752254B (zh) 形成离子注入区的方法、mos晶体管及其制造方法
CN102623341B (zh) 一种mos晶体管的制造方法
CN101572250B (zh) 半导体器件、p型MOS晶体管及其制作方法
CN102468178B (zh) 晶体管的制作方法
JP2006060208A (ja) 高性能なサブ０．１マイクロメートルトランジスタ用のソース／ドレイン構造
US20080121992A1 (en) Semiconductor device including diffusion barrier region and method of fabricating the same
CN102074476B (zh) Nmos晶体管的形成方法
CN102938375B (zh) 一种场效应晶体管及形成方法
CN103928329B (zh) Mos晶体管及其形成方法
CN101930922B (zh) Mos晶体管的制作方法
CN100590817C (zh) Pmos晶体管及其形成方法
CN101593772B (zh) Mos晶体管及其形成方法
CN101740389A (zh) Mos晶体管及其形成方法
CN102737965A (zh) 一种Halo结构的形成方法
CN102800593B (zh) 晶体管形成方法
CN102446762B (zh) Mos晶体管及其制作方法
CN101996885A (zh) Mos晶体管及其制作方法
CN106158657A (zh) Mos晶体管的形成方法
CN102446764B (zh) Mos晶体管及其制作方法
CN101930924B (zh) Mos晶体管的制作方法
CN101752253B (zh) Mos晶体管的制造方法
CN101459081A (zh) Mos晶体管的形成方法
CN101840861A (zh) 半导体器件的制造方法
TW200405478A (en) Method for fabricating semiconductor device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SEMICONDUCTOR MANUFACTURING (BEIJING) INTERNATIONA

Effective date: 20121030

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20121030

Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Applicant after: Semiconductor Manufacturing International (Shanghai) Corporation

Applicant after: Semiconductor Manufacturing International (Beijing) Corporation

Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Applicant before: Semiconductor Manufacturing International (Shanghai) Corporation

C14 Grant of patent or utility model
GR01 Patent grant