CN101572230A - 提高栅极侧壁氧化层厚度一致性的方法及栅极的制造方法 - Google Patents
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Abstract
一种提高栅极侧壁氧化层厚度一致性的方法，提供半导体衬底，在所述半导体衬底上具有包含多晶硅层的栅极，在所述多晶硅层中掺有杂质离子；对所述栅极执行原位水蒸气产生氧化工艺，在所述栅极侧壁形成氧化层；其中，所述的原位水蒸气产生氧化工艺中的温度为800至1500℃。本发明还提供一种栅极的制造方法。本发明能够提高栅极侧壁的氧化层的厚度一致性，且工艺较为简单。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种栅极的制造方法及半导体器件的制造方法。
背景技术
金属氧化硅半导体器件包含栅极、源极和漏极。其中，所述的栅极多采用多晶硅材料。现有的一种形成多晶硅栅极的步骤如下：
在半导体衬底上形成栅极介质层，在该栅极介质层上沉积多晶硅层；
在所述多晶硅层上旋涂光刻胶层，并图形化该光刻胶层，形成栅极图案；
刻蚀去除未被所述栅极图案覆盖的多晶硅层，将所述的光刻胶图案转移到所述多晶硅层中，形成栅极；
由于在刻蚀中采用各向异性的干法刻蚀，干法刻蚀的等离子体会破坏多晶硅层的晶格结构，造成栅极侧壁具有晶格损伤，影响形成的器件的性能。
现有的修复栅极侧壁刻蚀损伤的方法一般为高温氧化工艺，通过高温，使晶格重整。
其中，所述的高温氧化工艺包括高温炉管氧化或快速热退火氧化工艺。然而，在现有的工艺中，为提高器件的性能，在制造多晶硅栅极时，常常会对多晶硅进行掺杂，例如，对于用于NMOS的多晶硅栅极，常常会进行N型杂质掺杂。而掺入的杂质在多晶硅层中的分布是不均匀的，在多晶硅层上半部分的浓度要比下半部分的浓度大，造成形成的栅极侧壁表面杂质分布不同，在执行高温氧化工艺时，会造成形成的氧化硅层的厚度不再均匀，而是上部较厚，下部较薄，从而影响形成的器件的性能。
在专利号为US 6794313B1的美国专利的美国专利中，公开了一种提高栅极侧壁轮廓的方法，在其公开的方法中，采用刻蚀和氧化相结合的方法，在刻蚀形成栅极的过程中，边刻蚀边氧化。图1至图4为所述美国专利公开的方法各步骤相应结构的剖面示意图。
请参考图1，在半导体衬底10上依次形成栅极介质层12、多晶硅层14和硬掩膜层16；
接着，如图2所示，通过光刻刻蚀在所述硬掩膜层16上形成栅极图案，以所述硬掩膜层16作为刻蚀阻挡层，刻蚀掉部分所述多晶硅层14；
请参考图3，用氧气等离子体20对多晶硅层14表面进行氧化处理，形成氧化层22；
请参考图4，以所述硬掩膜层16为刻蚀阻挡层，继续刻蚀所述多晶硅层14，并执行所述氧气等离子体处理工艺。
随着所述刻蚀和氧气等离子体处理工艺的进行，所述氧化层22沿着所述暴露出的多晶硅层14的侧壁向下生长，直至与所述栅氧化层12接触。该方法在刻蚀所述多晶硅层14形成栅极的过程中，通过氧气等离子体处理工艺，对多晶硅栅极的侧壁进行氧化处理，生成氧化层22。
所述的美国专利的方法虽然在一定程度上能够提高形成的栅极侧壁的氧化层的厚度均匀性，然而该方法需要多步刻蚀和等离子体氧化处理工艺，使得刻蚀工艺减缓，工艺复杂化；而且，刻蚀过程中的氧化工艺可能造成栅极的线宽发生变化。
发明内容
本发明提供一种栅极的制造方法及半导体器件的制造方法，本发明能够提高栅极侧壁的氧化层的厚度一致性(Thickness Uniformity)，且工艺较为简单。
本发明提供的一种提高栅极侧壁氧化层厚度一致性的方法，包括：
提供半导体衬底，在所述半导体衬底上具有包含多晶硅层的栅极，在所述多晶硅层中掺有杂质离子；对所述栅极执行原位水蒸气产生氧化工艺，在所述栅极侧壁形成氧化层；其中，所述的原位水蒸气产生氧化工艺中的温度为800至1500℃。
可选的，所述原位水蒸气产生氧化工艺中的温度为850、870或890℃。
可选的，所述原位水蒸气产生氧化工艺中环境的压力为7至20Torr。
可选的，所述原位水蒸气产生氧化工艺中环境的压力为17Torr。
可选的，在执行所述原位水蒸气产生氧化工艺之前，对所述栅极执行退火工艺。
可选的，所述退火在N2或惰性气体环境中进行。
可选的，所述退火为高温炉管退火或快速热退火。
可选的，所述原位水蒸汽产生氧化工艺中用氮气或惰性气体作为稀释气体。
可选的，所述的氧化层的厚度小于或等于30A。
本发明还提供一种栅极的制造方法，包括：
提供半导体衬底；
在所述半导体衬底上形成包含掺杂多晶硅层的栅层；
图形化所述栅层，形成栅极；
对所述栅极执行原位水蒸气产生氧化工艺，在所述栅极侧壁形成氧化硅层；
其中，所述的原位水蒸气产生氧化工艺中的温度为800至1500℃。
可选的，所述原位水蒸气产生氧化工艺中的温度为850、870或890℃。
可选的，所述原位水蒸气产生氧化工艺中环境的压力为7至20Torr。
可选的，所述原位水蒸气产生氧化工艺中环境的压力为17Torr。
与现有技术相比，上述技术方案的其中一个具有以下优点：
通过原位水蒸气产生氧化工艺修复栅极侧壁的刻蚀损伤，并设定该原位水蒸汽产生氧化工艺(In-Situ Stream Generation，ISSG)的温度为800至1500℃，生成的氧化层较薄，且由于原位水蒸汽产生氧化反应速度较快，生成的氧化层沿栅极侧壁的厚度均匀性提高，从而可提高形成器件的电性；
上述技术方案的另外一个具有以下优点：
通过退火工艺和原位水蒸气产生氧化工艺结合，在修复栅极侧壁的刻蚀损伤时，先通过退火工艺减小杂质离子对形成氧化层时的影响，再通过原位水蒸气产生氧化工艺，并设定该原位水蒸汽产生氧化工艺的温度为800至1500℃，生成的氧化层较薄，且由于SSG反应速度较快，更进一步提高氧化层沿栅极侧壁的厚度均匀性，提高形成器件的电性。
附图说明
图1至图4为现有的一种提高栅极侧壁轮廓方法的各步骤相应结构的剖面示意图；
图5单一多晶硅层作为栅极的剖面示意图；
图6为通过本发明的实施例的方法在图5所示的栅极侧壁形成氧化层后的剖面示意图；
图7为多晶硅层与金属硅化物层堆叠结构作为栅极的剖面示意图；
图8为多晶硅层-介质层-多晶硅层堆叠结构作为栅极的剖面示意图；
图9为本发明的其中一个实施例生成的栅极及氧化层剖面的电子扫描电子显微镜的照片；
图10为本发明的栅极的制造方法的实施例的流程图。
具体实施方式
下面结合附图对本发明的具体实施方式做详细的说明。
在包含掺杂多晶硅层的栅极的制造工艺中，等离子体刻蚀会引起多晶硅层侧壁的晶格被破坏，需要通过氧化工艺进行修复，同时在栅极侧壁形成氧化层(氧化硅层)。然而，由于多晶硅层中掺有杂质离子，且杂质离子的分布不均匀，会造成形成的氧化层沿栅极侧壁的厚度不均匀，从而影响形成的栅极的电性。
本发明提出一种提高栅极侧壁氧化层厚度一致性的方法，即通过原位水蒸气产生氧化工艺在栅极侧壁形成氧化层，且在执行所述氧化工艺时，温度为800至1500℃。
下面结合具体实施例对本发明的提高栅极侧壁氧化层厚度一致性的方法进行详细描述。
实施例一
请参考图5，首先，提高半导体衬底100，在所述半导体衬底100上具有栅极介质层102和多晶硅层104作为栅极，所述多晶硅层104位于所述栅极介质层102上。
其中，所述栅极也可以是多晶硅层与其它结构的堆叠结构，如图7所示的栅极为多晶硅层104和金属硅化物层105的堆叠结构，所述金属硅化物层105位于所述多晶硅层104上，用于减小形成的栅极的电阻率，提高器件的性能；
又如图8所示的栅极为第一多晶硅层104、介质层105和第二多晶硅层107的堆叠结构，所述介质层105位于第一多晶硅层104和第二多晶硅层107之间；所述的介质层105可以是氧化硅-氮化硅-氧化硅(ONO)的堆叠结构，图8所示的栅极一般应用于闪存器件中。
为表述方便，下面仅以图5所示的单一多晶硅层104作为栅极为例进行说明。
请继续参考图5，所述半导体衬底100可以是单晶硅、多晶硅、非晶硅中的一种，其也可以具有绝缘层上硅(Silicon On Insulator，SOI)结构，还可以具有硅上外延层结构。在所述半导体100中可以掺入N型杂质或P型杂质，用于形成N阱或P阱(图未示)。在所述半导体衬底100中还可以具有浅沟槽隔离结构(图未示)。
所述栅极介质层102为氧化硅、氮氧化硅中的一种或组合，其厚度可以为5A至50nm。氧化硅可以通过高温炉管氧化或快速热氧化等本领域技术人员所习知的工艺而形成，对氧化硅执行氮化工艺可形成氮氧化硅，其中所述的氮化工艺可以是高温炉管氮化、快速热退火氮化或等离子体氮化等，这里不再赘述。
所述多晶硅层104中掺有杂质离子，用于减小该栅极的电阻率，提高形成的器件的性能。例如，在用作N型金属氧化物半导体晶体管栅极的多晶硅中可掺入磷或砷，在用作P型金属氧化物半导体晶体管栅极的多晶硅中可掺入硼或硼的化合物。
其中，对所述多晶硅层104掺杂的工艺为离子注入工艺，通过离子注入工艺而形成的掺杂的多晶硅层104中的杂质离子的浓度分布不均匀，在多晶硅层104的上半部分，离子浓度较大，而在下半部分(接近所述半导体衬底100的部分)，离子浓度较小。
请参考图6，对所述多晶硅层104执行原位水蒸气产生氧化工艺，在所述多晶硅层104侧壁形成氧化层106；其中，所述的原位水蒸气产生氧化工艺中的温度为800至1500℃。
生成所述氧化层36的工艺过程如下：
将所述具有多晶硅层104的半导体衬底100置于工艺腔中，并对所述半导体衬底100加热升温；
将氧气和氢气按设定的流量比通入反应腔室中，所述的氧气和氢气在半导体衬底100的高温表面发生反应，生成H2O、OH基以及具有很强活性的氧原子，所述氧原子快速与多晶硅层104侧壁的硅发生反应，与所述多晶硅层表面的硅的悬挂键以及硅原子结合生成氧化硅；由于反应的温度较低(小于1000℃)，生成的氧化层较薄；且由于原位水蒸气产生氧化工艺反应速度较快，掺杂引起的多晶层104侧壁上半部分与下半部分离子浓度不同对氧化层的生成影响减小，使得生成的氧化层沿栅极侧壁的厚度均匀性提高。
此外，原位水蒸气产生氧化工艺也对所述多晶硅层104中的晶格结构进行重整，将被刻蚀破坏的晶格结构恢复。
其中，原位水蒸气产生氧化工艺中环境的压力可以是7至20Torr，氧气和氢气的流量比为19.9∶0.1，工艺的时间可以是1至60秒，形成的氧化硅层的厚度小于30A。
在其中的一个具体实施例中，所述原位水蒸气产生氧化工艺中环境的压力为17Torr，温度为850℃，氧气和氢气的流量比为19.9∶0.1，反应时间为14.1时，生成的氧化层的厚度的平均值(mean)为14.55A时，其均方差为0.35，厚度最大和最小差值(range)仅为0.2A，厚度均匀性具有较大的提高。图9为电子扫描显微镜拍摄的所述的条件下形成的栅极及氧化层的剖面照片，测量其中的氧化层的厚度的最大值与最小值，并由此计算出的差值小于1A，可以看出，氧化层(由外向内依次为栅极侧壁层spacer、氧化层、多晶硅栅极)的厚度一致性相对于现有的方法获得的氧化层的厚度一致性(差值大于1.5A)，具有较大的提高。
在其它的实施例中，所述原位水蒸气产生氧化工艺中温度还可以为870℃或890℃，这里不再赘述。
在另外的实施例中，在所述的原位水蒸气产生氧化工艺中可以引入氮气或其它惰性气体作为稀释气体。也可以引入含Cl的气体作为辅助气体，以增大反应速率。
所述的实施例的方法中，通过原位水蒸气产生氧化工艺修复栅极侧壁的刻蚀损伤，并设定该原位水蒸汽产生氧化工艺的温度为800至1500℃，生成的氧化层较薄；且原位水蒸气产生氧化工艺反应速度较快，生成的氧化层沿栅极侧壁的厚度均匀性提高，从而可提高形成器件的电性。
实施例二
实施例二仍以图5和图6参考进行说明。
本实施例中，在执行原位水蒸气产生氧化之前，可以先对包含掺杂多晶层的栅极进行退火工艺，使得所述的多晶硅层中的杂质离子进行再分布，从而提高多晶硅层中杂质离子的分布的均匀性，减小该离子分布不均匀对形成的栅极侧壁氧化层的厚度的影响，然后再执行原位水蒸气氧化工艺，更进一步提高栅极侧壁氧化层的厚度均匀性。
下面进行详细说明。
请参考图5，首先，提高半导体衬底100，在所述半导体衬底100上具有栅极介质层102和多晶硅层104作为栅极，所述多晶硅层104位于所述栅极介质层层102上。
其中，所述栅极也可以是多晶硅层与其它结构的堆叠结构，如图7所示的栅极为多晶硅层104和金属硅化物层105的堆叠结构，所述金属硅化物层105位于所述多晶硅层104上，用于减小形成的栅极的电阻率，提高器件的性能；
又如图8所示的栅极为第一多晶硅层104、介质层105和第二多晶硅层107的堆叠结构，所述介质层105位于第一多晶硅层104和第二多晶硅层107之间；所述的介质层102可以是氧化硅-氮化硅-氧化硅的堆叠结构，图8所示的栅极一般应用于闪存器件中。
为方便表述，下面仅以图5所示的单一多晶硅层104作为栅极为例进行说明。
请继续参考图5，所述半导体衬底100可以是单晶硅、多晶硅、非晶硅中的一种，其也可以具有绝缘层上硅(Silicon On Insulator，SOI)结构，还可以具有硅上外延层结构。在所述半导体100中可以掺入N型杂质或P型杂质，用于形成N阱或P阱(图未示)。在所述半导体衬底100中还可以具有浅沟槽隔离结构(图未示)。
所述栅极介质层102为氧化硅、氮氧化硅中的一种或组合，其厚度可以为5A至50nm。氧化硅可以通过高温炉管氧化或快速热氧化等本领域技术人员所习知的工艺而形成，对氧化硅执行氮化工艺可形成氮氧化硅，其中所述的氮化工艺可以是高温炉管氮化、快速热退火氮化或等离子体氮化等，这里不再赘述。
所述多晶硅层104中掺有杂质离子，用于减小该栅极的电阻率，提高形成的器件的性能。例如，在用作N型金属氧化物半导体晶体管栅极的多晶硅中可掺入磷或砷，在用作P型金属氧化物半导体晶体管栅极的多晶硅中可掺入硼或硼的化合物。
其中，对所述多晶硅层104掺杂的工艺为离子注入工艺，通过离子注入工艺而形成的掺杂的多晶硅层104中的杂质离子的浓度分布不均匀，在多晶硅层104的上半部分，离子浓度较大，而在下半部分(接近所述半导体衬底100的部分)，离子浓度较小。
对包含有所述多晶硅层104的半导体衬底执行退火工艺，通过退火工艺使得多晶硅层104中的杂质离子进行再分布，提高多晶硅层104中杂质离子的分布的均匀性，减小该离子分布不均匀对后续形成的栅极侧壁氧化层的厚度的影响；其中，所述退火在N2或惰性气体环境中进行。以避免所述多晶硅层104表面被氧化；所述退火为高温炉管退火或快速热退火。
执行完所述的退火工艺之后，请参考图6，对所述多晶硅层104执行原位水蒸气产生氧化工艺，在所述多晶硅层104侧壁形成氧化层106；其中，所述的原位水蒸气产生氧化工艺中的温度为800至1500℃。
生成所述氧化层36的工艺过程如下：
将所述具有多晶硅层104的半导体衬底100传送入工艺腔，并对所述半导体衬底100加热升温；
将氧气和氢气按设定的流量比通入反应腔室中，所述的氧气和氢气在半导体衬底100的高温表面发生反应，生成H2O、OH基以及具有很强活性的氧原子，所述氧原子快速与多晶硅层104侧壁的硅发生反应，与所述多晶硅层表面的硅的悬挂键以及硅原子结合生成氧化硅；由于反应的温度较低，生成的氧化层较薄；且由于原位水蒸气产生氧化工艺反应速度较快，掺杂引起的多晶层104侧壁上半部分与下半部分离子浓度不同对氧化层的生成影响减小，因而，生成的氧化层沿栅极侧壁的厚度均匀性提高。此外，由于在执行原位水蒸气产生氧化工艺之前，已经执行已执行退火工艺，多晶硅层104中的杂质离子分布的均匀性有所提高，使得也有助于提高所述氧化层106的厚度均匀性。
此外，原位水蒸气产生氧化工艺也对所述多晶硅层104中的晶格结构进行重整，将被刻蚀破坏的晶格结构恢复。
其中，所述原位水蒸气产生氧化工艺中环境的压力为7至20Torr，氧气和氢气的流量比为19.9∶0.1，工艺的时间为1至60秒，形成的氧化硅层的厚度小于30A。
在另外的实施例中，在所述的原位水蒸气产生氧化工艺中可以引入氮气或其它惰性气体作为稀释气体。也可以引入含Cl的气体作为辅助气体，增大反应速率。
所述的实施例的方法中，通过退火工艺和原位水蒸气产生氧化工艺结合，在修复栅极侧壁的刻蚀损伤时，首先通过退火工艺减小杂质离子对形成氧化层时的影响，在通过原位水蒸气产生氧化工艺，并设定该原位水蒸汽产生氧化工艺的温度为800至1500℃，生成的氧化层较薄；且由于原位水蒸气产生氧化工艺反应速度较快，更进一步提高氧化层沿栅极侧壁的厚度均匀性，提高形成器件的电性。
本发明还提供一种栅极的制造方法，图10为本发明的栅极的制造方法的实施例的流程图。
请参考图10，步骤S100，提供半导体衬底。
步骤S110，在所述半导体衬底上形成包含掺杂多晶硅层的栅层；所述杂质离子为N型或P型。
步骤S120，图形化所述栅层，形成栅极。
步骤S130，对所述栅极执行原位水蒸气产生氧化工艺，在所述栅极侧壁形成氧化硅层。
其中，所述原位水蒸气氧化工艺中氧气和氢气的流量比可以为19.9∶0.1，环境的压力可以为7至20Torr。所述的原位水蒸气氧化工艺中的温度可以为800至1500℃。
具体的，所述原位水蒸气氧化工艺中的温度可以为850℃或870℃或890℃，环境的压力为17Torr。
在其它的实施例中，在执行所述原位水蒸气氧化工艺之前，对所述栅极执行退火工艺。所述退火在N2或惰性气体环境中进行。
通过原位水蒸气产生氧化工艺修复栅极侧壁的刻蚀损伤，并设定该原位水蒸汽产生氧化工艺的温度为800至1500℃，生成的氧化层较薄；且由于原位水蒸气产生氧化工艺反应速度较快，生成的氧化层沿栅极侧壁的厚度均匀性提高，从而可提高形成器件的电性。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (13)
1、一种提高栅极侧壁氧化层厚度一致性的方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底上具有包含多晶硅层的栅极，在所述多晶硅层中掺有杂质离子；
对所述栅极执行原位水蒸气产生氧化工艺，在所述栅极侧壁形成氧化层；
其中，所述的原位水蒸气产生氧化工艺中的温度为800至1500℃。
2、如权利要求1所述的提高栅极侧壁氧化层厚度一致性的方法，其特征在于：所述原位水蒸气产生氧化工艺中的温度为850、870或890℃。
3、如权利要求1所述的提高栅极侧壁氧化层厚度一致性的方法，其特征在于：所述原位水蒸气产生氧化工艺中环境的压力为7至20Torr。
4、如权利要求3所述的提高栅极侧壁氧化层厚度一致性的方法，其特征在于：所述原位水蒸气产生氧化工艺中环境的压力为17Torr。
5、如权利要求1所述的提高栅极侧壁氧化层厚度一致性的方法，其特征在于：在执行所述原位水蒸气产生氧化工艺之前，对所述栅极执行退火工艺。
6、如权利要求5所述的提高栅极侧壁氧化硅层厚度一致性的方法，其特征在于：所述退火在N2或惰性气体环境中进行。
7、如权利要求5或6所述的提高栅极侧壁氧化层厚度一致性的方法，其特征在于：所述退火为高温炉管退火或快速热退火。
8、如权利要求1所述的提高栅极侧壁氧化层厚度一致性的方法，其特征在于：所述原位水蒸汽产生氧化工艺中用氮气或惰性气体作为稀释气体。
9、如权利要求1所述的提高栅极侧壁氧化层厚度一致性的方法，其特征在于：所述的氧化层的厚度小于或等于30A。
10、一种栅极的制造方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成包含掺杂多晶硅层的栅层；
图形化所述栅层，形成栅极；
对所述栅极执行原位水蒸气产生氧化工艺，在所述栅极侧壁形成氧化硅层；
其中，所述的原位水蒸气产生氧化工艺中的温度为800至1500℃。
11、如权利要求10所述的栅极的制造方法，其特征在于：所述原位水蒸气产生氧化工艺中的温度为850、870或890℃。
12、如权利要求10所述的栅极的制造方法，其特征在于：所述原位水蒸气产生氧化工艺中环境的压力为7至20Torr。
13、如权利要求12所述的栅极的制造方法，其特征在于：所述原位水蒸气产生氧化工艺中环境的压力为17Torr。
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102184887A (zh) * | 2011-05-06 | 2011-09-14 | 上海宏力半导体制造有限公司 | 用于闪速存储器浅沟槽隔离结构的形成方法 |
| CN102446759A (zh) * | 2011-09-08 | 2012-05-09 | 上海华力微电子有限公司 | 一种改进逻辑工艺中硅损失的多晶硅退火方法 |
| CN102446762A (zh) * | 2010-10-13 | 2012-05-09 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管及其制作方法 |
| CN102468173A (zh) * | 2010-11-17 | 2012-05-23 | 中芯国际集成电路制造(北京)有限公司 | 晶体管的制作方法 |
| CN104425272A (zh) * | 2013-08-28 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | 偏移侧墙及晶体管的形成方法 |
| CN104465440A (zh) * | 2014-11-26 | 2015-03-25 | 上海华力微电子有限公司 | 一种监测原位水汽生长栅氧化膜的生长缺陷的方法 |
| CN104810278A (zh) * | 2014-01-29 | 2015-07-29 | 北大方正集团有限公司 | 牺牲氧化层的形成方法 |
| CN109273348A (zh) * | 2018-08-15 | 2019-01-25 | 上海华力集成电路制造有限公司 | 侧墙工艺自动控制流程 |
| WO2021179925A1 (zh) * | 2020-03-10 | 2021-09-16 | 长鑫存储技术有限公司 | 厚度分布均匀的膜层形成方法及半导体结构 |
| WO2021197025A1 (zh) * | 2020-03-30 | 2021-10-07 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| WO2023045057A1 (zh) * | 2021-09-27 | 2023-03-30 | 长鑫存储技术有限公司 | 半导体结构及其制造方法 |
-
2008
- 2008-04-30 CN CNA200810105623XA patent/CN101572230A/zh active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102446762A (zh) * | 2010-10-13 | 2012-05-09 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管及其制作方法 |
| CN102446762B (zh) * | 2010-10-13 | 2014-02-05 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管及其制作方法 |
| CN102468173A (zh) * | 2010-11-17 | 2012-05-23 | 中芯国际集成电路制造(北京)有限公司 | 晶体管的制作方法 |
| CN102184887B (zh) * | 2011-05-06 | 2015-11-25 | 上海华虹宏力半导体制造有限公司 | 用于闪速存储器浅沟槽隔离结构的形成方法 |
| CN102184887A (zh) * | 2011-05-06 | 2011-09-14 | 上海宏力半导体制造有限公司 | 用于闪速存储器浅沟槽隔离结构的形成方法 |
| CN102446759A (zh) * | 2011-09-08 | 2012-05-09 | 上海华力微电子有限公司 | 一种改进逻辑工艺中硅损失的多晶硅退火方法 |
| CN104425272A (zh) * | 2013-08-28 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | 偏移侧墙及晶体管的形成方法 |
| CN104810278A (zh) * | 2014-01-29 | 2015-07-29 | 北大方正集团有限公司 | 牺牲氧化层的形成方法 |
| CN104465440A (zh) * | 2014-11-26 | 2015-03-25 | 上海华力微电子有限公司 | 一种监测原位水汽生长栅氧化膜的生长缺陷的方法 |
| CN109273348A (zh) * | 2018-08-15 | 2019-01-25 | 上海华力集成电路制造有限公司 | 侧墙工艺自动控制流程 |
| WO2021179925A1 (zh) * | 2020-03-10 | 2021-09-16 | 长鑫存储技术有限公司 | 厚度分布均匀的膜层形成方法及半导体结构 |
| WO2021197025A1 (zh) * | 2020-03-30 | 2021-10-07 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| WO2023045057A1 (zh) * | 2021-09-27 | 2023-03-30 | 长鑫存储技术有限公司 | 半导体结构及其制造方法 |
| EP4177955A4 (en) * | 2021-09-27 | 2024-01-17 | Changxin Memory Tech Inc | SEMICONDUCTOR STRUCTURE AND ITS MANUFACTURING METHOD |
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