CN102298964A - 存储器结构单元的操作方法、数据读取方法及集成电路 - Google Patents

存储器结构单元的操作方法、数据读取方法及集成电路 Download PDF

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Abstract

本发明公开了一种相变化存储器结构单元的操作方法、数据读取方法及集成电路。该集成电路相变化存储器可以通过引入第一电阻态于一些结构单元及存储器中，及第二电阻态于一些其它的结构单元及存储器中，来被预编码，以代表一数据组。在编码数据组之后，此集成电路相变化存储器被安装在衬底上，然后通过感测第一及第二电阻态，数据组可被读取，并将第一电阻态的结构单元转变成第三电阻态，将第二电阻态转变成第四电阻态。在焊接或其它热循环程序之后，第一及第二电阻态仍保持在感测限度内。使用适用于电路任务功能的高速率及低功率，第三及第四电阻态具有导致过渡态的能力。

Description

存储器结构单元的操作方法、数据读取方法及集成电路
技术领域
本发明提出一种相变化存储器装置，特别是一种具有两个以上电阻态的相变化存储器结构单元的操作方法、数据读取方法及集成电路。
背景技术
相变化的存储器材料，例如以硫属为基础的材料及其类似的材料，可通过使用适用于集成电路电平的电流，而在无定形相及结晶相之间导致相变化。一般无定形相的特征被界定为较一般结晶相具有较高的电阻，结晶相可被快速的感测来读出数据。这些性质引起大家对使用可编程的电阻材料来形成非易失性的存储器电路的兴趣，此非易失性的存储器电路能被任意存取地读取或写入。
在此提到的从无定形相到结晶相的变化一般为较低电流的操作。一般而言，设定操作的电流脉冲的强度不足以熔化在结构单元中的活动区域，但加热此活动区域至过渡温度，在此温度下，无定形相变化材料倾向于改变到结晶固态相。在此提到的从结晶相到无定形相的变化一般为较高电流的操作，其包括较短且较高的电流密度脉冲，以熔化或破坏结晶结构。一般复位脉冲具有较短的持续时间及较快的下降时间，使得相变化材料快速冷却，骤冷(quench)相变化的程序，而让至少一部分相变化材料稳定在无定形固态相。通过减少在结构单元中的相变化材料单元的大小，及/或电极与相变化材料间的接触面积，复位所需电流量可被减少，以达到以较小的绝对电流值穿越相变化材料单元，而获致较高的电流密度。
相变化存储器应用上的一个限制起因于热引起相过渡(phasetransitions)的事实。因此，芯片所处环境中的热可能导致数据和可靠度的丧失。
而且，芯片不能曝露于热的环境中使用的限制产生另外技术应用上的限制。特别是芯片可能在牵涉到热循环的表面黏着操作(surface mountoperation)或其它安装程序中，被安装及电连接到衬底上的电路，例如组装衬底或印刷电路板。举例来说，表面黏着操作基本上包括焊料再流动程序，须要将组装件(包括芯片)加热到焊料合金的熔点(或共溶点)左右。其它的安装程序也牵涉到热循环，而使得芯片会处于高温中。这些将导致在结构单元中材料电阻的改变，而使得结构单元不再能在程序中被读取。
基于这些理由，现有技术的相变化存储器芯片还无法保留安装程序之前所储存的数据。所以，电路板制造商必须在电路板组装之后或在包含电路板的系统组装之后，再储存任何所需的数据于芯片上。这使得在许多应用上，相变化存储器装置比起其它种类的非易失性存储器较不受青睐。
提供能在极端操作环境中使用的相变化存储器芯片备受期待。通过使用能在电路板组装程序的热循环中保留数据的一种工艺，提供能在安装到电路板之前进行编码的相变化存储器芯片受到高度期待。
发明内容
本发明的目的在于，提供一种相变化存储器装置，其能在经历例如牵涉焊接及高温环境的安装程序的热事件后，仍能保留数据。
一种集成电路包括单一位阵列相变化存储器结构单元，其包含储存于其中的数据组。此数据组以阵列中一些具有第一电阻态的存储器结构单元及其它一些具有第二电阻态的存储器结构单元来呈现。第一电阻态对应到具有第一温度固化形态的结晶相活动区域，而第二电阻态具有由第二形态的结晶相活动区域所提供的最小电阻。在此所用的术语—“形态”关联到存储器材料的结构及化学计量数，其中存储器材料能根据施加到存储器结构单元活动区域的能量，而作区域性的变化。因此，第一温度固化形态与第二形态的差异在于下列其中的一种或多种：颗粒大小、相变化材料的化学计量数、添加物的浓度、添加物的分离，或其它贡献到活动区域电阻变化的性质。第一温度固化形态的特征为：被相较于第二形态更高的能量电流脉冲所引发；为结晶相；且在能导致结构单元中相变化材料从无定形相到结晶相的相过渡的热张力下，能相较于第二形态保持较低的电阻。再者，温度固化形态能具有一种结构，其电阻不会下降，且反应热事件时也不会增加电阻超过一个预定量。第二形态的特征为：被更低的能量所引发；为结晶相；且在能导致结构单元中相变化材料从无定形相到结晶相的相过渡的热张力下，能相较于第一形态保持较高的电阻。
第一形态可使用具有相对长的持续时间与较慢的下降时间的设定脉冲所引发，此设定脉冲具有相当强度与持续时间来传递足够导致形态变化的能量。第二形态可使用典型的设定脉冲，其下降时间足够结晶相的形成，且其能量不足以导致较低的第一电阻态。
操作相变化存储器的方法描述为在存储器的一些结构单元中引发较低的电阻态，而在存储器的一些其它的结构单元中引发较高的电阻态，其中较低的电阻态对应于第一形态，较高的电阻态对应于第二形态。
制造包括具有预编码的集成电路相变化存储器的电路的方法描述为通过在存储器的一些结构单元中引发较低的电阻态，而在存储器的一些其它的结构单元中引发较高的电阻态，来在集成电路相变化存储器中编码数据组。该工艺牵涉到在编码该数据组之后，安装该集成电路相变化存储器到衬底上。在安装之后，该工艺牵涉到通过感测第一及第二电阻态以读取数据组，其中第一及第二电阻态对应到在安装集成电路的热事件之后的较低及较高电阻态。
在本发明一特定实施例中，以下程序可被执行：将第一电阻态的结构单元转变成第三电阻态，将第二电阻态的结构单元转变成第四电阻态。甚至在牵涉到焊料焊接或其它热循环的安装工艺之后，第一及第二电阻态仍保持感测裕度(sensing margin)。第三及第四电阻态的特征为：使用较高速度及较低功率时，有能力导致过渡(transition)的产生；适用于执行包括集成电路相变化存储器的电路的任务功能。为了支持此程序，集成电路被描述成包括相变化存储器结构单元的阵列，其具有可在第一及第二模式中作业的感测电路。第一模式用来感测阵列中的数据值，以响应用于预编码的第一及第二电阻态。第二模式用于感测阵列中的数据值，以响应使用于装置的运算的第三及第四电阻态。控制电路及偏压电路被耦合至该阵列，并被安排来对从预编码的电阻态转变到运算模式的电阻态，执行过渡程序。此程序包括使用第一模式的感测电路，通过感测第一及第二电阻态来读取数据组；将第一电阻态的结构单元转变成第三电阻态，及将第二电阻态的结构单元转变成第四电阻态；以及使得之后使用第二模式的感测电路，数据组可被读取。再者，在控制电路及偏压电路的控制下，执行的程序包括写入程序，其通过在寻址的结构单元中引发第三及第四电阻态，以于阵列中写入数据；以及读取程序，其使用第二模式的感测电路来读取阵列中的数据。在过渡程序之前，集成电路可包括预编码的数据组，此数据组以阵列中一些具有第一电阻态的存储器结构单元，以及阵列中其它一些具有第二电阻态的存储器结构单元来呈现。
用于集成电路相变化存储器所形成的相变化材料具有基本的化学计量数。用来在存储器结构单元中引发较低的电阻态的程序在此描述为：包括施加电流脉冲，以导致结构单元活动区域的化学计量数的改变，成为具有相较于基本材料的结晶相电阻更低的结晶相电阻的组合。用来引发较低电阻态的脉冲之强度可低于使活动区域熔化的门限值，其持续时间长到足以使活动区域的化学计量数进行变化。举例来说，当基本相变化材料包括介电质掺杂的GexSbyTez，例如Ge2Sb2Te5，通过施加电流脉冲来引发较低的电阻态，以导致结构单元活动区域的化学计量数的改变，成为具有增加锑(Sb)浓度的组合。可以发现：较低的电阻态比具有接近于基本化学计量数的化学计量数的结构单元更低的电阻，例如遇到尚未经历引发变化的程序的结构单元。术语「化学计量数」在此用来关联到在体积可感测的相变化材料中的两个或更多个物质间的原子浓度的定量关系，其中体积的感测例如可使用能量色散X射线光谱(energy dispersive X-ray spectroscopy，简称EDX)或其它相关的技术。再者，如前述说明，较低的电阻态的颗粒大小可以较大，来贡献结构单元中较低的电阻。
使用具有能量不足以导致较低的第一电阻态的典型设定脉冲，能引发用于预编码程序中的较高电阻态。使用具有下降时间的复位脉冲，能引发用于预编码程序中的较高电阻态，其中的下降时间能避免过渡到结晶相，并藉此形成较低的第一电阻态。
通过施加脉冲来引发结构单元活动区域中的无定形相，可引发预编码成第一电阻态的结构单元被转变成较高电阻态的第三电阻态。通过施加脉冲来引发结构单元活动区域中的结晶相，可引发预编码成第二电阻态的结构单元被转变成中等电阻态的第四电阻态。
在此描述的技术能使相变化存储器集成电路应用于下述系统中，该系统为依赖非易失性存储器来储存组态数据、计算机程序及其类似物，其基本上为使用可被预编码的NOR闪存来被执行。因此，相变化存储器集成电路可以被「设计入」(designed in)系统，而无须建立修改生产线的必要规格，来确保组装后的嵌入式系统可被编程，亦无须增加费用来执行这些编程的程序。
在此描述的温度固化形态也可被用于许多集成电路应用上的一次可编程的熔合，例如对存储器阵列、芯片签章(chip signature)、芯片选择编码等的冗余编码。
在此描述的技术可使得相变化存储器集成电路用于在更极端环境中使用的系统。
在此描述的技术的更多的面向及优点将以详细的描述、附图及权利要求，于以下提出。
附图说明
为让本发明的上述特征和优点能更明显易懂，下文特举多个实施例，并配合附图，作详细说明如下，其中：
图1为半导体芯片在电路板上组装阶段的示意图。
图2A及图2B为表面黏着工艺阶段的剖面示意图。
图3为表面黏着工艺的温度时程表的示意图。
图4为相变化存储器结构单元的剖面简化示意图。
图5为如图4的相变化存储器结构单元的剖面简化示意图，其中活动区域是在低电阻态。
图6显示现有技术在初始状态、在「设定」程序之后的状态及在「复位」程序之后的状态下的存储器结构单元中的相变化材料的电阻的示意图。
图7A为本发明一实施例在「设定」、「长设定」及「复位」程序下，活动区域中的温度对时间的比较示意图。
图7B及图7C分别显示一般设定及长设定操作下所代表性的电流脉冲波形。
图7D～图7L显示长设定脉冲的可供选择的脉冲波形。
图7M为热承载相对于设定脉冲长度的电阻飘移的示意图。
图8A～图8D为根据本发明一实施例，在结构单元编程程序的各不同阶段中，存储器结构单元中相变化材料的电阻的示意图。
图9A～图9B为本发明所描述的在第一及第二模式中，感测放大器的设定与结构单元电阻的关系的示意图。
图10为使用本发明所描述的使用长设定及设定程序编码之后，探索性地显示芯片在热循环下对结构单元电阻的效果的示意图。
图11为根据本发明一实施例，适用于与存储器阵列连接的感测放大器电路的例子。
图12为显示包括具有本发明所描述的过渡及操作模式的PCM存储器阵列的集成电路的简化方块图。
图13为本发明所描述的组装前写入程序的流程图。
图14为本发明所描述的在写入程序后的组装后读取程序的过渡模式的流程图。
图15～图17为可供选择的相变化存储器结构单元配置的剖面简化示意图。
图18为本发明所描述的温度固化相变化存储器的简化方块图。
图19为试验芯片在245℃下烘烤1小时之后，在设定及复位状态下的电阻分布图。
图20为试验芯片在245℃下烘烤1小时之前及之后，在初始状态下的电阻分布图。
图21为试验芯片在245℃下烘烤1小时之前及之后，在设定状态下的电阻分布图。
图22为试验芯片在245℃下烘烤1小时之前及之后，在强设定及初始状态下的电阻分布图。
图23为试验芯片在245℃下烘烤1小时之后，在强设定及复位状态下的电阻分布图。
图24为试验芯片在10M循环耐久性测试之后，强设定结构单元的设定及复位状态下的电阻分布图，其中存储器窗口大于强度的十倍以上。
【主要元件符号说明】
11、13：箭头；
12、14、16、18：芯片；
12’、14’、16’、18’：经编码的芯片；
15：电路板；
112：连接线；
113、213：连接垫；
114、214：铸模；
115：连接指；
116：引线；
117：安装脚；
119：封装壳；
123、223：接合处；
124：电路板；
125、225：接合处；
145、265：焊料再流动；
205：接合垫；
206：衬底；
207：连接地；
212：凸块；
216：焊锡球；
219：孔洞填满物；
220：倒装芯片组装；
300：引线框架组装；
400、1500、1600、1700：相存储器结构单元；
410、1510、1610、1710：活动区域；
411、412：相变化材料；
413、1513、1613：非活动区域；
416、1516、1616、1716：存储器单元；
420：下电极；
422、1517、1617：宽度；
430：介电质；
440：上电极；
581、584、587：上升沿；
582、585、588：高度；
583、586、589：下降沿；
612、692、694、696、698：电阻数据线；
652：虚线；
700、702、703、704、705、706：方形脉冲；
701：熔化门限；
707、709、710、711、713、714、715、716、717：脉冲；
708、712、718：拖拽沿；
720、721：开关；
725、726：电阻；
730：存储器阵列；
734、736：参考电流源；
750：感测放大器；
810、811：节点；
1010、1810：集成电路；
1012、1812：阵列；
1014、1814：字线译码器和驱动器；
1016、1816：字线；
1018、1818：位线译码器；
1020、1820：位线；
1022、1822；地址；
1024、1824：区块；
1026：数据总线；
1028、828：输入线；
1030、1830：其它电路；
1032、1832：输出线；
1034、1834；控制器；
1036、1836：偏压电路；
1300、1301、1302、1303、1304、1305、1306、1307、1308、1402、1403、1404、1405、1406、1407、1408：步骤；
1520、1620、1720：第一电极；
1540、1640、1740：第二电极；
1620、1640：表面；
1813；保险丝。
具体实施方式
本发明现在将以更详细并参照到附图的方式进行描述，其中附图显示可供选择的特定的实施例与方法，并显示实施例的特征及其与其它特征及结构的关系，而非按照比例尺制作。为了增进呈现的清楚性，在附图中显示了各种实施例，对应到其它附图中元件的元件没有被特别地重新编号，虽然它们在所有附图中可立即被识别。再者，为了呈现的清楚性，某些不会影响到了解本发明的特征并未显示在附图中。在此应该可以了解到说明书所描述的并无意去限制本发明至特定所揭露的实施例及方法，而本发明可使用其它特征、元件、方法及实施例来实行。特定的实施例是用来说明本发明，而并非用来限定范围，本发明的范围由权利要求作定义。本领域普通技术人员可以由下面的说明了解到各种等同的变化。
图1显示出组装半导体芯片在电路板或其它衬底上的阶段。在这个例子中，合适的芯片的选择，例如微控制单元MCU 12、相变化存储器PCM14(其至少部分可使用来储存码或其它数据组)、随机存取存储器RAM 16，及输入/输出I/O装置18被「设计入」(designed in)包含电路板的电子产品。在一个或多个选择的芯片中的非易失性存储器能被制造者进行编程，如箭头11所指示，例如在各芯片的组装之前或之后使用程序及测试系统进行编程。在这个例子中，使用组装前编码程序对PCM 14进行编程，以产生经编码的PCM 14’。再者，在其它芯片的任何编码也可在这个阶段进行，以产生适合本领域特定用途的经编码的芯片12’、14’、16’、18’的组合。这些经编码的芯片随后如箭头13所示被安装在电路板15(例如主机板)或其它衬底上。安装芯片到衬底上的程序须要加热芯片的热循环。而在热循环中，在经编码的PCM中的存储器结构单元可能被加热到相变化存储器材料的固态相变化的过渡温度(transition temperature)之上。再者，在已知如单芯片系统(system-on-a-chip，SOC)装置的一些实施例，包含相变化存储器阵列及其它电路的单芯片可用于取代如图1中所示的四个装置。
如以下更详细的讨论，在这个例子中的经编码的PCM被配置来使用第一较低电阻态和第二较高电阻态，来储存数据组，其中在安装程序中所遇到的热循环中，较高电阻态不会过渡到较低电阻态。
选择性地，在安装程序中所遇到的热循环完成之后，经编码的PCM须经一过渡程序，优选为使用芯片上控制电路(on-chip control circuit)，来改变在第一电阻态的结构单元成为第三电阻态，并改变在第二电阻态的结构单元成为第四电阻态，以在安装后编码阶段形成经编码的PCM 14’。第三电阻态与第四电阻态之间的过渡被用来在存储器中写入数据，且可使用设定与复位脉冲而被引发，其中设定与复位脉冲可引发结构单元活动区域中的快速相变化，该结构单元适合用于电子产品任务功能的PCM芯片的运算。用于在安装前程序中引发第一电阻态的程序在此描述，其中安装前程序包括施加一个或多个「长设定」(long set)脉冲，其导致在结构单元中建立一较低的电阻态。用于在安装前程序中引发第二电阻态的程序在此描述，其中安装前程序包括施加可选择性的一个或多个设定脉冲(set pulse)或一个或多个复位脉冲(reset pulse)。虽然安装程序可能导致被编程到第二电阻态的结构单元经历一些扰乱，其反映在结构单元电阻的降低，但被扰乱的结构单元仍能良好地保持电阻在与第一电阻态相关联的低电阻范围之上。因为这个理由，储存在使用安装前程序的PCM芯片中的数据组，在安装之后仍能被读取。再者，芯片的操作模式在安装之后能被改变，所以数据能使用更有效的设定及复位程序被读取及写入。
另外一种选择，在引发第一较低电阻态的区域的操作时，使用长设定脉冲(long set pulse)，芯片可在结构单元被保持在第一及第二电阻态的模式下被配置来做运算。此可被视为热固化相变化存储器芯片，可在更极端的热环境中操作，也可在一般环境下操作，而不须要被重新恢复(refreshed)。
包含可扰乱现有技术的相变化存储器结构单元的热程序的代表性的安装程序在图2A、2B中被探讨。表面黏着操作的阶段显示在图2A、2B中。在这些图所显示的例子中，引线框架组装300及倒装芯片组装220被安装及电连接到曝露在电路板124的组装面上的接合处123、223。
在这个例子中的引线框架组装300包括半导体铸模(semiconductor die)114，其安装到引线116朝上的活动面。在铸模中的连接垫113经由连接线112被电连接到引线116上的连接指(bond finger)115上的连接处。铸模114、连接线112及连接指115被封入保护性的封装壳119内，而构成组装主体，而引线116从组装主体凸出。引线116具有狗腿形状，所以安装脚117位于组装主体之下，而当引线116的安装脚117固定在接合处123上时，在组装主体的下方平面及电路板的上方平面之间留有空隙。
在这个例子中的倒装芯片组装220包括铸模214，其安装到组装衬底206上的倒装芯片，并电连接到组装衬底206上的电路。电传导性的球或凸块212(典型为金属，例如金或焊锡)被安装在铸模214上的连接垫213。连接到衬底206上的电路的接合垫205曝露在衬底206的铸模接合平面，以提供接合处与连接球或凸块212作接合。在衬底206的反面的第二级连接地207(interconnect lands)经由衬底206上的电路被连接到接合垫205。孔洞填满物219则填满铸模214的活动面与组装衬底206的铸模安装面之间的空间，以完成组装。焊锡球216则被安装到连接地207上，以提供倒装芯片组装220到电路板上的接合处223之间的连接。
引线框架组装300及倒装芯片组装220的第二级连接可经由焊接引线框架脚117与第二级连接焊锡球216在接合处123、223上来完成。典型地，在安装引线框架组装300及倒装芯片组装220之前，可通过沉积少量焊锡或焊涂料(例如镀上去或印刷上去)于接合处(对倒装芯片的连接，焊锡或焊涂料可选择性地省略)，来准备电路板。然后，组装物的方位可调整，使得脚117与焊锡球216对应电路板上的接合处123、223排列。组装物可朝向电路板移动，使得脚117与焊锡球216停留在焊锡或焊涂料125、225上。
之后，焊锡或焊涂料(或第二级连接焊锡球)被加热使焊锡或焊涂料再流动，以完成电连接。典型地，在焊锡或焊涂料被提供之处，脚或球会被再流动的焊料所湿润，使得焊料流动于接合处123、223的表面上及流动于该脚或球下方表面，如图2B中的145及265所示。
加热使焊锡或焊涂料再流动，一般为将组装物送入再流动烤箱，依据适用于特定焊料的时间/温度时程表，来提高组装物的温度。图3显示用于传统焊锡(虚线)及无铅SnAg焊锡的再流动加热时程表的例子。无铅焊锡具有较高的熔点，再流动较缓慢。因此，无铅焊锡的组装物比起传统焊锡的组装物，必须被加热到较高的温度，并在该温度维持较长的时间。对于典型的无铅焊锡，在预热阶段，温度会提高到150～180℃，而持续约60～120秒；然后，在再流动阶段的持续时间超过30秒，在此期间温度被更快速地提升到峰值温度(约240℃)，并保持约10～20秒或更长，然后温度再下降；通过再流动阶段的温度超过220℃。对于传统焊锡，在预热阶段，温度会提高到140～170℃，而持续约60～120秒；然后，在再流动阶段的持续时间超过30秒，在此期间温度被更快速地提升到峰值温度(约225℃)，并保持约5秒或更长；通过再流动阶段的温度超过200℃。
如在上述现有技术中所述，包括硫属为基础的材料或其它材料的以相变化为基础的存储器材料可以被应用到存储器结构单元中。硫属为基础的相变化材料中的一类包含主成份为锗(Ge)、锑(Sb)及碲(Te)的各类组合。这一类的材料被视为GST材料。
相变化材料的合适成份具有基本化学计量数，其实际的化学式为Ge2Sb2Te5。其它的GST的化学计量数包括例如Ge2Sb2Te5、Ge1Sb2Te4、Ge1Sb4Te7及其混合物。更一般化，基本相变化材料可包括Ge(x)Sb(2y)Te(x+3y)，其中x及y为包括0的整数。其它除了GeSbTe为主的材料以外的可用的基本相变化材料包括GaSbTe系统，其可表示为Ga(x)Sb(x+2y)Te(3y)，而x及y为整数。可选择性地，基本相变化材料也可选自Ag(x)In(y)Sb2Te3系统，其中x及y为小数，可以小于1。
掺杂的相变化材料也可以被使用，此相变化材料的基本化学计量数具有实际化学式例如Ge2Sb2Te5，加上介电质掺杂，例如加入添加物为10～15％或更多的原子百分比的氧化硅，或其它例如氮化硅等的介电质。美国专利申请案，名称：「Dielectric Mesh Isolated Phase Change Structure for PhaseChange Memory」，即「用于相变化存储器的介电质网格分隔的相变化结构」，申请号为12/286,874，可当作参考。
再者，复合物掺杂也可被使用，例如描述在审理中的美国专利申请案，其申请号为12/729,837，名称：「Phase Change Memory Having One or MoreNon-Constant Doping」，即「具有一或更多非固定的掺杂量的相变化存储器」，申请日为2010年3月23日，可当作参考。
Ge2Sb2Te5具有熔点约175℃，而其它的化学计量数的材料有较低的熔点。在再流动操作的预加热阶段，温度可提升至接近(或可超过)这个温度，；然后，在再流动阶段，组装物可维持在这个温度之上。结果，无定形相材料可过渡到结晶相，因此将失去已经储存的任何数据。因为这个理由，在现有技术中，于安装前，PCM为主的存储器是尚未被编码的。
图4显示相存储器结构单元400的剖面示意图，其中存储器结构单元400包括由相变化材料为主体所构成的存储器单元416。存储器结构单元400包括第一电极420及第二电极440。第一电极420延伸通过介电质430，而接触到存储器单元416的底面，而第二电极440则位于存储器单元416之上。第一及第二电极420、440可包含例如TiN或TaN。另外的选择，第一及第二电极420、440的任一个可用W、WN、TiAlN或TaAlN，或进一步包含一个或多个元素，其选自掺杂的Si、Si、C、Ge、Cr、Ti、W、Mo、Al、Ta、Cu、Pt、Ir、La、Ni、N、O、Ru或其组合物。在显示的实施例中，介电质430包括SiN。此外，其它介电质也可选择性地使用。
从图4中可以看出，第一电极420的相对较窄的宽度422(在一些实施例中可以是直径)导致第一电极420与存储器单元416之间的接触面积小于第二电极440与存储器单元416的接触面积。因此，电流集中在存储器结构单元416中邻接第一电极420的部分，而产生接触或接近第一电极420的活动区域410，如图所示。存储器单元416也包括了在活动区域410之外的非活动区域413，顾名思义其在操作中是不活动的而并不进行相过渡。存储器单元416包括基本相变化材料。
存储器单元416的基本相变化材料在一个例子中包括Ge2Sb2Te5。基本材料可被定义为选自相变化材料的元素的组合，并以该材料的浓度特性被沉积。当加入添加物，基本材料中的元素彼此的相对浓度并未改变。更确切地说，在基本相变化材料被掺杂添加物的例子中，二氧化硅沿着上下电极420、440之间的电极间电流路径有添加物浓度轮廓(additiveconcentration profile)。在这个添加物浓度轮廓中，二氧化硅中的氧和硅成份可具有组合浓度约15％(Si为5％加O为10％)。如上述，其它相变化材料及其它添加物也可以使用。活动区域410由掺杂的相变化材料411所构成。掺杂的相变化材料411具有与基本材料相同的化学计量数，且具有产生自制造过程中对芯片处理的固态相；在这个例子中，该材料具有对应于初始电阻态的电阻态。
图5探索地显示图4的存储器结构单元，其中活动区域410由掺杂的相变化材料412所构成，其具有与初始态材料不同的形态，为施加「长设定脉冲」的结果。使用穿透电子显微镜(transmission electron microscopy，TEM)可观察到：在装置制造之后的初始态，包括活动区域410及非活动区域413的相变化材料的存储器单元416具有多晶形态，其具有相对小的颗粒大小，均匀地分布在下电极420之上。再者，在曝露集成电路于245℃下烘烤1小时后，在TEM影像中可观察到：初始态的多晶形态的外观并未改变。在强设定脉冲之后，如以下更详细的描述：形态发生变更，使得在下电极420之上的活动区域410包括相变化材料较大的颗粒。再者，在曝露集成电路于245℃下烘烤1小时后，在下电极420之上的较大颗粒仍然可在TEM影像中看到。在复位脉冲之后，在下电极420之上的活动区域410变成无定形相。再者，在曝露集成电路于245℃下烘烤1小时后，之前的无定形相区域产生结晶，在下电极420之上呈现相对较小的颗粒。
在以GST为主的系统中，可以观察到：活动区域进行化学计量数的偏移，其为「长设定」操作的结果，而导致增加锑的浓度。使用长设定操作以获得低电阻的解释可为：当锑级数增加，富含锑(Sb-rich)的化学计量数的GST具有相对较低的电阻。再者，在长设定脉冲之后，活动区域410能具有相对于初始态及被设定脉冲所引发的设定态的颗粒大小更大的颗粒大小。使用长设定操作以获得低电阻的解释可为：在活动区域中的大颗粒大小产生在读取时在电流路径上具有较少颗粒边界的结构；因此，当颗粒大小增加，便产生相对较低的电阻。再者，使用长设定操作以获得低电阻的解释可为：介电质掺杂或其它添加物与相变化材料，因施加长设定脉冲的能量所产生的结果，会以降低电阻的方式而彼此作用。上述这些解释的任何一个或全部可能对使用长设定脉冲所获致的形态的独特性质产生贡献。这个形态可命名为「温度固化形态」，因为在热应力下，其所具有的最大电阻不会超过一个预定的最大值。试验显示：使用这个技术，可容忍模拟的245℃下烘烤1小时的热程序，而没有数据的损失。
在其它的相变化材料中，相似的温度固化形态可以被期待。当材料的混合焓随着活动区域的热力性质作改变，导致可与结晶相形态区别的较低电阻形态的形成，该结晶相形态为存储器结构单元所采用以响应热程序，例如焊接程序或其它热程序。
图6显示位计数对电阻的对数-对数坐标图，其中配置如图5中的测试芯片的代表性电阻状态(「数据线」)被显示，其中使用的GST材料包括初始态、设定态(在「设定」程序之后的状态)，及复位态(在「复位」程序之后的状态)。初始态为包括相变化材料的铸模的制造之后的材料状态，此工艺的温度可达400℃或以上，且此工艺在任何「设定」或「复位」编程之前。在此初始态中，在芯片上的相变化材料能呈现多晶相，其具有数据线标示为「初始」的电阻。如上述的「设定」操作一般为比「复位」操作较低的电流操作，并由施加设定脉冲所引发，其中设定脉冲的长度约在10微秒或较短的范围内，而强度足够使得无定形相材料的结构单元的活动区域过渡到结晶相或多晶相。此「设定」态能具有比初始态更低的电阻，结果为标示为「设定」态的电阻数据线是更低的。如上述的「复位」操作一般为比「设定」操作较高的电流操作，并由施加复位脉冲所引发，其中复位脉冲的长度约在数十纳秒的范围内，而强度足够使得结晶相材料的结构单元的活动区域过渡到无定形相。复位脉冲快速切断的结果，相变化程序被骤冷，而至少有一部分的相变化材料稳定在无定形相。因为「复位」态比初始态或「设定」态有更多无定形相，所以标示为「复位」态的电阻数据线是较高的。
一种改良的编码方法在此描述，其包括「长设定脉冲」(long set pulse)，产生低电阻的「超级设定」(super-set)态。图7A显示脉冲形状，名义上以电流量对时间作图，施行「设定」、「长设定」及「复位」操作。「设定」操作被具有上升沿587的脉冲所引发。在此上升沿，相变化材料的温度从室温增加到结晶化过渡温度之上，其名义上电流穿过图中的Tc线，但低于熔化温度，其名义上电流穿过图中的Tm线。然后，保持脉冲在高度588，使材料保持在该温度维持一段足以建立「设定」态的时间。此脉冲有下降沿589，其下降相对缓慢，逐渐降低温度至室温，使得材料安定在结晶相。「复位」操作必须有非常陡的上升沿584到达一个强度，其能传递足够能量至活动区域，使得相变化材料的温度超过熔点Tm，其名义上电流穿过图中的Tm线；然后，维持脉冲在高度585，以使得温度维持在该温度一段非常短的时间；此脉冲有快速的下降沿586，以快速下降温度至室温，使得材料在固化于无定形相之前没有足够时间结晶。「长设定」操作被具有上升沿581的脉冲所引发。在此上升沿，相变化材料的温度从室温增加到结晶化过渡温度之上，其名义上电流穿过图中的Tc线，但低于熔化温度，其名义上电流穿过图中的Tm线；然后，保持脉冲在高度582，使材料保持在该温度维持一段足以建立「设定」态的时间；此脉冲有下降沿583，其下降相对缓慢，以逐渐下降温度至室温，使得材料安定在具较低电阻的温度固化形态和结晶相，而建立「超级设定」态。
从图7A可以观察到：长设定脉冲在比典型的设定脉冲更长的时间区间内，明显传递了更多的能量。在显示的例子中，长设定脉冲的峰值是低于达到熔化温度Tm所需的电流电平。可以期待：在实施例中，长设定脉冲所传递的能量可能足够导致活动区域的温度超过熔化温度Tm。然而，该脉冲的缓慢拖拽的下降沿583可确保在活动区域中的材料在冷却时将结晶，以呈现稳定的固态—「超级设定」态。长设定脉冲的实际脉冲波形可被改变以适合特定的实施例，且可由经验决定。
图7B及7C分别显示一般设定脉冲及长设定脉冲。在图7B中，设定脉冲显示为具有脉冲长度为3微秒，具有最大电流600微安，每阶梯为500纳秒，共下降6阶梯。图7C显示长设定脉冲具有脉冲长度为192微秒，具有最大电流1760微安，每阶梯为12微秒，共下降16阶梯。更典型的长设定脉冲实质上较短并具有较低的强度。然而，长设定脉冲实质上比电平设定脉冲有更多能量，提供活动区域中运动变化所需的能量，以形成温度固化的长设定形态。
长设定脉冲的特征为具有比用于建立较高电阻态的设定脉冲明确更多的能量含量(功率对时间的积分)。举例来说，长设定脉冲具有至少10倍于电平设定脉冲的能量含量，而能引发温度固化态。在一些例子中，长设定脉冲具有100倍于电平设定脉冲更多的能量含量，而能引发温度固化态。在一些实施例中，可以期待：长设定脉冲具有至少2倍于电平设定脉冲的能量含量，而能引发温度固化态，其取决于存储器的大小和配置，及相变化材料的组成。
图7D～7L显示用于长设定操作的各种脉冲波形，可应用来在结构单元的相变化材料主体的活动区域中导致较低电阻修改过的形态。
在图7D中，具有较长持续时间和较快上升及下降沿的单一方形脉冲700被施加，其振幅在熔化门限701之上，以对相变化材料产生在高温相所累积的持续时间足够在活动区域形成强设定形态。代表性的脉冲宽度的范围从约0.5毫秒到超过200毫秒，取决于使用的材料、存储器结构单元的配置、阵列中存储器结构单元的数量、在设定/复位循环数目中结构单元的特定寿命，及其它因素。
图7E显示：长设定操作可以一序列的方形脉冲702、703来实施，其在高温相所累积的持续时间足够在活动区域形成强设定形态。
图7F显示：长设定操作可以一序列逐步下降强度的方形脉冲704、705、706来实施，其在高温相所累积的持续时间足够在活动区域形成强设定形态。逐步下降强度可避免在结构中形成接口层及区域性的不规则。
图7G显示：长设定操作可以单一脉冲707来实施，此脉冲707具有快速上升沿和具有固定或接近固定斜率的斜坡型拖拽沿或尾部708，其在高温相所累积的持续时间足够在活动区域形成强设定形态。形成脉冲的尾部708能使原子的移动更温和，而不会突然停止(骤冷quench)。因此，可避免在活动区域形成接口层。对于具有快速拖拽沿的脉冲，该拖拽沿在比骤冷切断(quench cutoff)更短的时间间隔内的斜面为0，快速拖拽沿可被视为「骤冷」(quench)，其导致在活动区域的材料固化在无定形相。对Ge2Sb2Te5为主的相变化材料，此骤冷切断约10纳秒，但对不同的相变化材料，此时间将不同。在图7G所示的实施例中，拖拽沿斜面具有明显大于骤冷切断的时间间隔，例如大于骤冷切断时间的两倍，也可以5倍到10倍长或更长。
图7H显示：长设定操作可以一序列的脉冲709、710来实施，此脉冲709、710具有相对长而固定或接近固定斜率的斜坡型拖拽沿，其在高温相所累积的持续时间足够在活动区域形成强设定形态。对于具有峰电流值足够导致对相变化材料在第一持续时间内的活动区域的温度超过熔化门限的脉冲，其斜坡型拖拽沿的电流强度在比骤冷切断时间明显更长的时间间隔内下降。在这个例子中，可减少在相变化材料的主体内形成接口。
图7I显示：长设定操作可以单一脉冲711来实施，此脉冲711具有快速上升沿和具有改变斜率的斜坡型拖拽沿或尾部712，其中的斜率在拖拽沿的长度内从相对较高的负斜率变换成接近0的斜率，其在高温相所累积的持续时间足够在活动区域形成强设定形态。对于具有峰电流值足够导致对相变化材料在第一持续时间内的活动区域的温度超过熔化门限的脉冲，其斜坡型拖拽沿的电流强度在比骤冷切断时间更长的时间间隔内下降。在这个例子中，可减少在相变化材料的主体内形成接口。
图7J显示：长设定操作可以一序列脉冲713、714来实施，此脉冲713、714具有改变斜率且相对长尾部的斜坡型拖拽沿，其在高温相所累积的持续时间足够在活动区域形成强设定形态。在序列中的每个脉冲或只有序列中的最后一个脉冲的特征为具有峰电流值足够导致对相变化材料在第一持续时间内的活动区域的温度超过熔化门限，其斜坡型拖拽沿的电流强度在比骤冷切断时间明显更长的时间间隔内下降。
图7K显示：长设定操作可以一序列脉冲715、716来实施，此脉冲713、714具有振幅逐步下降及相对长尾部的固定或接近固定斜率的斜坡型拖拽沿，其在高温相所累积的持续时间足够在活动区域形成强设定形态。在序列中的每个脉冲或只有序列中的最后一个脉冲的特征为具有峰电流值足够导致对相变化材料在第一持续时间内的活动区域的温度超过熔化门限，其斜坡型拖拽沿的电流强度在比骤冷切断时间明显更长的时间间隔内下降。
图7L显示：长设定操作可以单一脉冲717来实施，此脉冲717具有快速上升沿和具有逐步下降的斜坡型拖拽沿或尾部718，其在高温相所累积的持续时间足够在活动区域形成强设定形态。
图7D～7L显示长设定操作的各种脉冲波形。当然，其它脉冲型式及脉冲序列也可应用来达到在活动区域中导致形成强设定形态的结果。
图7M为对相变化材料在245℃下烘烤1小时，电阻变化(电阻飘移)对设定脉冲长度的示意图。对于给定的脉冲强度，由于烘烤之故，较短的脉冲长度使得活动区域的形态进行负电阻飘移。对较长的脉冲长度，电阻飘移是正的，并在当温度固化形态建立时饱和。在这个例子中，对于比约60微秒更长的脉冲长度，电阻飘移约2.5K欧姆。对使用在这些例子中的介电质掺杂的GST材料来说，持续时间介于10至100微秒，最大电流强度介于1至100微安，电流强度在10至20个相等的步阶中降为0，或从脉冲开始附近的峰电流倾斜到末端为0的长设定脉冲能使长设定结构单元的电阻分布移到10K欧姆以下。较长及/或多重的长设定脉冲可能被需要来紧化长设定结构单元的分布。对在此描述的技术的实施例，长设定脉冲的特征可为一种电流脉冲，其足够导致活动区域呈现出由于之前描述的高温烘烤所引起的电阻飘移饱和的形态。
图8A～8D所显示在操作中的阵列中的电阻态在此描述。在这个例子中，在编程之前(图8A)所操作并退火的结构单元是在初始态692。对选择的结构单元进行数据组的编码时，对一些结构单元使用「长设定」操作，并对其他结构单元使用「软设定」操作，来对一些结构单元进行编码，以分别建立「超级设定」态698(图8B)及「软设定」态694(图8C)。稍后，芯片可被安装或经历包括例如焊料再流动程序的热事件。如上述，「超级设定」态及「软设定」态的电阻数据线实质上是不被热事件所扰动的。可选择性地，安装的芯片可经由「复位」操作，以转变在「超级设定」态的结构单元成为「复位」态696(图8D)；经由「设定」操作，以转变在「软设定」态的结构单元成为「设定」态(未图示)。
在图8D中，「设定」态结构单元被当作「1」结构单元被读取，而「复位」态结构单元被当作「0」结构单元被读取。可选择性地，「设定」态结构单元也可被当作「0」结构单元被读取，而「复位」态结构单元则被当作「1」结构单元被读取。在「设定」态电阻数据线与「复位」态电阻数据线间有足够的「窗口」使得感测电路来区分它们；也就是说，感测电路能明确地读取被给的结构单元是「1」或是「0」。
使用长设定脉冲，数据能以一数据值及初始态、复位态或设定态其中任一个作为其它数据值来被编码。使用长设定脉冲来建立低电阻态能够让结晶相形态使用来储存每结构单元1位的数据，以与多位结构单元区别；该多位结构单元对于数据值中的一个，使用复位态，而对于多个其它数据值，则使用多个结晶相形态。
相变化存储器装置可被设计来在本领域中使用长设定模式来操作。在另外的选择中，集成电路在安装后能被配置来从长设定模式改变成电平模式，以改善操作速度。在实施例中，使用将写入程序从长设定模式改变成更典型的设定及复位模式的技术的感测电路能够在至少两种感测放大模式中操作：一种在焊接前及「设定」及「长设定」操作后进行感测；另一种在焊接后接着的「设定」及「复位」操作之后进行感测。这些显示在图9A及图9B中。在「设定」及「长设定」之后，而在焊接之前的感测放大电平(图9A)必须在「超设定」态电阻数据线698及「软设定」态电阻数据线694之间的感测窗口中操作，如箭头标示为S.A.1所示。在焊接之后的感测放大电平，其「设定」及「复位」操作(图9B)必须在「设定」或「软设定」态电阻数据线694及「复位」态电阻数据线696之间的感测窗口中操作，如箭头标示为S.A.2所示。初始态电阻数据线692也显示在此，而可被使用来在一些实施例中代表一数据值。
图10显示相变化材料被加热到对应焊料再流动程序的温度及所需时间的模拟，其建议：「长设定」脉冲所引发的较低电阻数据线在热循环后实质上并未改变；「软设定」或「软复位」脉冲所引发的较高电阻数据线则稍微变宽，如图10虚线652所示，并飘移至较低电阻，而达到一电阻范围，其最小电阻超过温度固化低电阻态的最大电阻。
使用「软复位」操作来实现用于预编码装置的第二较高电阻态，则预编码「软设定」态也可能被实现。「软复位」操作涉及施加一复位脉冲到结构单元，使所述结构单元适应来引起第二较高电阻态。在安装期间遭遇热循环之前，复位脉冲导致无定形活动区域的形成。在热循环期间，无定形相活动区域可能转移到较低电阻结晶相，以致较高电阻态的最小电阻由结晶相形态所提供，而结晶相形态是在热应力下从无定形相中由电阻中的飘移而造成。然而，造成的第二电阻态确保：甚至在热循环后，结构单元具有高于较低电阻态的电阻。较高电阻态的最小电阻由一结晶相形态所提供，此结晶相形态在下列其中的一种或多种中与较低电阻态的温度固化形态是不同：颗粒大小、化学计量数、或介电质掺杂结构。
图11是温度固化相变化存储器装置的简化图，此温度固化相变化存储器装置包括一存储器阵列730，且包括能够在两种感测模式中操作的感测电路。所提供的电路具有两参考电流源734、736，且两参考电流源734、736可切换地耦合到一参考节点810和感测放大器750的负载电路(由电阻725所代表)。一参考电流源734响应插入开关720而用于一初始模式，另一参考电流源736响应插入开关721而用于一运算模式。相变化存储器阵列730经由适当的译码和偏压电路而耦合到感测节点811和感测放大器750的负载电路726。使用开关720、721或其它适当的控制电路，在芯片上的控制逻辑(显示于图12)控制模式之间的切换。在现有技术中，种种多模式感测放大器电路被用于感测多层结构单元，且容易把这样的电路调适到目前的使用。
图12为集成电路1010的简化方块图。集成电路1010包括使用存储器结构单元而实现的存储器阵列1012，且具有如此处所叙述的支持相变化存储器的预编码的双模感测电路。字线译码器1014耦合到且与多个字线1016电性通讯，多个字线1016沿着存储器阵列1012中的列(rows)被排列。位线(行)译码器1018与多个字线1020电性通讯，多个字线1020沿着存储器阵列1012中的行(columns)被排列。地址在总线1022上被供应到字线译码器和驱动器1014以及位线译码器1018。在区块1024中的双模感测电路(感测放大器)和数据输入结构经由数据总线1026耦合到位线译码器1018。从集成电路1010上的输入/输出端口来、或从集成电路1010内部或外部的其它数据源来的数据经由数据输入线1028被供应到在区块1024中的数据输入结构。其它电路1030可能被包括在集成电路1010上，例如一通用处理器或专用应用电路、或提供由阵列1012所支持的单芯片系统(system-on-a-chip)功能性的模块的组合。从区块1024中的感测放大器来的数据经由数据输出线1032被供应到在集成电路1010上的输入/输出端口、或到集成电路1010内部或外部的其它数据目的地。
在此例中所实现的一控制器1034使用一状态机器而控制从偏压电路1036中的电压和电流源来的应用电压和电流，以应用于相变化存储器阵列的偏压配置。通过感测第一和第二电阻状态，耦合到阵列的所述控制电路和偏压电路受配置来执行过渡程序以在第一模式中用所述感测电路读取数据组，且把在第一电阻状态的结构单元改变为第三电阻状态，并把在第二电阻状态的结构单元改变为第四电阻状态，以便在第二模式中使用所述感测电路，数据组是可读取的，来通过在所寻址的结构单元中引发第三和第四电阻态而执行写入程序以把数据写入阵列，且来通过感测第三和第四电阻态，以在第二模式中使用所述感测电路，而执行读取程序以读取在阵列中的数据。使用在现有技术中所知的专用逻辑电路，控制器1034可被实施。在可替代的实施例中，控制器1034包括一通用处理器，通用处理器可能在相同的集成电路上被实施，以执行计算机程序以控制装置的操作。在更其它的实施例中，专用逻辑电路和通用处理器的组合可能被利用来实施控制器1034。
图13为制造期间在相变化存储器芯片中用于预编码一数据组的程序流程图。制造过程包括：制造包括芯片的一晶圆，所述芯片包括相变化存储器阵列(1300)。通常，使用晶圆级测试设备，一晶圆测试程序被运用来特性化其性能，且检测在所述晶圆上的失败芯片(1301)。下一步，在晶圆上的铸模在一单芯片或多芯片的包装中被分开和包装以适于递送到顾客，例如原来的设备制造商或者将在电路板或其它衬底上安装芯片包装的其它顾客(1302)。通常，使用测试设备再次测试个别的包装或铸模，此测试设备能够是在一包装工厂内或别处的一组装在线(1303)。如果所述个别的铸模失败于测试(1304)，它们可能被放弃或另外处理(1305)。如果所述个别的铸模通过测试(1304)，则能够执行一预编码操作。预编码操作能够由在控制器中的晶载逻辑所独有地控制，或由耦合到铸模的芯片编程设备所控制，或者能够使用晶载逻辑和编程设备的使用组合。在替代例中，在封装铸模之前的晶圆测试阶段能够执行预编码。在一实施例中，使用具有相变化存储器阵列的芯片上的输入和输出资源，编程设备能够被编程来递送一指令，此指令被解读为预编码指令，此预编码指令之后接着用于将被编码的数据组的地址和数据的信息。晶载控制器受配置来提供一状态机器，此状态机器则能够自动执行一程序来寻址阵列、控制偏压电路、及控制存储器阵列的计时和操作，以便执行预编码。例如，通过施加包括一个或更多个长设定脉冲的一长设定序列，如这里所叙述的预编码包括在储存逻辑“0”的结构单元中引发一较低电阻态(1306)。在一些实施例中，施加一序列的长设定脉冲以便为储存逻辑“0”的结构单元减少在电阻分布中的尾部位，可能是令人满意的。还有，例如，通过使结构单元保留在初始状态中或者通过施加一设定脉冲或一复位脉冲，预编码包括在储存逻辑“1”的结构单元中引发一较高电阻态(1307)。注意的是把逻辑“0”和“1”分别分配到第一和第二电阻态可以被反向。在一些实施例中，使用「软」设定脉冲或「软」复位脉冲以便引发第二电阻态，可能是令人满意的。所述「软」设定脉冲比电平设定脉冲具有较短期间或较低强度。用于引发第二电阻态的「软」脉冲的使用可能可改善操作在此方式中的相变化存储器阵列的耐久性。
使用较低和较高电阻态，在将数据组写入相变化存储器阵列之后，制造程序能够包括用于验证预编码的步骤(1308)。验证步骤牵涉到：使用用于感测电路的过渡模式设定而读取数据组，且把它与输入数据组比较来验证成功的编程。验证操作能够由在控制器中的晶载逻辑所控制，或由与铸模耦合的测试设备所控制，或者通过能够使用晶载逻辑和测试设备的使用组合而被控制。例如，使用具有相变化存储器阵列的芯片上的输入和输出资源，编程设备能够被编程来递送一指令，此指令被解读为预编码指令，此预编码指令之后接着用于将被编码的数据组的地址和数据的信息。晶载控制器受配置来提供一状态机器，状态机器则能够自动执行一程序来寻址阵列、控制偏压电路、及控制存储器阵列的计时和操作，以便执行去验证成功的预编码所需要的读取和比较程序。在验证预编码之后，芯片在制造程序中能够向前运送以在印刷电路板或其它衬底上安装芯片。相似程序能够被使用来设定相变化存储器结构单元为基础的保险丝的状态。
图14为用于一实施例的安装后再更新(refresh)的流程图。如上所解释的，使用电平设定和复位操作，能够再更新在印刷电路板或其它衬底上的预编码相变化存储器，而使用长设定模式，预编码数据储存在预编码相变化存储器中。如此，在一制造程序中，一组用于电路板的「设计入」芯片被收集，包括预编码相变化存储器和可能其它的预编码存储器芯片。还有，在如单芯片系统(SOC)装置所知的一些实施例中，在此阶段，提供一单芯片，此单芯片包括一相变化存储器阵列和其它电路。下一步，使用能够涉及热循环的程序，多个芯片(或芯片)被安装在一电路板或其它衬底上。安装程序能够造成：在较低电阻态中的相变化结构单元呈现出第一电阻态(其可能来自较低电阻态而本质上未改变)，在较高电阻态中的相变化结构单元呈现出第二电阻态(其可能比原来的较高电阻态有一加宽的或较低电阻分布)。为了再更新，在一焊接或其它热事件之后，使用在感测放大器的过度模式设定、感测第一和第二电阻态，而读取在相变化存储器阵列中已预编码的数据组(1402)。使用晶载(on-chip)缓冲器或可替代地在电路板上可用的晶离(off-chip)存储器，在此方式中所读取的所述数据能够被写回。使用用于存储器的运算模式，数据被写回，此存储器适用于所应用产品的任务功能。因此，程序包括：通过例如施加一复位序列来引发一典型的复位态，而在储存逻辑“0”的结构单元中引发一第三电阻态(1403)。还有，此程序包括：通过例如施加一设定序列来引发一典型的设定态，而在储存逻辑“1”的结构单元中引发一第四电阻态(1404)。用于运算模式的过渡模式读取操作和写回程序能够由在控制器中的晶载逻辑所控制，或由与板耦合的测试设备所控制，或者通过能够使用晶载逻辑和测试设备的使用组合而被控制。例如，使用具有相变化存储器阵列的芯片上的输入和输出资源，测试设备能够递送一指令，此指令被解读为过渡模式中的过渡模式读取指令，此指令之后接着用于将被编码的数据组的地址和数据的信息。晶载控制器受配置来提供一状态机器，状态机器则能够自动执行一程序来寻址阵列、控制偏压电路、及控制存储器阵列的计时和操作，以执行所需要的过渡模式读取程序和运算模式写回，以便改变储存数据的结构单元的电阻态成为运算模式电阻态。
在用于改变安装前电阻态成为运算模式电阻态的过渡模式之后，电路板测试可被执行，包括读取程序来验证码的准确性，或使用感测电路的运算模式来测试所执行的码的操作(1405)。在步骤1406中，电路板是否通过测试能够被决定。如果电路板失败于所述测试，它能够被返回以便修理或重新编程(1407)。如果电路板通过所述测试，产品能够被递送到顾客或通过制造程序而建立成为完成品(1408)。
图15～图17显示用于存储器结构单元的一些可替代的结构，所述存储器结构单元能够用于按照此处所叙述而操作的相变化存储器装置。以上所叙述的材料可能可在图15～图17的存储器结构单元中实施，因此这些材料不再重复详细叙述。
图15为一存储器结构单元1500的截面视图，存储器结构单元1500包含一存储器单元1516，存储器单元1516由沿着电极间的电流路径通过存储器单元1516的相变化材料的主体所构成。活动区域1510可包含具有如上述所讨论的形态的相变化材料，对应于用来表示结构单元中数据的电阻态。
存储器结构单元1500包括介电质间隔物1515，其分开第一电极1520与第二电极1540。存储器单元1516延伸跨过介电质间隔物1515而与第一电极1520与第二1540接触，因而在第一电极1520与第二电极1540之间定义了电极间电流路径，此路径长度由介电质间隔物1515的宽度所定义。在运作时，当电流在第一电极1520与第二电极1540之间通过，并且穿越存储器单元1516时，活动区域1510的加热速率比存储器单元1516的其余部分(例如非活动区域1513)更为快速。
图16为一存储器结构单元1600的截面视图，此存储器结构单元1600包含一存储器单元1616，存储器单元1616由沿着电极间的电流路径通过存储器单元1616的相变化材料的主体所构成。活动区域1610包含具有如上述所讨论的形态的相变化材料，对应于用来表示结构单元中的数据的电阻态。
存储器结构单元1600包括一柱状存储器单元1616，其接触第一电极1620的顶部表面1622及第二电极1640的底部表面1624。存储器单元1616具有实质上与第一电极1620以及第二电极1640相同的宽度，以定义出被介电质所环绕的多层柱状体(未显示)。在运作时，当电流在第一电极1620与第二电极1640之间通过，并且穿越存储器单元1616时，活动区域1610的加热速率比存储器单元1616的其余部分(例如非活动区域1613)更为快速。
图17为一存储器结构单元1700的截面视图。存储器结构单元1700包含一存储器单元1716，存储器单元1716由沿着电极间的电流路径通过存储器单元1716的相变化材料的主体所构成。活动区域1710包含具有如上述所讨论的形态的相变化材料，对应于用来表示结构单元中的数据的电阻态。存储器结构单元1700包括一孔型存储器单元1716被介电质(未显示)所包围，孔型存储器单元1716接触位于第一电极1720的顶部表面及第二电极1740的底部表面。存储器单元具有小于第一电极与第二电极的宽度，且在运作时当电流在第一电极与第二电极之间通过，并且穿越存储器单元时，活动区域的加热速率比存储器单元的其余部分更为快速。
图18为一集成电路1810的简化方块图，集成电路1810包含一存储器阵列1812，存储器阵列1812利用具有如在此所讨论的温度固化相变化存储器的存储器结构单元实施，存储器结构单元具有一温度固化相位变化存储器。存储器结构单元储存单一位，数据值(0与1)通过结晶相形态表示在此单一位中，此结晶相形态包括用于低电阻态的温度固化形态，以及包括最小电阻值的一高电阻态，此最小电阻值是通过不同于温度固化形态的结晶相位形态所提供。一字线译码器1814偶合于且与多个字线1816电性通讯，多个字线1816沿着存储器阵列1812的列(row)被排列。一位线(行)译码器1818与多个位线1820电性通讯，多个位线1820以沿着存储器阵列1812的行被排列。总线上的地址1822提供至字线译码器与驱动器1814以及位线译码器1818。感测电路(感测放大器)与在方块1824中的输入数据的结构经由数据总线1826偶合至位线译码器1818。数据通过输入数据线1828从集成电路1810的输入/输出端口，或从集成电路1810的其它内部或外部数据源，供应至方块1824的数据输入结构。其它电路1830可被包括于集成电路1810上，例如一通用处理器或特定目的应用电路、或是模块的组合，模块的组合提供被存储器阵列1812所支持的单芯片系统功能。数据经由一数据输出线1832从在方块1824中的感应放大器供应到集成电路1810上的输入/输出端口，或到集成电路1810内部或外部的其它数据目的地。如图所示，使用温度固化形态来编码的相变化存储器结构单元可用来作保险丝1813，保险丝1813编码以作为冗余或在集成电路上的其它使用。
一控制器1834在此实施例中被实施，控制器1834使用一状态机控制来自于偏压电路1836中的电压与电流源的应用电压与电流，以作为相变化存储器阵列的偏压安排上的应用。控制电路与偏压电路耦合至存储器阵列1812，存储器阵列1812被安排来通过使用感测电路来感测第一与第二电阻态，以执行读取数据组的程序，并且通过使用用于低电阻态的长设定程序或使用用于高电阻态的典型设定或软设定以及典型复位或软复位的其中之一，来诱发在地址结构单元中的第一与第二电阻态，来执行写入数据至存储器阵列1812的写入程序。控制器1834可使用如已知的特殊目的逻辑电路来实施。在另一实施例中，控制器1834包含一通用处理器，其可在相同的集成电路上实施来执行一计算机程序以控制装置的运作。在其它的实施例中，特殊目的逻辑电路的组合与一通用处理器可使用于控制器1834的实施。
使用包含0.18微米嵌入型PCM测试芯片组来进行估计，PCM测试芯片组具有如图5的结构。在测试芯片底部电极的直径从30纳米至50纳米，具有重设电流介于300微安与1毫安之间。图6如同上述，显示典型设定、复位、及测试芯片的初始态电阻值分布。设定与重设阻值分布在245℃烘烤(图19)后重叠。图20显示仿真焊接过程不会改变PCM结构单元初始态电阻值分布。这可能是因为BEOL过程中的最大温度趋近于400℃，远高于焊接的温度。另一方面，在设定运作期间PCM结构单元所历经的温度实际地高于最大BEOL过程的温度。因此，期待设定态不会在245℃烘烤后改变将是合理的。图21显示具有一20微秒的脉冲的设定电阻值在烘烤后未改变。这些结果建议两个不同编程组(结晶)的状态在焊接过程后将能够保持可分别的电阻值分布。达到存活于焊接过程后的可分别状态的解决方法是使用较强的设定状况来编程“0”状态的结构单元。“1”状态结构单元可被编程进入重设态，或为了更大的裕度(后焊接)，“1”状态结构单元可不被编程，也就是说，停留在初始态。如图22所示，在烘烤前与烘烤后的初始状分布仍然非常稳定。
以上讨论的图7M显示一组状态在245℃烘烤1小时后的设定态的电阻飘移随着设定脉冲的期间而定。较短的(＜20μs)设定脉冲造成一负电阻值飘移，而较长的(＞20μs)设定脉冲造成一正电阻值飘移。当设定脉冲比60μs长时，正阻值飘移在2.5KΩ饱和。为了在焊接后达到足够的电阻值裕度，强设定结构单元的电阻值保持低于10KΩ。典型地，10μs～100μs的设定脉冲期间是足够长，由强度、结构单元结构等所决定，以移动强设定结构单元的主电阻值分布低于10KΩ。为了使电阻值分布紧化，较长以及多复位脉冲是需要的。强设定结构单元的烘烤后电阻值分布是低于8KΩ，并且这与初始态结构单元比较下产生100KΩ电阻值差(图22)。在245℃烘烤1小时后＞在强设定结构单元与复位结构单元之间的存储器窗口大约为4KΩ(图23)。这些结果确认了用于执行可靠的PCM焊接前编码方案的编程方法的可行性。
为了调查此强设定操作加上245℃的烘烤在PCM可靠度的效果，使用此状况进行编程与烘烤后的结构单元使用电平设定与复位编程状况被循环。图24显示在仿真焊接烘烤过程后，强设定结构单元能被循环超过一千万次而未质量下降。穿透式电子显微镜(TEM)被用来分析在这些操作后的物理现象。与初始态作比较，长设定操作产生温度固化形态在底部电极上具有较大的晶粒区域，使底部电极有助于结构单元的电阻值的降低。为了达到增加对比以显示颗粒大小，角度环状暗场扫描穿透电子显微镜(Angle Annular Dark Field Scanning Transmission Electron Microscopy，简称LAADF-STEM)已被用来分析烘烤后的结构单元。烘烤初始态结构单元不会改变颗粒大小。这能解释初始状结构单元在烘烤前后并未改变的电阻值。强设定结构单元相较于在245℃烘烤1小时后的重新结晶的重设态的结构单元具有较大的颗粒大小与较少的颗粒边界。此能解释为何强设定结构单元比重新结晶的复位结构单元具有更低的电阻值。
虽然本发明已将较佳实施例公开如上，然其并非用以限定本发明任何本领域技术人员，在不脱离本发明的精神和范围内，当可做更动与修改。因此本发明的保护范围当视随附的权利要求所界定的为准。本案得由本领域技术人员任施匠思而为各种修改，然皆不脱离如附权利要求所欲保护者。

Claims (44)

1.一种操作相变化存储器结构单元的方法，其特征在于，包括：
通过在该相变化存储器结构单元中的部分相变化存储器结构单元引发一第一电阻态来写入数据，其中该第一电阻态与该相变化存储器结构单元的其它部分相变化存储器结构单元的第二电阻态可区别，且该第一电阻态对应到具有一第一温度固化形态的一结晶相活动区域，该第二电阻态具有比第一电阻态更高的电阻，并具有一最小电阻，并对应到具有一第二形态的一结晶相活动区域；以及
通过感测该第一及该第二电阻态，在相变化存储器结构单元中读取数据。
2.根据权利要求1所述的方法，其特征在于：该引发第一电阻态的步骤包括施加具有一第一能量含量的一电流脉冲，该方法包括施加具有一第二能量含量的一电流脉冲，来引发该第二电阻态，其中该第一能量含量大于该第二能量含量。
3.根据权利要求1所述的方法，其特征在于：该第一形态及该第二形态具有不同的化学计量数。
4.根据权利要求1所述的方法，其特征在于：该第一形态及该第二形态在该结构单元的活动区域具有不同的结晶颗粒大小，在该第一形态中的该颗粒大小大于在该第二形态中的该颗粒大小。
5.根据权利要求1所述的方法，其特征在于：该第一形态及该第二形态具有不同的化学计量数，并在该结构单元的活动区域具有不同的结晶颗粒大小，在该第一形态中的该颗粒大小大于在该第二形态中的该颗粒大小。
6.根据权利要求1所述的方法，其特征在于：该相变化存储器包含基本相变化存储器材料，其包括介电质掺杂的GexSbyTez。
7.根据权利要求1所述的方法，其特征在于：该引发第一电阻态的步骤包括施加一电流脉冲，以导致该基本相变化材料的活动区域内的化学计量数改变成具有增加锑浓度的化学计量数组合。
8.根据权利要求1所述的方法，其特征在于：该第二电阻态的发生，不需要电流脉冲去改变从该相变化材料的一初始形态来的该活动区域。
9.一种在集成电路相变化存储器中读取数据的方法，其特征在于：该集成电路相变化存储器包括单一位结构单元，该方法包括：
通过感测一第一及一第二电阻态，在该单一位结构单元读取数据，该第一电阻态对应具有一第一颗粒大小的一结晶相活动区域，该第二电阻态对应具有一第二颗粒大小的一结晶相活动区域，该第二颗粒大小小于该第一颗粒大小。
10.根据权利要求9所述的方法，其特征在于：该相变化存储器包含具有一基本化学计量数的一相变化材料，该方法包括施加一电流脉冲，以导致该相变化材料的活动区域的化学计量数改变成具有比在该基本化学计量数的该相变化材料的一结晶相电阻更低的结晶相电阻的化学计量数的组合，来引发该第一电阻态。
11.根据权利要求9所述的方法，其特征在于：该相变化存储器包含基本相变化存储器材料，其包括介电质掺杂的GexSbyTez。
12.根据权利要求11所述的方法，其特征在于：引发该第一电阻态包括施加一电流脉冲，以导致该基本相变化材料的活动区域的化学计量数改变成具有增加锑浓度的化学计量数的组合。
13.根据权利要求9所述的方法，其特征在于：还包括：
通过在选择的结构单元中引发一较低电阻态及一较高电阻态，以在集成电路相变化存储器中编码一数据组；以及
在编码之后，安装该集成电路相变化存储器于一衬底上，其中具有较低电阻态的结构单元采用该第一电阻态，具有较高电阻态的结构单元采用该第二电阻态。
14.一种用来制造一电路的方法，其特征在于：该电路包括一集成电路相变化存储器，该方法包括：
通过在该存储器的部分结构单元中引发一较低电阻态，及在该存储器的其它部分结构单元中引发一较高电阻态，以在该集成电路相变化存储器中编码一数据组；
在该编码之后，在一衬底上安装该集成电路相变化存储器；
在该安装之后，通过感测一第一及一第二电阻态，来读取该数据组，其中该第一及该第二电阻态分别对应该较低电阻态及该较高电阻态；以及
改变在该第一电阻态的结构单元成为一第三电组态，并改变该第二电阻态的结构单元成为一第四电组态。
15.根据权利要求14所述的方法，其特征在于：该安装包括焊接。
16.根据权利要求14所述的方法，其特征在于：该安装包括使该集成电路相变化存储器处于一热循环中。
17.根据权利要求14所述的方法，其特征在于：其中在该安装之后，该第一电阻态对应具有一第一颗粒大小的一结晶相活动区域，该第二电阻态对应具有一第二颗粒大小的一结晶相活动区域，该第二颗粒大小小于该第一颗粒大小。
18.根据权利要求14所述的方法，其特征在于：该相变化存储器包括具有一基本化学计量数的一相变化材料，该方法包括施加一电流脉冲，以导致在该相变化材料的一活动区域的化学计量数改变成一化学计量数组合，其具有比在该基本化学计量数的该相变化材料的一结晶相电阻更低的结晶相电阻。
19.根据权利要求14所述的方法，其特征在于：该相变化存储器包括一基本相变化材料，其包含介电质掺杂的GexSbyTez。
20.根据权利要求19所述的方法，其特征在于：引发该较低电阻态包括施加一电流脉冲，以导致在该相变化材料的一活动区域的化学计量数改变成一化学计量数组合，其具有一增加的锑浓度。
21.根据权利要求14所述的方法，其特征在于：该第一电阻态符合在该安装之后的一范围内的电阻，该范围内的电阻具有一最大电阻，其小于对应该第三及该第四电阻态的一范围内电阻的最小电阻。
22.根据权利要求14所述的方法，其特征在于：引发该较高电阻态包括在该安装之前，在该对应结构单元的一活动区域建立一无定形相。
23.根据权利要求14所述的方法，其特征在于：引发该第三电阻态包括在该对应结构单元的一活动区域建立一无定形相，引发该第四电阻态包括在该对应结构单元的该活动区域建立一结晶相。
24.根据权利要求14所述的方法，其特征在于：引发该较高电阻态包括在该对应结构单元的一活动区域建立一结晶相，引发该第三电阻态包括在该对应结构单元的该活动区域建立一无定形相。
25.根据权利要求14所述的方法，其特征在于：引发该较低电阻态包括施加具有一第一强度及一第一持续时间的一电流脉冲，引发该较高电阻态包括施加具有一第二强度及一第二持续时间的一电流脉冲，该第一持续时间较该第二持续时间为长。
26.根据权利要求25所述的方法，其特征在于：该第一强度及该第二强度皆比在该活动区域引发一无定形相所施加的强度还低。
27.根据权利要求25所述的方法，其特征在于：该第一强度比在该活动区域引发一无定形相所施加的强度还低，该第二强度则足够在该活动区域引发该无定形相。
28.一种集成电路，其特征在于，包括：
单一位阵列相变化存储器结构单元，其包括储存其间的一数据组，该数据组由该阵列的部分存储器结构单元具有一第一电阻态，以及该阵列的其它部分存储器结构单元具有一第二电阻态来表示，该第一电阻态对应具有一温度固化形态的一结晶相活动区域，该第二电阻态对应具有不同形态的的一结晶相活动区域；
感测电路，耦接至在该阵列中感测数据值以响应该第一及该第二电阻态的该阵列；以及
控制电路及偏压电路，耦接至被安排来使用该感测电路，以执行读取该数据组程序的该阵列。
29.根据权利要求28所述的集成电路，其特征在于：该相变化存储器包括具有一基本化学计量数的一相变化材料，该控制电路及偏压电路被安排来通过施加一电流脉冲，以导致在该相变化材料的一活动区域的化学计量数改变成一化学计量数组合，其具有比在该基本化学计量数的该相变化材料的一结晶相电阻更低的结晶相电阻。
30.根据权利要求28所述的集成电路，其特征在于：该相变化材料包括一基本相变化材料，其包含介电质掺杂的GexSbyTez。
31.根据权利要求30所述的集成电路，其特征在于：该控制电路及偏压电路被安排来通过施加一电流脉冲，以导致在该相变化材料的一活动区域的化学计量数改变成一化学计量数组合，来引发该第一电阻态，该化学计量数组合具有一增加的锑浓度。
32.一种集成电路，其特征在于，包括：
相变化存储器结构单元阵列；
感测电路，耦接至具有一第一模式及一第二模式的该阵列，该第一模式在该阵列中感测数据值，以响应一第一电阻及一第二电阻，该第二模式在该阵列中感测数据值，以响应一第三电阻及一第四电阻；以及
控制电路及偏压电路，耦接至该阵列，其中该阵列被安排来使用在该第一模式的该感测电路，通过感测该第一及该第二电阻态，以执行过渡程序来读取该数据组，并将在该第一电阻态的结构单元改变成一第三电阻态，将在该第二电阻态的结构单元改变成一第四电阻态，以便使用在该第二模式的该感测电路，该数据组为可读取的，以通过在寻址的结构单元中引发该第三及该第四电阻态，在该阵列中执行写入程序来写入数据，并使用在该第二模式的该感测电路，通过感测该第三及该第四电阻态，在该阵列中执行读取程序来读取数据。
33.根据权利要求32所述的集成电路，其特征在于，包括一数据组，其由该阵列的部分存储器结构单元具有一第一电阻态，以及该阵列的其它部分存储器结构单元具有一第二电阻态来表示。
34.根据权利要求32所述的集成电路，其特征在于，该相变化存储器包括存储器结构单元，该存储器结构单元包含具有一基本化学计量数的一相变化材料，该第一电阻态的特征为：一结构单元的一活动区域具有一化学计量数组合，且具有比具有该基本化学计量数的该相变化材料的一结晶相电阻更低的结晶相电阻。
35.根据权利要求32所述的集成电路，其特征在于，该相变化存储器包括一基本相变化存储器材料，其包含介电质掺杂的GexSbyTez。
36.根据权利要求35所述的集成电路，其特征在于，该控制电路及偏压电路被安排来通过施加一电流脉冲，以导致在该相变化材料的一活动区域的化学计量数改变成一化学计量数组合，来引发该第一电阻态，该化学计量数组合具有一增加的锑浓度。
37.根据权利要求32所述的集成电路，其特征在于，该第一电阻态符合一范围内的电阻，该范围内的电阻具有一最大电阻，其小于对应该第三及该第四电阻态的一范围内电阻的最小电阻。
38.根据权利要求32所述的集成电路，其特征在于，该第二电阻态的特征为：一结构单元的一活动区域具有一无定形相。
39.根据权利要求32所述的集成电路，其特征在于，该第二电阻态的特征为：一结构单元的一活动区域具有一无定形相；该第四电阻态的特征为：一结构单元的一活动区域具有一结晶相。
40.根据权利要求32所述的集成电路，其特征在于，引发该第二电阻态包括在该对应的结构单元的一活动区域建立一结晶相，引发该第三电阻态包括在该对应的结构单元的该活动区域建立一无定形相。
41.根据权利要求32所述的集成电路，其特征在于，该控制电路及偏压电路被安排来通过施加具有一第一强度及一第一持续时间的一电流脉冲，来引发该第一电阻态，并通过施加具有一第二强度及一第二持续时间的一电流脉冲，来引发该第二电阻态，该第一持续时间较该第二持续时间为长。
42.根据权利要求41所述的集成电路，其特征在于，该第一强度及该第二强度皆比在该活动区域引发一无定形相所施加的强度还低。
43.根据权利要求41所述的集成电路，其特征在于，该第一强度比在该活动区域引发一无定形相所施加的强度还低，该第二强度则足够在该活动区域引发该无定形相。
44.一种集成电路，其特征在于，包括：
多个相变化熔合结构单元，其中该相变化熔合结构单元的部分相变化熔合结构单元具有一第一电阻态，该相变化熔合结构单元的其它部分相变化熔合结构单元具有一第二电阻态，该第一电阻态对应在一熔合结构单元的一活动区域的一温度固化结晶相形态，该第二电阻态对应在一熔合结构单元的一活动区域的一无定形相形态。
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