CN102214697A - 薄膜晶体管、薄膜晶体管的制造方法及显示装置 - Google Patents

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Abstract

本发明公开了一种薄膜晶体管、一种薄膜晶体管的制造方法及一种包括该薄膜晶体管的显示装置。薄膜晶体管包括：基底；多晶硅半导体层，位于基底上；金属图案，位于半导体层和基底之间，金属图案与半导体层绝缘，其中，半导体层的多晶硅包括与晶化生长方向平行的晶界，多晶硅半导体层的表面粗糙度小于大约15nm，多晶硅层的表面粗糙度定义为在多晶硅半导体层的表面中的最低峰与最高峰之间的距离。

Description

薄膜晶体管、薄膜晶体管的制造方法及显示装置
技术领域
实施例涉及一种薄膜晶体管、一种薄膜晶体管的制造方法及一种包括该薄膜晶体管的显示装置。
背景技术
平板显示器(FPD)因包括例如尺寸紧凑和重量轻的期望特性而可用作显示装置来替代阴极射线管显示装置，并且平板显示器(FPD)可包括例如液晶显示器(LCD)和有机发光二极管(OLED)显示器。在这些平板显示器中，有机发光二极管(OLED)显示器是利用通过有机薄膜中经阴极和阳极嵌入的电子和空穴的复合形成激子，从而通过来自激子的能量发射具有特定波长的光的现象的显示装置。与液晶显示器(LCD)相比，OLED可具有优异的亮度和视角特性，并且不需要背光，从而提高了对可极薄的希求。
OLED显示装置可使用薄膜晶体管作为开关元件。因此，利用提供到显示区域中的每个像素的均匀电流可实现稳定的亮度。这里，薄膜晶体管的半导体层可由例如非晶硅(a-Si)或多晶硅(poly-Si)制成。多晶硅与非晶硅相比可具有相对高的电子迁移率，从而主要应用包括由多晶硅制成的半导体层的薄膜晶体管。
在背景部分中公开的上述信息仅用于加强对描述的技术的背景的理解，因此，它可包含未形成对本领域的普通技术人员来说在本国内已知的现有技术的信息。
发明内容
实施例涉及一种薄膜晶体管、一种制造该薄膜晶体管的方法及一种包括该薄膜晶体管的显示装置，它们优于现有技术。
实施例的特征之一提供了一种薄膜晶体管，在该薄膜晶体管中，例如栅电极或光阻挡构件的金属图案在半导体层之下，且半导体层由不具有未完全晶化生长区的多晶硅制成，从而改善了薄膜晶体管的驱动特征和可靠性。
通过提供一种薄膜晶体管可实现上面和其他特征和优点的至少一种，该薄膜晶体管包括：基底；多晶硅半导体层，在基底上；金属图案，在半导体层和基底之间，金属图案与半导体层绝缘，其中，半导体层的多晶硅包括与晶化生长方向平行的晶界，多晶硅半导体层的表面粗糙度小于大约15nm，多晶硅层的表面粗糙度定义为多晶硅半导体层的表面中的最低峰与最高峰之间的距离。
晶界可与电流流动方向平行。
金属图案可以是与半导体层的一部分对应的栅电极。
薄膜晶体管还可包括：栅极绝缘层，在金属图案和半导体层之间；层间绝缘层，在半导体层上；源/漏电极，在层间绝缘层上，源/漏电极电连接到半导体层的一侧。
金属图案可以是包括一层或多层不透明层的光阻挡构件。
金属图案还可包括在一层或多层不透明层的一侧或在多层不透明层之间的一层或多层透明层。
还可通过提供一种制造包括由多晶硅制成的半导体层的薄膜晶体管的方法来实现上面和其他特征和优点中的至少一种，该方法包括以下步骤：在基底上形成金属图案；在金属图案上形成第一绝缘层；在第一绝缘层上形成非晶硅层；利用定向横向固化工艺将非晶硅层晶化成多晶硅层；图案化多晶硅层来形成半导体层。
定向横向固化工艺可包括反复地执行晶化工艺，反复地执行晶化工艺包括以下步骤：利用具有大约365nm至大约1100nm的长度、大约5μm至大约20μm的宽度和大约150mJ/cm2至大约1000mJ/cm2的能量密度的线形激光束以脉冲形式第一次照射非晶硅层的预定区域；沿第一方向将激光束移动小于激光束宽度的一半的距离；利用所述线形激光来以脉冲形式第二次照射非晶硅层的另一预定区域。
多晶硅层可包括与第一方向平行的晶界，多晶硅层可晶化为具有小于大约15nm的表面粗糙度，所述表面粗糙度定义为多晶硅层的表面中的最低峰与最高峰之间的距离。
晶界可与电流流动方向平行。
金属图案可以是与半导体层的一部分对应的栅电极，第一绝缘层可以是栅极绝缘层。
该方法还可包括以下步骤：在半导体层上形成层间绝缘层；在层间绝缘层上形成源/漏电极，使得源/漏电极电连接到半导体层的一侧。
金属图案可以是包括一层或多层不透明层的光阻挡构件。
不透明层可包含碳，或者包含Fe、Co、V、Ti、Al、Ag、Si、Ge、Y、Zn、Zr、W、Ta、Cu、Pt和它们的合金中的至少一种。
该方法还可包括以下步骤：在半导体层上形成栅极绝缘层；在栅极绝缘层上形成栅电极，使得栅电极与半导体层的一部分叠置；在栅电极上形成层间绝缘层；在层间绝缘层上形成源/漏电极，使得源/漏电极电连接到半导体层的一侧。
金属图案还可包括位于一层或多层不透明层的一侧或在多层不透明层之间的一层或多层透明层。
透明层可包括SiOx(x＝1)、SiNx(x＝1)、MgF2、CaF2、Al2O3和SnO2中的至少一种，或者包括ITO、IZO、ZnO和In2O3中的至少一种。
还可通过提供一种包括一个或多个薄膜晶体管的显示装置来实现上面和其他特征和优点中的至少一种，其中，每个薄膜晶体管包括金属图案和在金属图案上的多晶硅半导体层，多晶硅半导体层包括与晶化生长方向平行的晶界，多晶硅半导体层的表面粗糙度小于大约15nm，多晶硅半导体层的表面粗糙度定义为多晶硅半导体层的表面中的最低峰与最高峰之间的距离。
显示装置还可包括：基底；金属图案，在基底上；栅极绝缘层，在金属图案上；半导体层，在栅极绝缘层上，半导体层包括与金属图案对应的沟道区及与沟道区相邻的源/漏区；层间绝缘层，在半导体层上；源/漏电极，在层间绝缘层上，源/漏电极电连接到源/漏区；平坦化层，在源/漏电极上；下电极，在平坦化层上，下电极电连接到源/漏电极中的一个；有机层，在下电极上，有机层包括一层或多层发射层；上电极，在有机层上。
显示装置还可包括：基底，基底包括第一区域和第二区域；金属图案，在基底的第一区域上；缓冲层，在金属图案上；半导体层，在第一区域的缓冲层上，半导体层包括沟道区和利用杂质掺杂的源/漏区；栅极绝缘层，在半导体层上；栅电极，位于栅极绝缘层上并与沟道区对应；层间绝缘层，在栅电极上；源/漏电极，在层间绝缘层上，源/漏电极电连接到源/漏区；保护层，在源/漏电极上；下电极，在第二区域的保护层上，下电极电连接到源/漏电极中的一个；有机层，在下电极上，有机层包括一层或多层发射层；上电极，在有机层上。
附图说明
通过参照附图对示例性实施例进行详细描述，上面和其他特征和优点将变得对本领域的普通技术人员来说更清楚，其中：
图1示出了根据实施例的利用定向横向固化的定向横向固化工艺的示意图；
图2示出了通过定向横向固化而晶化的多晶硅的表面粗糙度的测量值的曲线图；
图3A示出了表示在金属位于非晶硅的一部分之下的情况下通过连续横向固化结晶由非晶硅晶化的多晶硅的照片；
图3B示出了表示在金属位于非晶硅的一部分之下的情况下通过定向横向固化由非晶硅晶化的多晶硅的照片；
图4A至图4F示出了在根据实施例的包括薄膜晶体管的显示装置的制造方法中各阶段的剖视图；
图5A至图5G示出了在根据另一实施例的包括薄膜晶体管的显示装置的制造方法中各阶段的剖视图。
具体实施方式
现在，将在下文中参照附图更充分地描述示例实施例；然而，它们可以以不同的形式实施，且不应解释为局限于这里提出的实施例。相反，提供这些实施例使得本公开将是彻底和完全的，并将把本发明的范围充分地传达给本领域的技术人员。
在附图中，为了示出的清楚起见，会夸大层和区域的尺寸。还将理解的是，当层或元件被称作“在”另一层或基底“上”时，该层或元件可直接在另一层或基底上，或者也可存在中间层。另外，将理解的是，当层被称作“在”另一层“下面”时，该层可直接在下面，或者也可存在一层或多层中间层。另外，还将理解的是，当层被称作“在”两层“之间”时，该层可为所述两层之间的唯一层，或者也可存在一层或多层中间层。相同的标号始终表示相同的元件。
在下文中，将参照附图更充分地描述本发明的目标、技术构成和效果，在附图中示出了本发明的示例性实施例。i)在附图中示意性地示出了结构的形状、尺寸、比例、数量等，从而可以改变它们。ii)从观察的角度示出了附图，从而根据观察者的位置可对用于解释附图的方向或位置进行各种改变。iii)即使当说明不同的元件时，相同的标号可用于代表这些元件。iv)当使用术语“包括”或“具有”等时，除非使用术语“仅”来限定它们的内容，否则相关主题可包括其他部分。v)当通过单数术语的方式进行解释时，它可以被解释为复数方式，也可以被解释为单数方式。vi)即使当未使用副词“大约”或“基本上”来解释数值、形状、尺寸比较、位置关系等时，它们可以被解释为包括公差范围。vii)即使当引入术语“在…之后”、“在…之前”、“和”、“这里”或“随后”等，它们不意在限定时间定位(temporal location)。viii)仅为了区分的方便，选择地、代替地或反复地使用术语“第一”、“第二”等，并且这些术语不意在以任何限定的方式来理解。ix)将理解的是，当元件被称作“在”另一元件“上”、“之上”、“上方”、“下面”或“旁边”时，它可直接在该另一元件上，或者也可存在一个或多个中间元件。x)当使用连接词“或”来连接两个元件时，它表示各个元件和它们的组合，但当量词“中的任何一个”附于连接词时，它仅表示各个元件。xi)术语“对比示例”简单地用于对比，它不表示传统技术，且它可为未公开作为本发明的范围的技术。
在包括底栅型(其中，栅电极在半导体层之下)的薄膜晶体管的显示装置或包括作为底部发光型的薄膜晶体管(具有位于基底上的光阻挡构件并沿基底的方向显示图像)的显示装置中，当通过例如准分子激光退火(ELA)晶化或连续横向固化(SLS)晶化，将金属图案上的非晶硅晶化为多晶硅时，由于在薄膜晶体管的半导体层之下的例如光阻挡构件或栅电极的金属图案，会在沿金属图案方向照射到非晶硅的激光束的热源处产生热流。另外，非晶硅的晶化不会充分地发生，使得半导体层可包括未完全晶化生长区，结果，包括半导体层的薄膜晶体管的驱动特性和可靠性会劣化。
在根据实施例的薄膜晶体管和包括该薄膜晶体管的显示装置中，可通过例如薄束定向横向固化(thin beam directional lateral solidification，DLS)将在例如栅电极或光阻挡构件的金属图案上的非晶硅晶化成多晶硅。这样，可在金属图案上形成半导体层，并且该半导体层可包括不具有未完全晶化生长区的多晶硅。
首先，定向横向固化可包括通过第一次激光照射使非晶硅的第一区域晶化的方法。然后，可通过第二次激光照射使包括由第一次激光照射晶化的区域与非晶硅之间的界面的第二区域晶化。这样，可形成具有相对增大尺寸的晶粒的多晶硅。
这里，定向横向固化可不使用掩模。相反，定向横向固化可使用具有预定长度和宽度的线的形状(line shape)的激光束(即，线形(line-shaped)激光束)，即，与连续横向固化(SLS)不同。另外，可在由第一次激光照射熔化的硅结晶成多晶硅之后执行第二次激光照射，即，不同于具有大约400μm的宽度的激光束扫描或将该激光束照射到用于晶化的非晶硅表面的准分子激光退火(ELA)。
图1示出了根据实施例的使用定向横向固化的晶化工艺的示意图。
参照图1来详细地描述定向横向固化，首先可向第一区域S1照射具有预定宽度w的线形激光束，以完全熔化第一区域S1的非晶硅。
这里，用于定向横向固化的激光束可具有完全熔化区域或完全熔化相邻区域的能量，即，具有能够完全地且瞬时地或快速地熔化非晶硅的能量。
在完成第一次激光照射之后，可冷却由第一次激光照射熔化的硅，使得可在非晶硅与熔融硅之间的界面中首先产生晶化，从而形成晶种。
这里，通过在形成晶种时产生的凝结潜热，温度沿从非晶硅与熔融硅之间的界面向熔融硅的方向逐渐降低。热流可沿向熔融硅的中心部分的方向产生，从而由冷却的硅形成的多晶硅的晶粒横向生长直到熔融硅完全凝结。
这里，在多晶硅中可产生晶界，即，可产生生长的相邻晶粒之间的边界。晶粒的生长方向(即，与激光的照射方向X平行地产生的晶界)可称作次要晶界(secondary grain boundary)。
另外，多晶硅的晶粒可在熔融硅的两个界面处同时生长，从而晶粒的生长在熔融硅的中心部分处停止或结束且在面对生长的晶粒之间产生不同的晶界。该方向可与晶粒的生长方向垂直或正交，即，沿与激光照射方向(X为激光的前进方向)垂直或正交的方向Y产生的晶界称作主要晶界。
接下来，第二次可向第二区域S2照射激光，第二区域S2包括在已经形成多晶硅的第一区域S1与非晶硅之间的界面。这样，多晶硅和非晶硅可在第二区域S2中熔化。
在完成第二次激光照射之后，第二区域S2中的熔融硅可从第一区域S1的未被第二次激光照射熔化的多晶硅的晶粒的晶种生长并晶化，从而多晶硅包括长度相对增加的晶粒。
这里，可对第二次激光照射区域S2执行定向横向固化以包括主要晶界。可根据激光束的宽度w确定用于第二次激光照射的激光照射装置的移动距离d。
图2示出了表示通过定向横向固化而晶化的多晶硅的表面线(surface line)的曲线图。在图2中，(1)是多晶硅的沿激光照射方向X的表面线的曲线，(2)是多晶硅的沿与激光照射方向X垂直或正交的方向Y的表面线的曲线。
这里，表面线作为连续地示出与其他物体或材料分开的界面的表面的高度的线，通过该线的最高峰与最低峰之间的距离表示表面粗糙度。
参照图2，可以看到，在多晶硅的表面中，该线的最高峰与最低峰之间的距离(即，晶粒的表面粗糙度)小于大约15nm。因此，当与例如准分子激光退火(ELA)和连续横向固化(SLS)相比时，通过定向横向固化而晶化的多晶硅的表面粗糙度不会大。
图3A和图3B示出了表示通过使金属所处的区域A和没有金属的区域B处的非晶硅晶化形成的多晶硅的照片。具体地讲，图3A示出了通过连续横向固化(SLS)晶化的多晶硅，图3B示出了通过定向横向固化晶化的多晶硅。
参照图3A和图3B，连续横向固化(SLS)晶化在未设置有金属的区域B处可形成不包括未完全晶化生长区的多晶硅。然而，SLS在设置有金属的区域A中的形成有次要晶界的区域处可形成包括未完全晶化生长区C的多晶硅。定向横向固化在设置有金属的区域A和未设置有金属的区域B处可形成不包括未完全晶化生长区的多晶硅。
因此，对于根据实施例的薄膜晶体管和包括该薄膜晶体管的显示装置，在形成其下设置有金属图案的半导体层时，可通过使用定向横向固化将在金属图案上的非晶硅层晶化成为多晶硅层，以形成半导体层。因此，半导体层可由在金属图案上没有形成未完全晶化生长区的多晶硅制成。
图4A至图4F示出了在根据实施例的包括薄膜晶体管的显示装置的制造方法中各阶段的剖视图。
参照图4A至图4F来描述根据本实施例的包括薄膜晶体管的显示装置的制造方法，如图4A所示，可在由例如玻璃、合成树脂和不锈钢的材料制成的基底110上形成第一导电材料层(未示出)。然后，可蚀刻第一导电材料层，从而在基底110上形成彼此分开的栅电极122和电容器下电极124。
这里，第一导电材料层可由包括例如钨(W)、钼(Mo)、硅化钨(WSi2)、硅化钼(MoSi2)、铬(Cr)、铝(Al)和/或它们的合金的单层形成，或可由例如在钨(W)、铬(Cr)、钼(Mo)和/或它们的合金上沉积铝合金的多层形成。
接下来，如图4B所示，可在包括栅电极122和电容器下电极124的基底110上形成栅极绝缘层130。另外，可在栅极绝缘层130上形成非晶硅层(未示出)。然后，可通过利用例如定向横向固化将非晶硅层晶化为多晶硅层140。
这里，当通过下面的工艺蚀刻多晶硅层来形成半导体层时，可晶化在多晶硅层或非晶硅层中的与晶化生长方向平行的晶界，使得次要晶界与流经半导体层的电流方向平行，即，与电流流动方向平行。因此，可进一步改善包括半导体层的薄膜晶体管的驱动特性。
定向横向固化可不使用掩模，并可通过使用具有大约5μm至大约20μm的宽度和大约365nm至大约1100nm的长度的线形的激光束来执行晶化工艺。激光束可具有能够瞬间地或快速地完全熔化非晶硅的完全熔化区域或完全熔化相邻区域的能量。优选地，激光束具有大约150mJ/cm2至大约1000mJ/cm2的能量密度。
另外，为了进一步地容易且完全熔化非晶硅，可以以大约600w至大约1000w照射用于定向横向固化的激光束。激光束可以是以脉冲形状振荡(oscillate)的XeF或KrF激光，并可以具有预定频率且可提供印花方法(stamping method)。
这里，在定向横向固化中，第二激光照射区域可包括主要晶界，即，用于第二次激光照射的激光照射装置的移动距离d可以小于激光束的宽度的一半，从而可形成晶粒较长的多晶硅。另外，当考虑到用于定向横向固化的激光束的大约5μm至大约20μm的宽度时，激光照射装置的移动距离d可以为大约1μm至大约3μm。
接下来，如图4C所示，可以蚀刻多晶硅层140以在栅电极122上形成半导体层142并在电容器下电极124上形成电容器上电极144。
接下来，可在半导体层142的与栅电极122对应的区域上以及在基底110上的与电容器上电极144对应的区域上形成光致抗蚀剂层145。可通过使用光致抗蚀剂层145作为掩模来掺杂P型或N型杂质，以在半导体层142中形成掺杂有杂质的源/漏区141以及未掺杂杂质的沟道区。
P型杂质可包括例如硼(B)、铝(Al)、镓(Ga)和/或铟(In)。N型杂质可包括例如磷(P)、砷(As)、锑(Sb)和/或铋(Bi)。
在根据本实施例的包括薄膜晶体管的显示装置的制造方法中，可在电容器上电极144上形成光致抗蚀剂层145，使得电容器上电极144的多晶硅未掺杂杂质，从而形成金属-氧化物-硅(MOS)型电容器。然而，在一个实施方式中，可不在电容器上电极144上形成光致抗蚀剂层145，使得电容器上电极144可与半导体层142的源/漏区141一起同时掺杂有杂质，从而形成金属绝缘体金属(MIM)型电容器。
接下来，如图4D所示，可在包括半导体层142和电容器上电极144的基底110上形成层间绝缘层150。可蚀刻层间绝缘层150，以形成暴露半导体层142的源/漏区141的一部分的接触孔151。
接下来，如图4E所示，可在层间绝缘层150上形成第二导电材料层(未示出)。然后，可蚀刻第二导电材料层，以形成通过接触孔151连接到源/漏区141的源/漏电极161，从而完成根据本实施例的薄膜晶体管。这里，第二导电材料可包括例如钼-钨(Mo-W)、铝(Al)和/或诸如铝-钕(Al-Nd)的铝合金。
在一个实施方式中，根据本实施例的显示装置可包括在一个半导体层中实现了源区、沟道区和漏区的共面型薄膜晶体管，但不限于此。
接下来，可在源/漏电极161上形成平坦化层170。然后，可蚀刻平坦化层170，以形成暴露源/漏电极161中的一个的一部分的通孔175。
这里，平坦化层170可包括例如苯并环丁烯(BCB)、聚酰亚胺(PI)、聚酰胺(PA)、丙烯酸树脂和/或苯酚树脂。
根据本实施例的包括薄膜晶体管的显示装置的制造方法可包括在源/漏电极161上形成平坦化层170。然而，在一个实施方式中，可在包括源/漏电极161的基底110上形成包括例如二氧化硅(SiO2)、氮化硅(SiNx)或它们的沉积结构的无机绝缘层的保护层(未示出)，然后可在保护层上形成平坦化层170。
接下来，如图4F所示，可在平坦化层170上形成第三导电材料层(未示出)。然后，可蚀刻第三导电材料层，以形成通过通孔175连接到源/漏电极161中的所述一个的下电极180。
第三导电材料层可以是例如ITO和/或IZO的透明导电层，或者可以是包括例如铝、铝合金、银和/或银合金的反射层(未示出)。在一个实施方式中，可在反射层上形成透明导电层，从而形成具有包括反射层和透明导电层的双层结构的下电极。
接下来，可在平坦化层170上形成暴露下电极180的一部分的像素限定层185。可在通过像素限定层185暴露的下电极180上形成包括一层或多层发射层(未示出)的有机层190。然后，可在有机层190上形成上电极195，从而完成根据本实施例的包括薄膜晶体管的显示装置。
这里，像素限定层185可包括例如聚酰亚胺、苯并环丁烯系列树脂、苯酚树脂和/或丙烯酸酯。
在根据本实施例的包括薄膜晶体管的显示装置的制造方法中，可在基底110上蚀刻第一导电材料层以形成电容器下电极124，并可蚀刻多晶硅层140以形成电容器上电极144。然而，在可选择的实施方式中，可蚀刻多晶硅层140来形成电容器下电极124，并且可蚀刻第二导电材料层来形成电容器上电极144。
结果，在包括底栅型(其中，栅电极位于半导体层的下方)的薄膜晶体管的显示装置的制造方法中，可通过使用定向横向固化将栅电极上的非晶硅层形成为多晶硅层。然后，可蚀刻该多晶硅层以形成薄膜晶体管的半导体层。这样，可形成由不包括未完全晶化生长区的多晶硅制成的半导体层。
图5A至图5G示出了在根据另一实施例的包括薄膜晶体管的显示装置的制造方法中各阶段的剖视图。
参照图5A至图5G来描述根据本实施例的包括薄膜晶体管的显示装置的制造方法，如图5A所示，可在基底210的第一区域T上形成光阻挡构件215。基底可由例如玻璃、合成树脂和/或不锈钢的材料制成，并可包括第一区域T和第二区域P。
这里，光阻挡构件215可位于基底210上，并可包括一层或多层不透明层(未示出)。所述不透明层可包括例如Fe、Co、V、Ti、Al、Ag、Si、Ge、Y、Zn、Zr、W、Ta、Cu、Pt和/或它们的合金，并且/或者所述不透明层可由包含碳(C)的层制成。
另外，光阻挡构件215还可包括在不透明层的一侧或在多层不透明层之间的一层或多层透明层(未示出)。透明层可包括包含例如SiOx(x＝1)、SiNx(x＝1)、MgF2、CaF2、Al2O3、SnO2和/或它们的混合物的绝缘材料层。在一个实施方式中，透明层可包括包含例如氧化铟锡(ITO)、氧化铟锌(IZO)、ZnO和/或In2O3的导电材料层。在另一实施方式中，透明层可以以沉积有绝缘材料层和透明导电材料层二者的结构形成。
接下来，如图5B所示，可在包括光阻挡构件215的基底210上形成缓冲层220。可在缓冲层220上形成非晶硅层(未示出)。然后，可通过使用定向横向固化将非晶硅层晶化成多晶硅层230。
这里，当通过下面的工艺蚀刻多晶硅层230来形成半导体层232时，可晶化在多晶硅层230或非晶硅层中的与晶化生长方向平行的晶界，使得次要晶界与流经半导体层232的电流方向平行，即，与电流流动方向平行。因此，可进一步改善包括半导体层的薄膜晶体管的驱动特性。
另外，定向横向固化可具有大约5μm至大约20μm的宽度，并且以脉冲振荡的XeF或KrF激光的线形激光束可以以大约150mJ/cm2至大约1000mJ/cm2的能量密度向非晶硅连续照射，从而可在不使用掩模的情况下形成晶粒尺寸相对增大的多晶硅。上面描述了这种详细方法，且这里省略了对其的重复描述。
接下来，如图5C所示，可蚀刻多晶硅层230以在光阻挡构件215上形成彼此分开的半导体层232和电容器下电极234。
接下来，如图5D所示，可在包括半导体层232和电容器下电极234的基底210的整个表面上形成栅极绝缘层240。可在栅极绝缘层240上形成第一导电材料层(未示出)。然后，可蚀刻第一导电材料层来形成与半导体层232的一部分对应的栅电极245和与电容器下电极234对应的电容器上电极244。
这里，第一导电材料层可由包括例如钨(W)、钼(Mo)、硅化钨(WSi2)、硅化钼(MoSi2)、铬(Cr)、铝(Al)和/或它们的合金的单层制成，或可由在包括例如钨(W)或钨合金、铬(Cr)或铬合金和/或钼(Mo)或钼合金的层上形成铝合金的多层制成。
接下来，可利用栅电极245和电容器上电极244作为掩模掺杂P型或N型杂质，以在半导体层232中形成掺杂有杂质的源/漏区231和未掺杂有杂质的沟道区235。
这里，P型杂质可包括例如硼(B)、铝(Al)、镓(Ga)和/或铟(In)。这些元素可单独使用或可以以混合物使用。N型杂质可包括例如磷(P)、砷(As)、锑(Sb)和/或铋(Bi)。这些元素可单独使用或可以以混合物使用。
在根据本实施例的包括薄膜晶体管的显示装置的制造方法中，可通过使用栅电极245和电容器上电极244作为掩模利用杂质来掺杂半导体层232的源/漏区231。然而，在一个实施方式中，在形成栅电极245和电容器上电极244之前，可在半导体层232的沟道区235和电容器下电极234上形成光致抗蚀剂层(未示出)，然后，可形成半导体层232的源/漏区231。
另外，在根据本实施例的显示装置的制造方法中，可不利用杂质掺杂用作电容器下电极234的多晶硅，从而形成金属-氧化物-硅(MOS)型电容器。然而，在一个实施方式中，可利用杂质掺杂电容器下电极234，从而形成金属绝缘体金属(MIM)型电容器。
这里，当通过使用光致抗蚀剂层形成半导体层232的源/漏区231时，即，在形成栅电极245和电容器上电极244之前，可在电容器下电极234上不设置光致抗蚀剂层，从而可利用杂质同时掺杂半导体层232的源/漏区231和电容下电极234。
接下来，如图5E所示，可在包括栅电极245和电容器上电极244的基底210上形成层间绝缘层250。可蚀刻层间绝缘层250和栅极绝缘层240以形成暴露半导体层232的源/漏区231的一部分的接触孔251。
接下来，如图5F所示，可在层间绝缘层250上形成第二导电材料层(未示出)。然后，可蚀刻第二导电材料层来形成通过接触孔251连接到源/漏区231的源/漏电极261，从而完成根据本实施例的薄膜晶体管。这里，第二导电材料可包括例如钼-钨(Mo-W)、铝(Al)和/或诸如铝-钕(Al-Nd)的铝合金。这些材料可单独使用或可以以它们的混合物使用。
接下来，可在源/漏电极261上形成保护层270。可图案化保护层270来形成暴露源/漏电极261中的一个的一部分的通孔275。这里，保护层270可由包括例如二氧化硅(SiO2)、氮化硅(SiNx)或它们的沉积结构的无机绝缘层制成。
在根据本实施例的包括薄膜晶体管的显示装置的制造方法中，保护层270可仅形成在包括源/漏电极261的基底210上。然而，在一个实施方式中，可在保护层270上形成平坦化层(未示出)，所述平坦化层可包括例如苯并环丁烯(BCB)、聚酰亚胺(PI)、聚酰胺(PA)、丙烯酸树脂和/或苯酚树脂，且可蚀刻保护层270和平坦化层来形成暴露源/漏电极261中的一个的一部分的通孔275。这里，苯并环丁烯(BCB)、聚酰亚胺(PI)、聚酰胺(PA)、丙烯酸树脂和/或苯酚树脂可单独使用或以它们的混合物使用。
接下来，如图5G所示，可在保护层270上形成第三导电材料层(未示出)。然后，可蚀刻第三导电材料层来形成通过通孔275连接到源/漏电极261中的所述一个的下电极280。
这里，第三导电材料层可以是例如ITO和IZO的透明导电层，和/或可为包括例如铝、铝合金、银和/或银合金的反射层(未示出)。可在反射层上形成透明导电层，从而形成具有包括反射层和透明导电层的双层结构的下电极。这里，铝、铝合金、银和银合金可单独使用或以它们的混合物使用。
接下来，可在平坦化层270上形成暴露下电极280的一部分的像素限定层285。可在通过像素限定层285暴露的下电极280上形成包括一层或多层发射层(未示出)的有机层290。可在有机层290上形成上电极295，从而完成根据本实施例的包括薄膜晶体管的显示装置。
这里，像素限定层285可包括例如聚酰亚胺、苯并环丁烯系列树脂、苯酚树脂和/或丙烯酸酯。这些材料可单独使用或可以以混合物使用。
在根据本实施例的显示装置的制造方法中，可在基底210上蚀刻多晶硅层230来形成电容器下电极234，并可蚀刻第一导电材料层来形成电容器上电极244。然而，在一个实施方式中，可蚀刻第一导电材料层来形成电容器下电极234，并可蚀刻第二导电材料层来形成电容器上电极244。
结果，在根据本实施例的包括薄膜晶体管的显示装置中，当制造光阻挡构件在薄膜晶体管之下的显示装置时，可通过使用定向横向固化将光阻挡构件上的非晶硅层转变为多晶硅层，并可蚀刻多晶硅层来形成薄膜晶体管的半导体层，使得半导体层不包括未完全晶化生长区。
根据实施例，可改善薄膜晶体管的驱动特性和可靠性，因此，可改善得到的包括薄膜晶体管的显示装置的可靠性。
这里已公开了示例性实施例，虽然使用了特定的术语，但是使用这些术语并将这些术语仅以一般和描述的意义进行解释，而不是出于限制的意图。因此，本领域的普通技术人员应该理解，在不脱离本发明的由权利要求书阐述的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种薄膜晶体管，所述薄膜晶体管包括：
基底；
由多晶硅制成的半导体层，位于基底上；
金属图案，位于半导体层和基底之间，金属图案与半导体层绝缘，
其中，
半导体层包括与晶化生长方向平行的晶界，
半导体层的表面粗糙度小于15nm，半导体层的表面粗糙度定义为半导体层的表面中的最低峰与最高峰之间的距离。
2.如权利要求1所述的薄膜晶体管，其中，所述晶界与电流流动方向平行。
3.如权利要求1所述的薄膜晶体管，其中，金属图案是与半导体层的一部分对应的栅电极。
4.如权利要求3所述的薄膜晶体管，所述薄膜晶体管还包括：
栅极绝缘层，位于金属图案和半导体层之间；
层间绝缘层，位于半导体层上；
源/漏电极，位于层间绝缘层上，源/漏电极电连接到半导体层的一侧。
5.如权利要求1所述的薄膜晶体管，其中，金属图案是包括一层或多层不透明层的光阻挡构件。
6.如权利要求5所述的薄膜晶体管，其中，金属图案还包括在一层或多层不透明层的一侧或在多层不透明层之间的一层或多层透明层。
7.一种薄膜晶体管的制造方法方法，所述薄膜晶体管包括由多晶硅制成的半导体层，所述方法包括以下步骤：
在基底上形成金属图案；
在金属图案上形成第一绝缘层；
在第一绝缘层上形成非晶硅层；
利用定向横向固化工艺将非晶硅层晶化成多晶硅层；
图案化多晶硅层来形成半导体层。
8.如权利要求7所述的方法，其中，定向横向固化工艺包括反复地执行晶化工艺，反复地执行晶化工艺包括以下步骤：
利用具有365nm至1100nm的长度、5μm至20μm的宽度和150mJ/cm2至1000mJ/cm2的能量密度的线形激光束以脉冲形式第一次照射非晶硅层的预定区域；
沿第一方向将激光束移动小于激光束的宽度的一半的距离；
利用所述线形激光束以脉冲形式第二次照射非晶硅层的另一预定区域。
9.如权利要求8所述的方法，其中，
多晶硅层包括与第一方向平行的晶界，
多晶硅层晶化为具有小于15nm的表面粗糙度，所述表面粗糙度定义为多晶硅层的表面中的最低峰与最高峰之间的距离。
10.如权利要求9所述的方法，其中，所述晶界与电流流动方向平行。
11.如权利要求7所述的方法，其中，
金属图案是与半导体层的一部分对应的栅电极，
第一绝缘层是栅极绝缘层。
12.如权利要求11所述的方法，其中，所述方法还包括以下步骤：
在半导体层上形成层间绝缘层；
在层间绝缘层上形成源/漏电极，使得源/漏电极电连接到半导体层的一侧。
13.如权利要求7所述的方法，其中，金属图案是包括一层或多层不透明层的光阻挡构件。
14.如权利要求13所述的方法，其中，不透明层包含碳，或者包含Fe、Co、V、Ti、Al、Ag、Si、Ge、Y、Zn、Zr、W、Ta、Cu、Pt和它们的合金中的至少一种。
15.如权利要求13所述的方法，其中，所述方法还包括以下步骤：
在半导体层上形成栅极绝缘层；
在栅极绝缘层上形成栅电极，使得栅电极与半导体层的一部分叠置；
在栅电极上形成层间绝缘层；
在层间绝缘层上形成源/漏电极，使得源/漏电极电连接到半导体层的一侧。
16.如权利要求13所述的方法，其中，金属图案还包括位于一层或多层不透明层的一侧或在多层不透明层之间的一层或多层透明层。
17.如权利要求16所述的方法，其中，透明层包括SiOx、SiNx、MgF2、CaF2、Al2O3和SnO2中的至少一种，或者包括氧化铟锡、氧化铟锌、ZnO和In2O3中的至少一种，其中，x＝1。
18.一种显示装置，所述显示装置包括一个或多个薄膜晶体管，其中，
每个薄膜晶体管包括金属图案和金属图案上的多晶硅半导体层，
多晶硅半导体层包括与晶化生长方向平行的晶界，
多晶硅半导体层的表面粗糙度小于15nm，所述多晶硅半导体层的表面粗糙度定义为多晶硅半导体层的表面中的最低峰与最高峰之间的距离。
19.如权利要求18所述的显示装置，所述显示装置还包括：
基底；
金属图案，位于基底上；
栅极绝缘层，位于金属图案上；
半导体层，位于栅极绝缘层上，半导体层包括与金属图案对应的沟道区及与沟道区相邻的源/漏区；
层间绝缘层，位于半导体层上；
源/漏电极，位于层间绝缘层上，源/漏电极电连接到源/漏区；
平坦化层，位于源/漏电极上；
下电极，位于平坦化层上，下电极电连接到源/漏电极中的一个；
有机层，位于下电极上，有机层包括一层或多层发射层；
上电极，位于有机层上。
20.如权利要求18所述的显示装置，所述显示装置还包括：
基底，基底包括第一区域和第二区域；
金属图案，位于基底的第一区域上；
缓冲层，位于包括金属图案的第一区域及第二区域上；
半导体层，位于第一区域的缓冲层上，半导体层包括沟道区和利用杂质掺杂的源/漏区；
栅极绝缘层，位于半导体层上；
栅电极，位于栅极绝缘层上并与沟道区对应；
层间绝缘层，位于栅电极上；
源/漏电极，位于层间绝缘层上，源/漏电极电连接到源/漏区；
保护层，位于源/漏电极上；
下电极，位于第二区域的保护层上，下电极电连接到源/漏电极中的一个；
有机层，位于下电极上，有机层包括一层或多层发射层；
上电极，位于有机层上。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107492556A (zh) * 2016-06-10 2017-12-19 三星显示有限公司 显示设备
CN107863355A (zh) * 2017-10-26 2018-03-30 上海中航光电子有限公司 一种显示基板、显示装置和显示基板的制造方法
CN110379843A (zh) * 2014-02-05 2019-10-25 三星显示有限公司 有机发光显示设备

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102081106B1 (ko) * 2013-05-30 2020-06-08 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이의 제조 방법
KR102237139B1 (ko) * 2014-12-02 2021-04-08 엘지디스플레이 주식회사 복합층 구조의 차광층을 구비한 산화물 반도체를 포함하는 박막 트랜지스터 기판
KR102255589B1 (ko) * 2014-12-03 2021-05-26 엘지디스플레이 주식회사 광 도파 구조의 차광층을 구비한 산화물 반도체를 포함하는 박막 트랜지스터 기판
KR20170143082A (ko) * 2016-06-17 2017-12-29 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6307755B1 (en) * 1999-05-27 2001-10-23 Richard K. Williams Surface mount semiconductor package, die-leadframe combination and leadframe therefor and method of mounting leadframes to surfaces of semiconductor die
US6424012B1 (en) * 1999-04-20 2002-07-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a tantalum oxide blocking film
US20070155070A1 (en) * 2006-01-05 2007-07-05 Kiyoshi Ouchi Semiconductor device and method for manufacturing the same
US20070290200A1 (en) * 2006-06-02 2007-12-20 Sony Corporation Thin film semiconductor device, method of manufacturing the same and display
US20090127554A1 (en) * 2005-01-25 2009-05-21 Chih-Wei Chao Semiconductor structure having multilayer of polysilicon and display panel applied with the same

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6759628B1 (en) * 1996-06-20 2004-07-06 Sony Corporation Laser annealing apparatus
KR980012633A (ko) 1996-07-25 1998-04-30 김광호 박막 트랜지스터의 제조방법
JP3032801B2 (ja) * 1997-03-03 2000-04-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6482684B1 (en) * 1998-03-27 2002-11-19 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a TFT with Ge seeded amorphous Si layer
JP3433903B2 (ja) * 1998-09-11 2003-08-04 シャープ株式会社 半導体装置の製造方法
JP2000208771A (ja) * 1999-01-11 2000-07-28 Hitachi Ltd 半導体装置、液晶表示装置およびこれらの製造方法
JP2000216088A (ja) * 1999-01-20 2000-08-04 Sony Corp 半導体薄膜形成方法及びレ―ザ照射装置
JP2001023899A (ja) * 1999-07-13 2001-01-26 Hitachi Ltd 半導体薄膜とその半導体膜を用いた液晶表示装置及びその製造方法
JP4101409B2 (ja) * 1999-08-19 2008-06-18 シャープ株式会社 半導体装置の製造方法
JP5244274B2 (ja) * 2000-04-28 2013-07-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4230160B2 (ja) * 2001-03-29 2009-02-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100803177B1 (ko) * 2001-05-14 2008-02-14 삼성전자주식회사 액정표시장치용 박막 트랜지스터 및 그 제조방법
JP2003229578A (ja) * 2001-06-01 2003-08-15 Semiconductor Energy Lab Co Ltd 半導体装置、表示装置およびその作製方法
JP2006191127A (ja) * 2001-07-17 2006-07-20 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US7238557B2 (en) * 2001-11-14 2007-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
KR100760938B1 (ko) * 2003-04-15 2007-09-21 엘지.필립스 엘시디 주식회사 반사형 액정 표시 장치
KR100737535B1 (ko) * 2003-12-29 2007-07-10 비오이 하이디스 테크놀로지 주식회사 다결정실리콘막 형성방법
US7652291B2 (en) * 2005-05-28 2010-01-26 Samsung Mobile Display Co., Ltd. Flat panel display
KR101309491B1 (ko) 2006-11-14 2013-09-23 엘지디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
KR20080073560A (ko) 2007-02-06 2008-08-11 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법, 이를 구비하는 표시장치
KR100860007B1 (ko) 2007-03-16 2008-09-25 삼성에스디아이 주식회사 박막트랜지스터, 박막트랜지스터의 제조방법, 이를 구비한유기전계발광표시장치 및 그의 제조방법
KR100860008B1 (ko) 2007-03-20 2008-09-25 삼성에스디아이 주식회사 디렉셔널 결정화 방법을 이용한 평판 디스플레이 소자와그의 제조방법, 반도체 소자와 그의 제조방법
JP2009016667A (ja) * 2007-07-06 2009-01-22 Sony Corp 薄膜半導体装置及びその製造方法と表示装置
KR20090078631A (ko) 2008-01-15 2009-07-20 엘지디스플레이 주식회사 유기전계발광표시장치
JP2009231686A (ja) * 2008-03-25 2009-10-08 Sony Corp 表示装置の製造方法および表示装置、ならびに薄膜トランジスタの製造方法および薄膜トランジスタ
JP5042133B2 (ja) * 2008-06-13 2012-10-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100963104B1 (ko) 2008-07-08 2010-06-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6424012B1 (en) * 1999-04-20 2002-07-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a tantalum oxide blocking film
US6307755B1 (en) * 1999-05-27 2001-10-23 Richard K. Williams Surface mount semiconductor package, die-leadframe combination and leadframe therefor and method of mounting leadframes to surfaces of semiconductor die
US20090127554A1 (en) * 2005-01-25 2009-05-21 Chih-Wei Chao Semiconductor structure having multilayer of polysilicon and display panel applied with the same
US20070155070A1 (en) * 2006-01-05 2007-07-05 Kiyoshi Ouchi Semiconductor device and method for manufacturing the same
US20070290200A1 (en) * 2006-06-02 2007-12-20 Sony Corporation Thin film semiconductor device, method of manufacturing the same and display

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110379843A (zh) * 2014-02-05 2019-10-25 三星显示有限公司 有机发光显示设备
CN110379843B (zh) * 2014-02-05 2023-04-28 三星显示有限公司 有机发光显示设备
CN107492556A (zh) * 2016-06-10 2017-12-19 三星显示有限公司 显示设备
CN107492556B (zh) * 2016-06-10 2023-06-06 三星显示有限公司 显示设备
CN107863355A (zh) * 2017-10-26 2018-03-30 上海中航光电子有限公司 一种显示基板、显示装置和显示基板的制造方法

Also Published As

Publication number Publication date
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JP2011222935A (ja) 2011-11-04

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