CN102106088B - Ad转换装置 - Google Patents

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Abstract

本发明公开一种AD转换装置，是输出对应模拟的输入信号的数字输出数据的逐次比较型AD转换装置，其具有比特选择部，从输出数据的高位侧顺次选择转换对象比特；数据控制部，在每次转换对象比特被选中时，输出用于辨别转换对象比特的值的比较数据；DA转换部，输出与比较数据对应的模拟的比较信号；比较部，根据DA转换部输出的比较信号的情况，输出输入信号和比较信号的比较结果，在输出比较结果之后被复位；结束检出部，检测出比较部输出的比较结果的情况，在比较部被复位之前输出让比特选择部选择下一个转换对象比特的结束信号；输出部，输出基于比较部的比较结果而决定各比特的值的输出数据。

Description

AD转换装置
技术领域
本发明涉及AD转换装置。本发明尤其涉及异步方式的逐次比较型AD转换装置。本申请与下列美国申请相关联，主张来自下列美国申请的优先权。关于承认通过文献的参照编入的指定国，通过参照下列申请记载的内容而编入本申请，作为本申请的一部分。
申请号12/176,420申请日2008年7月21日
背景技术
公知的AD转换装置有异步方式的逐次比较型AD转换装置(比如，参照专利文献1及非专利文献1)。异步方式的逐次比较型AD转换装置，与时钟不同步地执行每个比特的转换处理。
专利文献
专利文献1：日本国专利申请公开公报特开平7-170185号
非专利文献
非专利文献1：Shuo-Wei Mike Chen，Robert W.Brodersen，″A 6b 600MS/s5.3mW Asynchronous ADC in 0.13μm CMOS″，ISSCC 2006DIGEST OFTECHNICAL PAPERS，February 8，2006，p.574-575，p.674
发明内容
本发明解决的技术问题为：
这里的异步方式的逐次比较型AD转换装置，具有用于检测出比较器的比较动作已结束的结束检出部。并且，异步方式的逐次比较型AD转换装置，当结束检出部检测出比较器的比较动作已结束，即转到下一个比特周期的处理。
比如，专利文献1所记载的AD转换装置，具有给予输入信号和不同的比较信号的电位差的反转电位的2个反相门和1异或非门(exclusive NORgate)(比如，参照段落0013)。异或非门在2个反相门的输出值一致时，输出表示比较已经结束的比较结束信号。
同时，比如非专利文献1记载的AD转换装置，具有进行差动动作的比较器器(如，FIG31.5.3)和NAND门(如非专利文献1的第3段落)。NAND门根据将FIG31.5.3所表示的比较器的差动输出信号(Qn，Qp)连接到正侧电位(被复位之后)，而发生表示下次的比特循环开始的就绪信号(ready signal)(第4段落)。
可是，专利文献1记载的AD转换装置，因为必须具备将不同的2个反转电位(譬如，电源电位的3/4电位及电源电位的1/4电位)作为阈值电位提供的特别的倒相门，所以电路规模变大。同时，非专利文献1记载的AD转换装置，因为比较器必须从转换结果输出至被复位为止处于处理待机状态，所以转换期间变长。
本发明采用的技术方案为：为了解决上述课题，在本发明的第1方式中，提供一种AD转换装置，是输出与模拟的输入信号对应的数字的输出数据的逐次比较型AD转换装置；包括：比特选择部，从输出数据的高位侧顺次选择转换对象比特；数据控制部，在每次选择转换对象比特时，输出用于辨别转换对象比特值的比较数据；DA转换部，输出与比较数据对应的模拟的比较信号；比较部，根据DA转换部已经输出比较信号的情况，输出输入信号和比较信号的比较结果，在输出比较结果之后被复位；结束检出部，检测出比较部输出的比较结果，并在比较部被复位之前先输出让比特选择部选择下一个转换对象比特的结束信号；输出部，输出基于比较部的比较结果决定各比特的值的输出数据。
另外，上述的发明概要，并非列举了本发明必要的特征的全部，这些特征群的辅助组合也能成为发明。
附图说明
图1，表示本实施方式的AD转换装置10的构成。
图2，表示顺序控制部34的动作流程图。
图3，表示AD转换装置10中的信号的时序图的一个例子。
图4，表示AD转换装置10在异步逐次比较处理(图2步骤S14)中的动作流程图。
图5，表示AD转换装置10的异步逐次比较处理(图2步骤S14)中的、AD转换装置10内的信号的时序图的一个例子。
图6，表示由数据控制部18进行的比较数据生成处理的一个例子。
图7，表示本实施方式的比较部26的构成的一个例子。
图8，表示本实施方式的结束检出部30的构成的一个例子。
图9，表示由图7示出结构的比较部26输出的正侧结果信号及负侧结果信号的一个例子，以及，由图8表示的结束检出部30输出的结束信号的一个例子。
图10，表示本实施方式的第1变形例涉及的AD转换装置10的构成。
图11，表示图10所表示的第1变形例涉及的AD转换装置10内的信号的时序图的一个例子。
图12，是与比较部26一起表示本实施形态的第2变形例涉及的DA转换部20的构成。
图13，与比较部26一起表示本实施形态的第3变形例涉及的DA转换部20的构成。
具体实施方式
以下，通过发明的实施方式说明本发明的(一)侧面，不过，以下的实施方式并不限定权力要求范围所涉及的发明，另外，在实施方式中说明的特征组合并非全部都是发明的解决手段所必须的。
图1表示本实施方式涉及的AD转换装置10构成。AD转换装置10是异步方式的逐次比较型AD(ANALOG TO DIGITAL)转换装置，输出与模拟的输入信号对应的数字的输出数据。在本实施方式中，AD转换装置10把模拟的输入信号的电压值VIN转换成N比特(N是2以上的整数)的数字的输出数据D0。
AD转换装置10具有S/H电路14、比特选择部16、数据控制部18、DA转换部20、定时发生部22、比较部26、保持部28、结束检出部30、输出部32以及顺序控制部34。S/H电路14对输入信号采样。并且，S/H电路14保持采样得到的模拟输入信号。
比特选择部16，根据被提供的转换开始信号或结束信号，从输出数据的高位侧顺次选择转换对象比特。作为一个例子，比特选择部16可以从输出数据的最高位的比特(第N比特)到最低位比特(第1比特)为止，1比特1比特地顺次选择转换对象比特。
数据控制部18针对比特选择部16每次选择的转换对象比特，生成用于辨别转换对象比特值的比较数据。即，数据控制部18输出表示用于辨别输出数据的转换对象比特值是0还是1的比较信号的比较数据。并且，数据控制部18对DA转换部20输出所生成的比较数据。另外，关于比较数据的生成方法，将在图6中详细说明。
DA转换部20，输出与数据控制部18提供的比较数据对应的模拟比较信号。即，DA转换部20，对每个由数据控制部18提供的比较数据进行DA转换。作为一个例子，DA转换部20可以是电容阵列型DA转换器。
定时发生部22，在对DA转换部20提供比较数据之后、进行了规定时间延迟的定时中，输出用于指示比较开始的比较控制信号。并且，定时发生部22，在指示比较开始之后进行了规定时间延迟的定时中，输出指示复位的比较控制信号。作为一个例子，定时发生部22可以发生脉冲状的比较控制信号，即前沿(比如上升沿)表示比较开始，后沿(比如下降沿)表示复位的脉冲状的比较控制信号。并且，定时发生部22，给予比较部26比较控制信号。
比较部26，在比较控制信号所表示的比较开始的定时中，开始进行输入信号和比较信号的比较。比较部26，作为一个例子，在比较控制信号的前沿(比如上升沿)表示比较开始的情况下，可以在该比较控制信号的前沿的定时中开始比较动作。比较部26开始比较动作之后，输出比较了输入信号和比较信号的比较结果。再者，比较部26使从开始比较动作、到输出比较结果为止产生延迟。以下，把比较部26开始比较动作到输出比较结果为止的延迟时间，称作响应时间。
作为一个例子，比较部26可以输出表示输入信号是否大于比较信号的逻辑值来作为比较结果。作为一个例子，比较部26可以在输入信号大于比较信号时输出1，在输入信号为小于等于比较信号时输出0。
并且，比较部26在比较控制信号所表示的复位的定时中将比较结果复位。比较部26，作为一个例子，当比较控制信号的后沿(比如下降沿)表示复位时，可以在该比较控制信号的后沿的定时中，开始复位动作。作为一个例子，比较部26可以按照比较结果被复位，输出预先确定的逻辑值(比如0或1的一方)。再者，以下，将从给予比较部26比较开始指示，到比较部26被复位为止的期间称作为比较期间，把从比较部26被复位，到下一次给予比较部26比较开始的指示为止的期间称作复位期间。
这样的比较部26，根据DA转换部20已输出了比较信号而输出输入信号和比较信号的比较结果，在输出了比较结果之后被复位。另外，在本实施方式中，比较部26输出差动的比较结果。即，比较部26在比较期间中输出用差动的逻辑值表示比较结果的正侧结果信号及负侧结果信号。同时，比较部26在复位期间中，输出表示被固定为一方的值的逻辑值的正侧结果信号及负侧结果信号。
保持部28，根据从比较部26输出了比较结果的情况，读取比较结果，保持所读取的比较结果。保持部28，即使在比较部26的比较结果已被复位时，也继续保持所读取的比较结果，直到比较部26输出其下一个新的比较结果为止。再者，在本实施方式中，保持部28保持差动的比较结果。代替上述方法，保持部28也可以保持差动的比较结果的其中一方的比较结果(比如正的比较结果)。
结束检出部30，在比较部26输出了比较结果之后，输出让比特选择部16选择下一个转换对象比特的结束信号。在本实施方式中，结束检出部30在检测出比较部26已经输出了比较结果后，在比较部26复位之前输出结束信号。结束检出部30，作为一个例子，可以在比较部26的正侧结果信号的逻辑值和负侧结果信号的逻辑值变成不一致的定时中，输出结束信号。这样的结束检出部30，能将被比特选择部16选择的转换对象比特从现在的比特向下1个低位比特迁移。
输出部32，根据比较部26输出的比较结果来决定输出数据的各比特的值。输出部32，作为一个例子，在转换对象比特被选中时，可以决定当输出输入信号比比较信号大的比较结果时将比特值作为1，输出输入信号小于等于比较信号的比较结果时的比特的值作为0。并且，输出部32，对应已决定了输出数据的全部的比特的值的情况，向外部输出输出数据。输出部32直到下一个输出数据被决定为止持续输出该输出数据。
顺序控制部34，控制该AD转换装置10全体的动作。顺序控制部34从外部接受表示采样周期的时钟。并且，顺序控制部34按照接受的时钟，生成指定采样期间及保持期间的采样信号，并提供给S/H电路14。同时，顺序控制部34与接受了时钟的情况对应，生成转换开始信号，提供给比特选择部16。
图2表示顺序控制部34的动作流程。顺序控制部34，是在每个采样周期(每次被提供时钟)，执行步骤S12～步骤S15的处理(S11，S16)。
在各采样周期，首先，顺序控制部34让S/H电路14做输入信号采样(S12)。如果输入信号的采样结束，则顺序控制部34让S/H电路14保持已采样的输入信号(S13)。以后，顺序控制部34让S/H电路14持续保持输入信号。
其次，顺序控制部34对比特选择部16供给转换开始信号，让比特选择部16等执行异步逐次比较处理(S14)。异步逐次比较处理具体的动作流程，在图4中详细说明。
顺序控制部34，能够让输出部32输出与在比特选择部16等执行了异步逐次比较处理的结果、输入信号对应的输出数据。其次，到下一个采样周期开始前顺序控制部34让该AD转换装置10的动作休止(S15)。这样，顺序控制部34能够抑制该AD转换装置10消费的电力。
图3表示AD转换装置10内的信号时序图的一个例子。顺序控制部34，在各采样周期被给予时钟(时刻t11，t16)。再者，采样周期既可以是被固定了的期间，也可以是适宜地变动的期间。
顺序控制部34，一接受时钟，马上将采样信号比如设置成H逻辑，让S/H电路14开始采样动作(时刻t12)。S/H电路14，在采样信号比如定为H逻辑的期间中，对采样输入信号采样(时刻t12～t13)。
其次，顺序控制部34，把采样信号设为H逻辑之后，在一定期间经过后，比如将采样信号设为L逻辑，让S/H电路14开始保持动作(时刻t13)。S/H电路14，在采样信号比如设定为L逻辑的期间中，保持已经采样的输入信号(时刻t13～时刻t16)。
其次，顺序控制部34，在让S/H电路14开始了保持动作之后，对比特选择部16给予转换开始信号(时刻t13)。比特选择部16等，按照接收到的转换开始信号，执行异步逐次比较处理(时刻t14～t15)。并且，顺序控制部34，一结束异步逐次比较处理(时刻t15)，便让该AD转换装置10动作休止，直到下一次被提供时钟为止(时刻t15～t16)。
图4，表示在AD转换装置10的异步逐次比较处理(图2步骤S14)中的动作流程图。首先，比特选择部16根据接收的转换开始信号或者结束信号(S21的Yes)，判断现在被选择的转换对象比特是否是最低位比特(S22)。
当现在被选择的转换对象比特不是最低位比特时(S22的No)，比特选择部16从输出数据的各比特中选择新的转换对象比特(S23)。更具体而言，比特选择部16，在接受到转换开始信号的情况下，选择输出数据的最高位比特来作为转换对象比特。同时，比特选择部16，如果接收到了结束信号，则将现在的转换对象比特后的下一低位比特选择作为新的转换对象比特。
其次，如果比特选择部16选择新的转换对象比特的话，数据控制部18生成用于辨别被选择的转换对象比特的值的比较数据，并对DA转换部20输出(S24)。再者，关于比较数据的生成方法，将在图6中详细说明。
其次，如果对DA转换部20提供比较数据的话，则输出与该比较数据对应的比较信号(S25)。其次，比较部26，在将比较数据提供给DA转换部20之后，到从DA转换部20输出的比较信号达到稳定为止的时间(稳定时间)，处于比较处理待命状态(S26)。其次，比较部26，在稳定时间过去之后，开始输入信号和比较信号的比较动作(S27)。
其次，比较部26输出对输入信号和比较信号进行比较的比较结果(S28)。其次，输出部32，在比较部26输出了比较结果后，决定输出数据的转换对象比特的值(S30)。输出部32，作为一个例子，可以决定如果输出了输入信号比比较信号大的比较结果时，转换对象比特的值为1，如果输出了输入信号小于等于比较信号的比较结果时，转换对象比特的值为0。并且，比较部26在开始比较动作\且规定的比较期间经过之后，被复位(S31)。
在这里，结束检出部30检测出比较部26已经输出了比较结果后，在比较部26复位之前输出结束信号(S29)。结束检出部30，作为一个例子，可以通过检测出比较部26的正侧结果信号的逻辑值和负侧结果信号的逻辑值不一致的定时，检测出比较部26已经输出了比较结果。由此，比特选择部16，因为能够在比较部26被复位之前接受到结束信号(S21)，所以可以更快开始下一个比特的处理。
并且，比特选择部16，如果选择从输出数据的最高位比特到最低位比特的全部比特的话(S22d Yes)，则对输出部32通知已结束了到最低位比特的处理，并将处理转到步骤S32。当输出部32从比特选择部16接受到关于结束了到最低位比特为止处理的通知，将输出数据的全部的比特值向外部输出(S32)。输出部32一输出输出数据，即结束异步逐次比较处理。
图5示出了在AD转换装置10的异步逐次比较处理(图2步骤S14)中的，AD转换装置10内的信号的时序图的一个例子。首先，根据转换开始信号已被输出(时刻t21)，比特选择部16，选择最高位比特(第N比特)作为转换对象比特(时刻t22)。
其次，数据控制部18，向DA转换部20输出为了判断该转换对象比特值的比较数据(时刻t23)。DA转换部20对应接收到比较数据输出比较信号。
其次，比较部26，在比较信号复位后接受比较开始的指示(时刻t24)，开始输入信号和比较信号的比较动作。比较部26接受到比较开始的指示之后，经过响应时间后输出比较结果(t25)。并且，比较部26接受到比较开始的指示，在经过一定期间后，被复位(t26)。
再者，(接受比较开始的指示之后到输出比较结果为止的时间)为给与比较部26的比较信号和输入信号的差更小的一方，比较部26的响应时间变得更长。因此，定时发生部22控制比较控制信号的发生定时，以使从比较部26开始比较动作到比较部26复位为止的期间(比较期间)，与比较部26的响应时间的最坏值相比较会更长，这样，定时发生部22能够在比较信号和输入信号的差是微小的情况下，也能确实地在比较部26输出比较结果之后将比较部26复位。
同时，结束检出部30检测出比较部26已经输出了比较结果后，在复位之前输出结束信号(时刻t25)。比特选择部16按照结束信号已被输出的情况，选择新的转换对象比特(时刻t27)。并且，以后AD转换装置10反复进行从时刻t22到时刻t27同样的处理。
根据以上，AD转换装置10，在结束检出部30复位之前输出结束信号，所以，比特选择部16能够更快开始下一个比特处理。因此，根据这样的AD转换装置10，能够更缩短转换期间。
图6，表示数据控制部18的比较数据生成处理的一个例子。再者，在本例中，该AD转换装置10的输入信号范围为0以上Vref以下。
数据控制部18，在每次转换对象比特被比特选择部16选中时，输出用于辨别被选择的转换对象比特的值的比较数据。更具体而言，数据控制部18输出表示是按照比较结果决定比被选择的转换对象比特更高位的比特的值、且转换对象比特为0的输出数据，与是按照比较结果决定比转换对象比特更高位的比特的值、且转换对象比特为1的输出数据的边界的比较数据。据此，数据控制部18，能够按照对比较信号和输入信号的大小进行比较的比较结果，让输出部32辨别该转换对象比特的值是0还是1。
比如，在转换对象比特为最高位(N比特)的情况下，数据控制部18可以输出表示输入信号范围的中心电平(Vref/2)的比较数据。作为一个例子，数据控制部18可以输出设转换对象比特(最高有效位)为1、设其他的比特为0的比较数据。
并且，可以在每次转换对象比特变迁至低位比特时，数据控制部18输出表示以对半搜索被缩小的比较范围的中心电平的比较数据。作为一个例子，数据控制部18可以输出将比转换对象比特更高位的各比特作为按照比较结果被决定的值、设转换对象比特为1，设比转换对象比特更低位的比特为0的比较数据。
图7表示本实施方式相关的比较部26的构成的一个例子。比较部26具有差动放大器102、正侧缓冲器104、负侧缓冲器106、以及闩锁核心108(ラッチコァ)。差动放大器102，接收成为比较对象的2个信号(输入信号VIN及比较信号VR)。差动放大器102，从正侧输出端输出将输入信号VIN及比较信号VR的差放大后的正侧差信号VP。同时，差动放大器102，从负侧输出端对正侧差信号VP输出把公共电位在中心进行了正负反转后的电平的负侧差信号VN。
正侧缓冲器104，接受正侧差信号VP，并将正侧差信号VP转换成表示逻辑电平的正侧结果信号。在本例中，正侧缓冲器104具有正侧缓冲器内nMOSFET142。在正侧缓冲器内nMOSFET142栅极，给与被差动放大器102正侧输出端输出的正侧差信号VP。
负侧缓冲器106，接收负侧差信号VN，并将负侧差信号VN转换成表示相对于正侧结果信号反转后的逻辑电平的负侧结果信号。在本例中，负侧缓冲器106，具有负侧缓冲器内nMOSFET144。在负侧缓冲器内nMOSFET144的栅极，给与被差动放大器102负侧输出端输出的负侧差信号VN。
闩锁核心108在比较期间中，保持正侧结果信号的逻辑电平及负侧结果信号的逻辑电平。同时，闩锁核心108在复位期间中，将内部保持的正侧结果信号的逻辑电平及负侧结果信号的逻辑电平两者复位成表示规定逻辑值的逻辑电平。
在本例中，闩锁核心108具有复位nMOSFET140、正侧nMOSFET146、正侧pMOSFET148、负侧nMOSFET150、负侧pMOSFET152、正侧复位pMOSFET154以及负侧复位pMOSFET156。复位nMOSFET140栅极被给予比较控制信号。复位nMOSFET140源极被连接到接地电位(L逻辑电平)。复位nMOSFET140的漏极连接正侧缓冲器内nMOSFET142源极及负侧缓冲器内nMOSFET144源极。这样的复位nMOSFET140，比较控制信号在H逻辑(比较期间)中为导通，在L逻辑(复位期间)中为关断。
正侧nMOSFET146的栅极及正侧pMOSFET148的栅极被共同连接。正侧nMOSFET146的漏极及正侧pMOSFET148的漏极被共同连接。正侧nMOSFET146源极与负侧缓冲器内nMOSFET144漏极连接。正侧pMOSFET148源极与电源电位(H逻辑电平)连接。这样的正侧nMOSFET146及正侧pMOSFET148，因为栅极及漏极被共同连接，所以，其动作变成当一方为导通的情况下，另一方变为关断。
负侧nMOSFET150栅极及负侧pMOSFET152栅极被共同连接。负侧nMOSFET150漏极及负侧pMOSFET152漏极被共同连接。负侧nMOSFET150源极被连接到正侧缓冲器内nMOSFET142漏极。负侧pMOSFET152源极被连接到电源电位(H逻辑电平)。这样的负侧nMOSFET150及负侧pMOSFET152，因为栅极及漏极被共同连接，所以，其动作当一方为关断的情况下，另一方成为导通。
同时，正侧nMOSFET146及正侧pMOSFET148漏极被正侧输出端160连接。负侧nMOSFET150及负侧pMOSFET152漏极被负侧输出端162连接。
并且，正侧nMOSFET146及正侧pMOSFET148栅极与负侧nMOSFET150及负侧pMOSFET152漏极连接。同时，负侧nMOSFET150及负侧pMOSFET152栅极与正侧nMOSFET146及正侧pMOSFET148漏极连接。
因此，在正侧nMOSFET146导通且正侧pMOSFET148关断的情况下，负侧nMOSFET150变为关断，而负侧pMOSFET152变为导通。同时，正侧nMOSFET146关断且正侧pMOSFET148为导通的情况下，负侧nMOSFET150成为导通，负侧pMOSFET152成为关断。由此，当正侧输出端160为电源电位(H逻辑电平)情况下，负侧输出端162成为接地电位(L逻辑电平)，负侧输出端162是接地电位(L逻辑电平)的情况下，正侧输出端160成为电源电位(H逻辑电平)的状态，即形成互相反转的开关动作。
正侧复位pMOSFET154，在栅极被给予比较控制信号。正侧复位pMOSFET154的漏极与正侧输出端160连接。正侧复位pMOSFET154源极与电源电位(H逻辑电平)连接。这样的正侧复位pMOSFET154，在比较控制信号为H逻辑(比较期间)中关断，在L逻辑(复位期间)中导通。
负侧复位pMOSFET156，在栅极被给予比较控制信号。负侧复位pMOSFET156的漏极与负侧输出端162连接。负侧复位pMOSFET156源极与电源电位(H逻辑电平)连接。这样的负侧复位pMOSFET156，在比较控制信号为H逻辑(比较期间)中关断，在L逻辑(复位期间)中导通。
这样的构成的比较部26在复位期间中，复位nMOSFET140为关断，正侧复位pMOSFET154及负侧复位pMOSFET156为导通。据此，比较部26在复位期间中，能够从正侧输出端160及负侧输出端162输出规定逻辑电平(H逻辑电平)。
同时，这样构成的比较部26，在比较期间中，复位nMOSFET140导通，正侧复位pMOSFET154及负侧复位pMOSFET156为关断。因此，在比较期间的开始定时中，当正侧差信号VP比负侧差信号VN大的情况下，正侧缓冲器内nMOSFET142的漏极的电位变低，负侧缓冲器内nMOSFET144漏极的电位变高。因此，成为正侧nMOSFET146关断，正侧pMOSFET148导通，负侧nMOSFET150导通，负侧pMOSFET152关断。该结果，正侧输出端160为H逻辑电平，负侧输出端162成为L逻辑电平。
同时，在比较期间的开始定时中，在正侧差信号VP比负侧差信号VN小的情况下，正侧缓冲器内nMOSFET142的漏极的电位变高，负侧缓冲器内nMOSFET144漏极的电位变低。因此变为：正侧nMOSFET146导通，正侧pMOSFET148关断，负侧nMOSFET150关断，负侧pMOSFET152导通。结果，正侧输出端160成为L逻辑电平，负侧输出端162成为H逻辑电平。
这样，比较部26在比较期间中，能够输出以差动的逻辑值表示比较结果的正侧结果信号及负侧结果信号。进一步，比较部26，在复位期间中，能够输出表示被固定为一方的值的逻辑值(比如H逻辑)的正侧结果信号及负侧结果信号。
图8表示本实施方式相关的结束检出部30的构成的一个例子。作为一个例子，结束检出部30可以具有EXOR电路60。EXOR电路60输出信号，该信号是在正侧结果信号的逻辑值和负侧结果信号的逻辑值不一致时成为第1逻辑(比如H逻辑)信号，在一致的情况中构成第2逻辑(比如，L逻辑)的信号。这样，结束检出部30在正侧结果信号的逻辑值和负侧结果信号的逻辑值为不一致的定时中，能够输出结束信号。
再者，结束检出部30，代替EXOR电路60，可以具有输出把正侧结果信号和负侧结果信号的差放大后的放大信号的差动放大器、在放大信号的绝对值比预定的值大的定时中输出结束信号的比较器。即使是这样的构成，EXOR电路60也能在比较部26复位之前输出结束信号。
图9表示由图7示出的构成的比较部26所输出的正侧结果信号及负侧结果信号的一个例子，以及，图8表示的结束检出部30所输出的结束信号的一个例子。比较部26内的差动放大器102，如果接收到比较开始的指示(时刻t101)，便将输入信号和比较信号的差进行差动放大(时刻t101～t102)。从比较开始的指示延迟了规定的时间之后(时刻t102)，比较部26内的正侧缓冲器器104及负侧缓冲器106，将正侧结果信号作为H逻辑(或L逻辑)，将负侧结果信号作为与正侧结果信号相反的逻辑。闩锁核心108，到接收复位的指示为止，保持正侧结果信号及负侧结果信号的逻辑(时刻t102～t103)。
在这里，结束检出部30内的EXOR电路60，在正侧结果信号的逻辑及负侧结果信号的逻辑不一致的定时中(时刻t102)，将结束信号从L逻辑变化成H逻辑。这样结束检出部30，能在比较部26复位之前，输出结束信号。
图10表示本实施方式的第1变形例涉及的AD转换装置10的构成。本变形例涉及的AD转换装置10，因为采用了与图1所示的本实施方式涉及的AD转换装置10大体上相同的构成及功能，所以对与本实施方式的AD转换装置10所具有的部件大体上相同的构成及功能的部件附加同样的符号，省略不同点以外的说明。
本变形例涉及的AD转换装置10，还具有复位调整部62。复位调整部62，根据从比较部26开始比较的定时、到比较部26输出对输入信号和比较信号进行比较的比较结果的定时为止的响应时间，变更有关下一个转换对象比特的由比较控制信号表示的复位的定时。本变形例涉及的AD转换装置10，因为可以变更从比较部26的比较动作的开始定时到复位的定时为止的比较期间，所以，能够控制比较部26消费的电力。
图11，表示图10所示的第1变形例相关联的AD转换装置10内的信号的时序图的一个例子。在比较部26被给予的比较信号和输入信号之差越小，从比较部26接收到比较开始的指示之后到输出比较结果为止的响应时间变得越长。因此，定时发生部22控制比较控制信号，延长比较部26开始比较动作之后到被复位为止的期间(比较期间)，使其长于比较部26响应时间的最坏值。由此，定时发生部22能防止在比较部26输出比较结果之前将比较部26复位。
在这里，从DA转换部20输出的比较信号，进行与对半搜索对应的变化。即，比较信号在转换对象比特每次1个比特1个比特向低位变迁时，从紧接之前的电平输入信号范围的1/4电平、1/8电平、1/16电平，1/32电平，1/64电平，…，地变化。因此，在转换对象比特每次1比特向低位变迁的过程中的某一比特中，输入信号和比较信号的差是很微小的情况下，在一比特的下一个比特的输入信号和比较信号的差与比较信号的变动量大体上相同。也就是当在某一比特中，输入信号和比较信号的差是很微小的情况下，在一比特的下一比特的输入信号与比较信号之差变得比较大。
根据以上说明，当在某一比特中，比较部26的响应时间长的时候(比如，比较部26响应时间比阈值长时)，对该比特的下一比特的比较部26的响应时间变得比较短。因此，复位调整部62如图17A和时刻t31所表示的那样，作为一个例子，在从比较部26开始比较的定时，到比较部26输出对输入信号和比较信号比较的比较结果的定时为止的响应时间TR更长时，由关于下一个转换对象比特的比较控制信号所表示的复位的定时可以加快。这样，复位调整部62，能缩短比较部26的比较期间(即，从开始比较动作到被复位的期间)，从而得以降低比较部26消费的电力。
需要说明的是，如果做对半搜索，则DA转换部20输出的比较信号的变化量，为更低位的转换对象比特的变化量变得更小。因此，即使在比较部26响应时间长的情况下，如果转换对象比特是比较低位比特时，复位调整部62，也不会大幅度地加快复位的定时。所以，作为一个例子，复位调整部62以转换对象比特是比预先被决定的比特位置处于高位作为条件，在响应时间更长的情况下，可以再将关于下一转换对象比特的由比较控制信号表示的复位的定时加快。以此，复位调整部62，能够有效地降低被比较部26消费的电力。
图12与比较部26一起表示本实施方式的第2变形例涉及的DA转换部20的构成。本变形例的AD转换装置10，因为采用了与图1所示的本实施方式涉及的AD转换装置10大体上相同的构成及功能，所以对与本实施方式的AD转换装置10所具有的部件大体上相同的构成及功能的部件附加同样的符号，省略不同点以外的说明。
本变形例相关联的DA转换部20，可以是包含S/H电路14功能的电荷再分配型DA转换器(比如，参照美国专利公开公报US2007/0132626)。电荷再分配型DA转换部20，在采样时间中，对输入信号的电压(输入电压)VIN采样。同时，DA转换部20，在保持时间中，保持已采样的输入电压VIN。并且，DA转换部20，在保持时间中，从输出端输出从与所给予的比较数据DR对应的电压(比较电压)VR，减去已经采样的输入电压VIN的电压(VR-VIN)。
同时，在本变形例中，比较部26，对从DA转换部20输出端输出的输出电压和公共电位进行比较，并输出比较结果。这样，比较部26能够输出比较输入电压VIN和比较电压VR的比较结果。
本变形例涉及的AD转换装置10，能用比较少的电力进行AD转换。另外，本变形例涉及的AD转换装置10，还可以是在DA转换部20的前段具有S/H电路14的构成。
图13与比较部26一起表示本实施方式涉及的第3变形例的DA转换部20构成。本变形例的AD转换装置10，因为采用了与图1所示的本实施方式涉及的AD转换装置10大体上相同的构成及功能，所以对与本实施方式的AD转换装置10所具有的部件大体上相同的构成及功能的部件附加同样的符号，省略不同点以外的说明。
本变形例的AD转换装置10，输出与差动的模拟输入电压(VIN-p，VIN-n)对应的数字的输出数据。本变形例有关的DA转换部20，具有正侧的DA转换器96-p和负侧的DA转换器96-n。
正侧的DA转换器96-p，是电荷再分配型，在采样时间中，将正侧的输入电压VIN-p采样，在保持的时间中保持已采样的正侧的输入电压VIN-p。同时，正侧DA转换器96-p，在保持时间中，作为基准电压，被输入正侧基准电压+VREF。并且，正侧的DA转换器96-p，在保持时间中，输入比较数据DR，结果，输出从正侧的输入电压VIN-p减去了与比较数据DR对应的正侧的比较电压VR-p的电压(VIN-p-VR-p)。
负侧的DA转换器96-n，是电荷再分配型，在采样时间中将负侧的输入电压VIN-n采样，在保持时间中保持已采样的负侧的输入电压VIN-n。同时，负侧的DA转换器96-n，在保持时间中，作为基准电压，相对正侧基准电压+VREF提供正负反转的负侧基准电压-VREF。并且，负侧的DA转换器96-n，在保持时间中，被供给比较数据DR，结果，从负侧的输入电压VIN-n，输出减去了与比较数据DR对应的负侧的比较电压VR-n之后的电压(VIN-n-VR-n)。
同时，在本变形例子中，比较部26输出对正侧的输入电压VIN-p与负侧的输入电压VIN-n的差电压、和正侧的比较电压VR-p与负侧的比较电压VR-n的差电压进行比较后的比较结果。这样的比较部26，能够输出差动的输入电压VIN和差动的比较电压VR的比较结果。
以上，通过实施方式说明了本发明的(一)侧面，不过，以上的实施方式并不限定权利要求所涉及的发明，另外，本行业专业人员明白，能够对上述实施例加以多种多样的改良和变更。根据权利要求的记载可以明确，实施了这样的变更和改良的实施方式也包含在本发明的技术范围之内。
在权利要求、说明书、和附图中表示的装置、系统、程序、和在方法中的动作、次序、步骤，和阶段等的各处理的实行顺序，只要没有特别注明“比...先”、“在...之前”等，或者只要不是后边的处理必须使用前面的处理的输出，就可以以任意的顺序实施。有关专利请求的范围、说明书和附图中的动作流程，为了说明上的方便，使用了“首先”、“其次”、等字样加以说明，但即使这样也不意味着以这个程序实施是必须的条件。
符号说明：
10AD转换装置，14S/H电路，16比特选择部，18数据控制部，20DA转换部，22定时发生部，26比较部，28保持部，30结束检出部，32输出部，34顺序控制部，60EXOR电路，62复位调整部，102差动放大器，104正侧缓冲，106负侧缓冲，108闩锁核心，140复位nMOSFET，142正侧缓冲内nMOSFET，144负侧缓冲内nMOSFET，146正侧nMOSFET，148正侧pMOSFET，150负侧nMOSFET，152负侧pMOSFET，154正侧复位pMOSFET，156负侧复位pMOSFET，160正侧输出端，162负侧输出端。

Claims (7)

1.一种AD转换装置，是输出与模拟的输入信号对应的数字的输出数据的逐次比较型AD转换装置；包括：
比特选择部，从所述输出数据的高位侧顺次选择转换对象比特；
数据控制部，在每次选中所述转换对象比特时，输出用于辨别所述转换对象比特的值的比较数据；
DA转换部，输出与所述比较数据对应的模拟的比较信号；
比较部，根据所述DA转换部输出的所述比较信号的情况，输出所述输入信号和所述比较信号的比较结果，在输出所述比较结果之后被复位；
结束检出部，检测出所述比较部输出的所述比较结果的情况，在所述比较部被复位之前输出让所述比特选择部选择下一个所述转换对象比特的结束信号；
输出部，输出基于所述比较部的比较结果而决定各比特的值的输出数据；
定时发生部，在将所述比较数据提供给所述DA转换部之后进行了规定时间延迟的定时中，产生用于指示比较开始的比较控制信号；
所述比较部，在所述比较控制信号所表示的比较开始的定时中，开始所述输入信号和所述比较信号的比较；
所述定时发生部，在从所述比较开始进行了规定时间延迟的定时中输出表示复位的所述比较控制信号；
所述比较部，在被所述比较控制信号表示的复位的定时中，复位比较结果；
还具有根据从所述比较部开始比较的定时、到所述结束检出部输出所述结束信号为止的响应时间，变更关于下一个所述转换对象比特的由所述比较控制信号表示的所述复位的定时的复位调整部。
2.根据权利要求1所述的AD转换装置，
所述数据控制部输出，表示是根据比较结果决定比所述转换对象比特更高位的比特的值、且所述转换对象比特为0的输出数据，和是根据所述比较结果决定比转换对象比特更高位的比特的值、且所述转换对象比特为1的输出数据的边界的比较数据。
3.根据权利要求1所述的AD转换装置，
所述定时发生部，在指示所述比较开始之后进行了规定时间延迟后的定时中，输出指示复位的所述比较控制信号；
所述比较部，在所述比较控制信号表示的复位的定时中，复位比较结果，在比较期间输出以差动的逻辑值表示所述比较结果的正侧结果信号及负侧结果信号，在复位期间中，输出表示被一方的值固定的逻辑值的正侧结果信号及负侧结果信号；
所述结束检出部，在所述正侧结果信号的逻辑值和所述负侧结果信号的逻辑值变为不一致的定时中，输出所述结束信号。
4.根据权利要求1所述的AD转换装置，包括，
所述定时发生部，从所述比较开始在进行了规定时间延迟的定时中输出表示复位的所述比较控制信号；
所述比较部，在所述比较控制信号表示的复位的定时中，复位比较结果，在比较期间中输出以差动的逻辑值表示所述比较结果的正侧结果信号及负侧结果信号，在复位期间中输出表示被一方的值固定的逻辑值的正侧结果信号及负侧结果信号；
所述结束检出部，
输出放大了所述正侧结果信号和所述负侧结果信号之差的放大信号的差动放大器；以及，
在所述放大信号的绝对值变成大于预定值的定时中，输出所述结束信号的比较器。
5.根据权利要求1所述的AD转换装置，
所述复位调整部，在所述响应时间更长时，关于下一个所述转换对象比特的、由所述比较控制信号表示的所述复位的定时进一步加快。
6.根据权利要求5所述的AD转换装置，
所述复位调整部，以所述转换对象比特相比预定的比特位置更高位作为条件，在所述响应时间更长的情况下，关于下一个所述转换对象比特的由所述比较控制信号表示的所述复位的定时进一步加快。
7.根据权利要求1至6中的任何一项所述的AD转换装置，所述DA转换部是电容阵列型DA转换器。
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