CN102105986B - 集成电路及集成电路制造方法 - Google Patents

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Abstract

集成电路包括承载至少一个晶体管的衬底，所述晶体管包括通过栅极区栅格(14)分隔的源极区和漏极区(D，S)的交替栅格(1)，例如源极区和漏极区的棋盘状图案。源极区(S)垂直连接至第一金属层，漏极区(D)垂直连接至第二金属层。第一金属层和第二金属层中至少之一包括多个相互连接的金属部分(32，42)构成的金属栅格(30，40)，其中所述多个金属部分设置为使得所述栅格包括用于将相应衬底部分连接至另一金属层的多个间隙(34，44)。还公开了制造这种集成电路的方法。

Description

集成电路及集成电路制造方法
技术领域
本发明涉及具有至少一个晶体管的集成电路(IC)，所述晶体管包括单位单元的栅格，单位单元包括通过栅极区栅格分隔的源极和漏极区。
本发明还涉及制造这种IC。
背景技术
诸如CMOS IC之类的IC尺寸的持续缩小给IC设计者带来了艰巨的设计挑战，并不是因为特征尺寸的减小常常伴随着在IC中集成更多数目部件的需求。典型地，这使得越来越难以保证IC的所有半导体部件能够正确连接至IC的金属层。另外，在实现IC的构成件如晶体管的特征尺寸的减小同时，必须保证晶体管的性能或者至少保证IC的整体性能不会受到不利的影响。显然，上述这些挑战绝非是轻而易举的。
例如，难以实现紧凑的功率晶体管，因为这种晶体管典型地必须提供高功率输出，为此需要低阻沟道。这可以通过增加沟道尺度以及通过以叉指方式平行放置源极(S)、漏极(D)和沟道(C)区的条带例如SCDCSCDC…来实现。然而，这种布局并非十分面积高效，且需要叉指金属结构来连接这些晶体管区域，叉指金属结构由于其复杂性而不能自动选路，因此增加了设计的复杂度和成本。
在US 2006/0238241中公开了一种改进布局。该专利申请公开了一种QVDMOS晶体管，包括源极和漏极区的棋盘状图案，其中源极和漏极区通过栅极区栅格而彼此分隔。这改进了晶体管的有效沟道宽度，但是使得晶体管区域与IC的金属层之间的互连复杂化，如US2006/0238241中所述。此外，另一问题在于源极和漏极区的面积高效棋盘状布局使得更加难以提供与衬底的额外接触部。这在CMOS技术中是特别重要的，在CMOS技术中需要与衬底的接触部来防止闭锁(latch-up)。可以在晶体管外围设置额外接触部，但是这具有如下缺点：需要相对大数目的接触部来提供令人满意的针对闭锁的保护，从而抵消了由棋盘状布局所带来的面积增益。
发明内容
本发明旨在提供一种克服前述问题中至少一部分问题的IC。
本发明还旨在提供一种制造这种IC的方法。
根据本发明的一个方面，提供了一种IC，包括承载至少一个晶体管的衬底，所述晶体管包括通过栅极区栅格分隔的源极区和漏极区的交替栅格，其中相应源极区垂直连接至第一金属层，相应漏极区垂直连接至第二金属层，第一金属层和第二金属层中至少之一包括多个部分地相互连接的金属部分构成的金属栅格，其中所述多个金属部分设置为使得所述金属栅格包括用于将相应衬底部分连接至另一金属层的多个间隙。
这种IC具有如下优点：较高金属层可以通过部分交迭的矩形金属部分之间的周期性间隙而连接至较低的金属层或衬底中的结构，这有助于交替的源极区和漏极区的互连。在本发明的上下文中，术语衬底可以指公共芯片衬底、公共芯片衬底顶部上的外延层、或者n阱中嵌入的局部p阱例如三阱技术。
在优选实施例中，交替栅格包括多个单位单元，每一单位单元包括N个构成件的栅格，N是值至少为四的整数，所述N个构成件包括单独的衬底接触部以及(N-1)个源极区和漏极区，单位单元的源极区和漏极区通过栅极区栅格的至少一部分而分隔。
在这种IC中，与衬底的连接包括在由单位单元的构成件所定义的棋盘状图案中，从而在晶体管布局的外围无需额外的衬底接触部。这具有如下的进一步优点：需要较少的接触部，因为栅格中衬底接触部的规则性提供了一种连接衬底的更为有效的方式。因此，在CMOS IC的情况下，可以通过单位单元中的衬底接触部提供非常高效的闭锁保护。为此，可以根据为提供有效的闭锁保护所需要的衬底接触部的数目，来选择单位单元的尺寸，即N的值。衬底接触部的数目可以使用适当的仿真模型和/或实验数据来确定。这样，衬底接触部的数据可以保持为所需的接触部最小数目，因此减小了IC的面积开销和成本。
然而，应当认识到，本发明不限于CMOS IC，并且衬底接触部可以用于闭锁保护之外的其他目的，例如用于向衬底的特定部分提供反向偏置。
在一个实施例中，每个单位单元中源极区总数与漏极区总数之间存在1的差别。例如，每一单位单元可以包括(N/2)个源极区和(N/2-1)个漏极区。这为晶体管在性能和有效栅极宽度方面提供了最为面积高效的布局。
在CMOS IC的情况下，衬底接触部可以为nMOS晶体管提供与p型衬底的直接接触。备选地，衬底可以包括多个n阱，其中每一单位单元的衬底接触部连接至所述n阱之一。这会为pMOS晶体管提供闭锁保护设置。
优选地，第一金属层和第二金属层中至少之一包括多个部分交迭的矩形金属部分，这些矩形金属部分设置为使得所述金属层包括用于将衬底接触部连接至另一金属层的多个间隙。在金属栅格中提供周期性间隙或开口有助于将衬底接触部直接连接至较高的金属层，因此减小了制造IC的成本。
在一个实施例中，每一矩形金属部分均有与相应的源极区或漏极区基本上类似的面积和形状。这意味着第一金属栅格和第二金属栅格能够彼此叠置，其中这两个金属栅格中上金属栅格的矩形部分通过下金属栅格中的间隙连接至衬底中的相应区域。应当指出，在本发明的上下文中，词语“矩形”包括方形。
使用本发明的金属栅格进一步有助于将这些栅格连接至IC的最高金属层，这些最高金属层典型地是低欧姆的例如用以提供良好导电的外部连接。具体地，IC可以包括通过至少一个叠置过孔导电耦合至第一金属栅格的第一低欧姆金属层，和/或通过至少一个叠置过孔导电耦合至第二金属栅格的第二低欧姆金属层。这是重要的优点，因为与使用基于条的互连的现有技术IC(不能使用叠置过孔来连接，因为过孔尺寸太大而不能允许连接至小尺寸的金属条)相反，矩形部分提供足够大的面积以容纳这种叠置过孔。
当至少一个晶体管是功率晶体管时本发明特别有利，这是因为功率晶体管的尺度典型地由晶体管的功率需求支配(这对于例如数字逻辑电路中的晶体管来说较小)。因此，通过本发明的晶体管布局，可以大大减小功率晶体管的尺寸。
本发明的IC可以集成在电子设备中，这些电子设备例如线性(AB类)音频功率放大器、开关(D类)音频功率放大器、线性稳压器、开关电压(功率)转换器、HF和RF放大器以及用于总线和电缆的线性驱动器。如果电子设备自身较小(例如，手持设备如移动通信设备)，则特别有利，因为本发明的IC中实现的尺寸缩减释放了电子设备中有价值的额外面积以用于其他功能。更重要的是，尺寸缩减有助于制造成本降低的IC，因为IC的成本随其面积而缩减，因此降低了包括该IC的电子设备的成本。这是重要的优点，因为消费电子市场上的竞争激烈，从而制造成本降低在提升市场地位方面扮演着重要角色。
根据本发明的另一方面，提供了一种制造集成电路的方法，所述集成电路包括在衬底上形成的至少一个晶体管，所述方法包括：提供承载至少一个晶体管的衬底，所述晶体管包括通过栅极区栅格分隔的源极区和漏极区的交替栅格；提供第一金属层，使得相应源极区垂直连接至第一金属层；以及提供第二金属层，使得相应漏极区垂直连接至第二金属层，其中，第一金属层和第二金属层中至少之一包括多个相互连接的金属部分构成的金属栅格，其中所述多个金属部分设置为使得所述金属栅格包括用于将相应衬底部分连接至另一金属层的多个间隙。
提供由这种多个部分交迭的矩形金属部分构成的至少一个金属栅格有助于形成金属到金属或者金属到衬底的互连，如前所述。
在优选实施例中，提供衬底的步骤包括在所述衬底上提供单位单元的栅格，每一单位单元包括N个构成件的栅格，N是值至少为四的整数，所述N个构成件包括单独的衬底接触部以及(N-1)个源极区和漏极区，单位单元的源极区和漏极区通过栅极区栅格的至少一部分而分隔。这提供了占用面积减小的IC，如前所述。
附图说明
参考附图，通过非限制性示例更加详细地描述本发明的实施例，附图中：
图1示意性示出了本发明IC的晶体管布局的实施例；
图2示意性示出了图1的晶体管布局中的电流；
图3示意性示出了图1的晶体管布局中用于互连源极区的金属栅格；
图4示意性示出了图1的晶体管布局中用于互连漏极区的金属栅格；
图5示出了使用基于条的功率CMOS晶体管的IC设计的布局；以及
图6示出了使用具有图1的晶体管布局的CMOS功率晶体管的IC设计的布局。
具体实施方式
应当理解，附图仅仅是示意性的，且没有按比例绘制。还应理解，贯穿附图使用相同附图标记来表示相同或相似部分。
图1示出了根据本发明实施例的晶体管如功率MOS晶体管的布局。在该布局中，标记为S的源极区和标记为D的漏极区按照栅格(grid)1来布局，栅格1例如棋盘状(checkerboard)图案，其中源极区S和漏极区D通过栅极区的栅格14而分隔。源极、漏极和栅极区可以任何合适的方式形成。例如，栅极区可以是多晶硅栅极区，并且可以通过绝缘材料与之下的沟道区绝缘，绝缘材料例如SiO2或高k电介质材料，高k电介质材料是介电常数高于SiO2的材料。
栅格1被分为多个单位单元10，每个单位单元包括N个构成件，其中N是值至少为四的正整数。N个构成件包括N-1个源极和漏极区以及衬底接触部12，从而每一单位单元有助于连接结合了栅格1的IC的金属层。这种衬底接触部12意在用于向晶体管提供闭锁保护，但是也可以用于其他目的，如用来向衬底提供(反向)偏置。在CMOS晶体管的情况下，衬底接触部12将位于nMOS(功率)晶体管的衬底中，以及位于pMOS(功率)晶体管的n阱中，以有助于必要的闭锁保护。
单位单元的尺寸典型地基于要实现通过这些衬底接触部提供的所需功能而需要的衬底接触部12的数目。例如，在NXP的CMOS75技术(0.35微米双阱3.3V CMOS技术)中针对功率晶体管的闭锁保护情况下，N已被计算为十六。然而，对于不同技术，例如对于不同CMOS技术，N的值可以不同。这还可能取决于要通过衬底接触部12提供的功能。
在图1中，单位单元10和栅格1被示出为具有方形布局。这仅仅作为非限制性示例。单位单元10一般地具有H*V＝N的尺度，其中H是水平方向上构成件的数目，V是竖直方向上构成件的数目。H和V可以具有相同的值，得到方形构成件10；或者可以具有不同的值，得到矩形构成件10。类似地，栅格1也可以采取不同形状，例如矩形形状或者甚至非矩形形状如L形或U形。因此，本发明的晶体管布局使得可以更有效地使用可用硅面积，特别是在可用面积具有不便的形状即非矩形形状时。
应当认识到，因为可以使用垂直接触部来接触衬底，可以减少为衬底提供有效闭锁保护所需要的接触部数目，从而减少晶体管(包括其互连结构)的占用面积。这对于必须处理大电流如1安培或更大电流的晶体管(即，功率晶体管)特别有利，因为这种晶体管需要非常大的栅极有效宽度，例如超过104微米，并因此具有比数字逻辑晶体管大若干数量级的覆盖面积，从而如果能够减小这种功率晶体管的覆盖面积则可以实现IC总体面积上的大增益。这种功率晶体管例如可以用于音频功率放大器、稳压器、电压转换器、RF放大器、总线驱动器等中。
在图1中，每一单位单元10具有其自身的栅极区栅格14，各栅格经由桥接栅结构16而相互连接。换言之，在衬底接触部12周围省略了栅极区。然而，该栅极栅格设置仅仅作为非限制性示例示出。还可以设想其他设置，例如针对棋盘状栅格1的单一栅极栅格14，其中衬底接触部12也被栅结构所围绕。
现有技术中已知，基于源极和漏极区交替栅格的晶体管布局提供了一种面接高效的方式来向晶体管提供大的有效沟道宽度。这是因为这种交替栅格包括许多并行沟道。这在图2中演示，其中更详细地示出了栅格1的单位单元10。栅极结构栅格14定义了何处电流能够在漏极区D和源极区S之间流动，如图2中的箭头所示。
实线箭头标识了单位单元10内部的电流(或沟道)，而虚线箭头标识了两个相邻单位单元10之间共享的电流(或沟道)。图2中的单位单元10具有28个单位的有效沟道宽度，与此相比，基于平行叉指漏极和源极条的现有技术一维晶体管具有16个单位的有效沟道宽度。通过将实线箭头计为单个沟道宽度单位且将虚线箭头计为半个沟道宽度单位(因为与另一单位单元共享该沟道)，可以获得有效沟道宽度。这清楚地表明了图2的棋盘状布局每单位面积的沟道宽度改进。图2中的单位单元10在四边上被其他单位单元10包围。显然，对于位于栅格1边沿上的单位单元10，有效沟道宽度将略低，因为并非该单位单元10的所有四条边都具有延伸至另一单位单元的沟道。
本发明一个特别有利的方面在图3中示出，其中示出了互连金属层。该金属层是针对图1的晶体管布局中源极区S(如图3中金属部分32之下的虚线区S所示)的互连层。虚线区S与金属部分32之间的实际互连可以任何合适的方式来完成，例如使用穿过金属层与衬底之间的一个或多个绝缘层(未示出)的过孔(via，导电通道)。由于这种互连的设计和形成对于本领域技术人员而言是常规实践，因此仅仅为了简洁起见不再进一步解释。部分32可以具有与之下的源极区相同的形状，但是可以在面积上大于源极区。面积的增大可以有助于各金属部分32之间的较大交迭，从而减小金属栅格30的电阻。
金属层的关键特征在于，其由相互连接的金属部分形成，从而形成金属栅格30，由于金属部分32仅仅部分地相互连接的事实，金属栅格30在金属部分32之间提供了间隙34，间隙34有助于通过金属栅格30连接之下的衬底结构。优选地，通过设计金属栅格30使得各个金属部分32的形状部分交迭，来实现部分相互连接。应当认识到，这不是物理意义上的交迭，而是几何意义上的交迭，其中多个形状通过这种部分交迭合并为单一形状(金属栅格30)。
例如，可以在间隙32中在漏极区D上方设置过孔36，以将漏极区连接至较高的金属层，且可以设置过孔38以将衬底接触部12连接至较高的金属层。由于金属部分32之间的交迭，金属栅格30仍然用作金属层。金属部分32之间的交迭量可以基于金属栅格30的欧姆需求而改变。
本发明的栅格30可以任何合适的导电材料来实现，这种导电材料例如Al、Cu、硅化多晶硅(salicided polysilicon)或本领域中可获得的任何其他金属或金属合金。在本发明的上下文中，词语“金属”包括金属合金以及表现出类似导电特性的其他导电材料如硅化多晶硅。
与现有技术叉指功率晶体管中使用的金属条相比，金属部分32的另一优点在于，金属部分32的占用面积大到足以支持在上面形成过孔例如去往较高金属层的叠置过孔。这克服了现有技术一维叉指晶体管中的互连问题，在现有技术一维叉指晶体管中，叉指源极和漏极区之上的金属条太小而不能使用相对庞大的叠置过孔使这些条与较高的金属层互连。
通过使用如图4所述的用于互连漏极区D的第二金属栅格40，可以有助于这种叠置过孔的形成。部分交迭的金属部分42位于漏极区D之上，从而它们可以通过第一金属栅格30中的间隙34连接至漏极区。第二金属栅格40中金属部分42之间的间隙44位于第一金属栅格30的金属部分32之上，并且可以用来例如使用叠置过孔46将这些金属部分32互连至较高的金属层。在第二金属栅格40中，省略了位于衬底接触部12之上的金属部分42，从而衬底接触部12可以经由第一金属栅格30中的间隙34以及第二金属栅格40中通过省略金属部分42而得到的间隙来连接至较高金属层。
金属栅格30和40可以被视为提供与之下的源极和漏极区的功率互连面(plane)。这些面的特征在于比现有技术叉指功率晶体管中的金属条设置低得多的互连电阻，因此与这些现有技术器件相比提供了功耗方面的重大改进。
在图3和4中，金属栅格30和40分别包括部分交迭的方形金属部分32和42。但是，需要强调的是，金属部分32和42仅仅作为非限制性示例而被示出为方形金属部分。也可以设想其他形状例如矩形形状或者甚至非矩形形状来形成金属栅格30和40，只要使用金属部分32和42的这些备选形状能够提供间隙34和44。
应当认识到，在本发明的IC中金属栅格30和40的叠置顺序可以颠倒，而不会偏离本发明的教导；代替用于互连源极区S的第一金属栅格30位于IC衬底与用于互连漏极区D的第二金属栅格40之间，第二金属栅格40可以位于第一金属栅格30与IC衬底之间。此外，应当认识到，如果在所讨论的示例中，这两个金属层中下面的金属栅格如金属栅格30不需要通过过孔如叠置过孔互连至较高金属层，那么这两个金属层中上面的金属层可以是常规金属层。
为清楚起见，需要指出，在本发明的上下文中，在考虑形成IC的层堆叠时“较低/下面”是指更接近衬底即IC底部的层或栅格，在考虑形成IC的层堆叠时“较高/上面”是指更接近IC顶部的层或栅格。
还要强调的是，金属栅格30和/或40还可以与仅源极和漏极区的交替栅格(其中省略衬底接触部12)组合使用。在这种情况下，第二金属栅格40还将在图4中位于衬底接触部12之上的金属栅格40的面积中包括交迭金属部分42。尽管在这种源极和漏极区的棋盘型设置中牺牲了为提供有效闭锁保护而需要的衬底接触部数目减少的优点，但是这种IC仍将受益于如下事实：这种交替栅格中源极和漏极区的互连能够更容易地实现，如前所述。
应当认识到，如果源极或漏极互连金属层之一是本发明IC的金属层堆叠中的顶部金属层，那么该金属层无需成形为金属栅格30或40的形式，因为这种金属层不必帮助将下面的结构连接至较高的金属层。在这种情况下，相关金属层可以是连续金属层或者本领域已知的另一合适金属层。
还需指出，本发明IC的顶部金属层的具体实施例对于本发明而言并非是必要的。可以选择顶部金属层的任意合适实施方式。例如，顶部金属层可以承载用于将顶部金属层连接至例如另一芯片、封装或部件板的凸点(bump)互连层。备选地，这种凸点互连层也可以与顶部金属层平行设置，以减小功率面(power plane)的电阻。本领域技术人员知道许多其他合适的实施例。
图5示出了D类立体声音频放大器的IC布局，该放大器包括数字信号处理部分52、模拟电路54以及叉指条布局的现有技术功率MOS晶体管50。图6示出了同样的D类立体声音频放大器的IC布局，其中叉指功率MOS晶体管50已经被替换为根据本发明实施例的功率MOS晶体管60。这清楚的示出了：根据本发明实施例的功率MOS晶体管60与叉指条布局的现有技术功率MOS晶体管50相比，提供了几乎50％的占用面积缩减。
应当注意，上述实施例说明而非限制了本发明，并且本领域技术人员在不脱离所附权利要求的范围的情况下能够设计许多备选实施例。在权利要求中，置于括号中的任何附图标记不应解释为限制权利要求。词语“包括”不排除存在权利要求中所列元件或步骤之外的其他元件或步骤。元件之前的词语“一”或“一个”不排除存在多个这样的元件。本发明可以通过包括若干不同元件的硬件来实施。在列举若干装置的设备权利要求中，这些装置中的一些可以通过同一硬件来实施。在不同从属权利要求中列举特定措施的事实并不意味着不能有利地使用这些措施的组合。

Claims (13)

1.一种集成电路，包括承载至少一个晶体管的衬底，所述晶体管包括通过栅极区栅格(14)分隔的源极区和漏极区(D，S)的交替栅格(1)，其中相应源极区(S)垂直连接至第一金属层，相应漏极区(D)垂直连接至第二金属层，第一金属层和第二金属层中至少之一包括多个相互连接的金属部分(32，42)构成的金属栅格(30，40)，其中所述多个相互连接的金属部分设置为使得所述金属栅格包括用于将相应衬底部分连接至另一金属层的多个间隙(34，44)，
其中，所述交替栅格(1)包括多个单位单元(10)，每一单位单元包括N个构成件的栅格，N是值至少为四的整数，所述N个构成件包括单独的衬底接触部(12)以及(N-1)个源极区和漏极区(S，D)，单位单元(10)的源极区和漏极区通过栅极区栅格(14)的至少一部分而分隔。
2.根据权利要求1所述的集成电路，其中，每一单位单元(10)包括(N/2)个源极区和(N/2-1)个漏极区。
3.根据权利要求1所述的集成电路，其中，衬底包括多个n阱，以及每一单位单元(10)的衬底接触部(12)连接至所述n阱之一。
4.根据权利要求1-3中任一项所述的集成电路，其中，每一单位单元(10)包括栅极区栅格(14)，单位单元(10)各自的栅极区栅格(14)相互连接。
5.根据权利要求1所述的集成电路，其中，第一金属层包括多个相互连接的金属部分(32)，以及漏极区通过第一金属层中的间隙(34)连接至第二金属层。
6.根据权利要求1所述的集成电路，其中，每一金属部分(32，42)具有与相应的源极区或漏极区相同的形状，且面积大于相应源极区或漏极区的面积。
7.根据权利要求1所述的集成电路，还包括通过至少一个叠置过孔导电耦合至第一金属层的第一低欧姆金属层。
8.根据权利要求1所述的集成电路，还包括通过至少一个叠置过孔导电耦合至第二金属层的第二低欧姆金属层。
9.根据权利要求1所述的集成电路，其中，至少一个晶体管是CMOS晶体管。
10.根据权利要求1所述的集成电路，其中，至少一个晶体管是功率晶体管。
11.一种电子设备，包括根据权利要求1-10中任一项所述的集成电路。
12.一种制造集成电路的方法，所述集成电路包括在衬底上形成的至少一个晶体管，所述方法包括：
-提供承载至少一个晶体管的衬底，所述晶体管包括通过栅极区栅格(14)分隔的源极区和漏极区(S，D)的栅格(1)；
-提供第一金属层，使得相应源极区(S)垂直连接至第一金属层；以及
-提供第二金属层，使得相应漏极区(D)垂直连接至第二金属层，
其中，第一金属层和第二金属层中至少之一包括多个相互连接的金属部分(32，42)构成的金属栅格(30，40)，其中所述多个相互连接的金属部分设置为使得所述金属栅格(30，40)包括用于将相应衬底部分连接至另一金属层的多个间隙(34，44)，
其中提供衬底的步骤包括提供多个单位单元(10)，每一单位单元包括N个构成件的栅格，N是值至少为四的整数，所述N个构成件包括单独的衬底接触部(12)以及(N-1)个源极区和漏极区(S，D)，单位单元的源极区和漏极区通过栅极区栅格(14)的至少一部分而分隔。
13.根据权利要求12所述的方法，其中，第一金属层包括多个部分交迭的金属部分(32)，以及第一金属层位于衬底和第二金属层之间，
该方法还包括通过第一金属层中的间隙(34)将漏极区(D)连接至第二金属层的步骤。
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