CN104576605B - 显示装置驱动用半导体集成电路装置 - Google Patents

显示装置驱动用半导体集成电路装置 Download PDF

Info

Publication number
CN104576605B
CN104576605B CN201410510495.2A CN201410510495A CN104576605B CN 104576605 B CN104576605 B CN 104576605B CN 201410510495 A CN201410510495 A CN 201410510495A CN 104576605 B CN104576605 B CN 104576605B
Authority
CN
China
Prior art keywords
layer
pattern
wiring
integrated circuit
display device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410510495.2A
Other languages
English (en)
Other versions
CN104576605A (zh
Inventor
熊谷裕弘
纐纈政巳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sin Knapp Dick J Japan Contract Society
Original Assignee
Sin Knapp Dick J Japan Contract Society
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sin Knapp Dick J Japan Contract Society filed Critical Sin Knapp Dick J Japan Contract Society
Publication of CN104576605A publication Critical patent/CN104576605A/zh
Application granted granted Critical
Publication of CN104576605B publication Critical patent/CN104576605B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54406—Marks applied to semiconductor devices or parts comprising alphanumeric information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Abstract

本发明提供一种显示装置驱动用半导体集成电路装置，为将液晶显示装置用的驱动IC芯片安装在布线膜上，在布线膜上的布线和驱动器芯片上的金凸块电极间隔设ACF。此时，需要光学地观测驱动器芯片上的对位标记，以高精度对位来向布线膜上的ACF粘贴。因此，为确保所述标记的视认性，在对位标记配置区域中一般，不设置实际图案，而设置虚拟图案。但是，在这样的方式中可以明确，在驱动器芯片上，布局电路模块时的自由度会大幅降低。本申请发明是在LCD等的显示装置驱动IC芯片中，在其主面的对位标记配置区域中配置对位标记，在下层配置虚拟图案，并且在更下层配置实际图案。

Description

显示装置驱动用半导体集成电路装置
技术领域
本申请涉及半导体集成电路装置(或半导体装置)，例如，能够适用于显示装置驱动用半导体集成电路装置。
背景技术
日本特开2009-194119号公报(专利文献1)或与其对应的美国专利第8421250号公报(专利文献2)涉及LCD(Liquid Crystal Display：液晶显示器)驱动用半导体芯片。其中公开了如下技术，在对准标记形成区域中，通过与焊盘层同层的金属布线层，形成对准标记，在该区域的下层的全部的布线层、器件层、元件分离层上，分别配置虚拟图案。
【现有技术文献】
【专利文献】
【专利文献1】日本特开2009-194119号公报
【专利文献2】美国专利第8421250号公报
例如，便携电话等的液晶显示装置(LCD)用的驱动器IC(Integrated Circuit：集成电路)芯片通常形成在具有较长的长边的长方形的硅衬底上。为将该驱动器芯片(DriverChip)安装在FTCP(Flexible Tape Carrier Package：柔性带载封装)等的布线膜上，一般在布线膜上的布线和驱动器芯片上的金凸块电极之间隔设有ACF(AnisotropicallyConductive Adhesive Film：异方性导电胶膜)。这在向布线衬底或玻璃衬底上的安装中也完全相同。
此时，需要光学地(例如，通过可见的宽频光)观测驱动器芯片上的对位标记，识别XY方向的位置，以高精度对位来粘贴在布线膜上的ACF上。
因此，为确保对位标记的视认性，一般情况下，在配置对位标记的对位标记配置区域的各层上，不设置实际图案(与对位标记、虚拟图案等无关的通常的器件及电路图案)，代替地设置虚拟图案。
发明内容
但是，本申请发明人关于这些方式进行了研究，其结果明确了，在这样的方式中，在驱动器芯片上，布局电路模块等时的自由度会大幅降低。
以下说明用于解决这样的课题的手段等，但其他的课题和新的特征从本说明书的说明及附图得以明确。
若简单地说明本申请公开的实施方式中的代表性结构的概要，则如下所述。
即，本申请的一实施方式的概要是，在LCD等的显示装置驱动IC芯片(LCD驱动器等)中，在其主面的对位标记配置区域配置对位标记，在下层配置虚拟图案，并且在其更下层配置实际图案。
发明的效果
若简单地说明通过本申请公开的实施方式中的代表性结构得到的效果，则如下所述。
即，根据所述本申请的一实施方式，能够防止LCD驱动器等中的电路布局的自由度的降低。
附图说明
图1是用于说明本申请的一实施方式的显示装置驱动用半导体集成电路装置的一例的LCD驱动器芯片的布局的概要的芯片表面整体布局图。
图2是用于说明本申请的一实施方式的显示装置驱动用半导体集成电路装置的一例的LCD驱动器芯片的布局的安装状态的一例的安装膜部分俯视图。
图3是用于说明本申请的所述一实施方式的显示装置驱动用半导体集成电路装置的一例的LCD驱动器芯片的器件构造的详细情况的与图1的X-X’截面对应的芯片剖视图。
图4是图3的对位标记配置区域1a(1)的放大剖视图。
图5是图4的俯视图(主要显示焊盘金属布线层La及上层金属布线层M5)。
图6是表示图4的电源供给布线图案11(第一中层金属布线层即第三层铜类金属埋入布线层M3)及接地布线图案12(第二层铜类金属埋入布线层M2)的图4的平面布局图。
图7是用于说明本申请的所述一实施方式的显示装置驱动用半导体集成电路装置的一例的LCD驱动器芯片的器件构造中的遮光图案的变形例1(线与间隙(line and space)型遮光图案)的图4的平面布局图(显示由第二中层金属布线层即第四层铜类金属埋入布线层M4构成的遮光图案20)。
图8是用于说明本申请的所述一实施方式的显示装置驱动用半导体集成电路装置的一例的LCD驱动器芯片的器件构造中的遮光图案的变形例2(带狭缝平面型遮光图案)的图4的平面布局图(显示由第二中层金属布线层即第四层铜类金属埋入布线层M4构成的遮光图案20)。
图9是用于说明与对位标记配置区域内的实际器件图案相关的变形例的输入保护电路的电路图。
图10是图9的二极管38、39部分的半导体衬底的示意俯视图。
图11是用于说明与对位标记配置区域内的器件构造总体相关的变形例1(向遮光图案的狭缝导入)的与图4对应的对位标记配置区域1a(1)的放大剖视图。
图12是用于说明与对位标记配置区域内的器件构造总体相关的变形例2(焊盘层虚拟布线图案的省略及平坦STI的导入)的与图4对应的对位标记配置区域1a(1)的放大剖视图。
图13是用于说明与对位标记配置区域内的器件构造总体相关的变形例3(焊盘层虚拟布线图案及下层实际布线图案的省略)的与图4对应的对位标记配置区域1a(1)的放大剖视图。
图14是用于说明与对位标记配置区域内的器件构造总体相关的变形例4(焊盘层虚拟布线图案的省略及上层两层虚拟图案的导入)的与图4对应的对位标记配置区域1a(1)的放大剖视图。
图15是用于说明与对位标记配置区域内的器件构造总体相关的变形例5(焊盘层虚拟布线图案及下层实际布线图案的省略以及上层两层虚拟图案的导入)的与图4对应的对位标记配置区域1a(1)的放大剖视图。
图16是用于说明与对位标记配置区域内的器件构造总体相关的变形例6(焊盘层虚拟布线图案及遮光图案的省略，上层两层虚拟图案及平坦STI的导入)的与图4对应的对位标记配置区域1a(1)的放大剖视图。
图17是用于说明与对位标记配置区域内的器件构造总体相关的变形例7(焊盘层虚拟布线图案及遮光图案的省略、以及上层两层虚拟图案的导入)的与图4对应的对位标记配置区域1a(1)的放大剖视图。
图18是用于说明与识别图案配置区域内的器件构造总体相关的变形例8的与图1对应的芯片表面整体布局图。
图19是图18的识别图案配置区域21的俯视图(主要显示焊盘金属布线层La及上层金属布线层M5)。
图20是图18的B-B’截面的与图4对应的识别图案配置区域21的放大剖视图。
图21是用于说明本申请的所述一实施方式的显示装置驱动用半导体集成电路装置的一例的LCD驱动器芯片的器件构造的概要的与图3所对应的图1的X-X’截面对应的芯片示意剖视图。
附图标记的说明
1、1a、1b 对位标记配置区域
2 LCD驱动器芯片
2a 芯片的表面(第一主面)
2b 芯片的背面(第二主面)
2s 芯片状半导体衬底(半导体衬底部、P型衬底区域)
3 对位标记
4 凸块电极形成用焊盘电极
4d 输出凸块电极形成用焊盘电极(凸块电极形成用焊盘电极)
4s 输入凸块电极形成用焊盘电极(凸块电极形成用焊盘电极)
5、5a、5b 上层虚拟布线图案
6 实际器件图案
6w 中层实际布线图案
7 下层实际布线图案
8 实际栅电极图案
9 焊盘层虚拟布线图案
10 芯片上通常区域(对位标记配置区域及识别图案配置区域以外的区域)
11 电源供给布线图案
12 接地布线图案
14 STI绝缘膜
15 栅电极
16 源极漏极区域
17 钨插塞
18 预金属绝缘膜
19 第一层局部布线
20 遮光图案
21 识别图案配置区域
22 实际元件分离绝缘膜图案
23 识别图案
24 最终钝化膜
25 布线层层间绝缘膜
26 UBM膜
27 金凸块电极
28 第二层相互连接布线
29 第三层相互连接布线
30 第四层相互连接布线
31 LCD的玻璃衬底
32 柔性布线膜
33 驱动器芯片用ACF
34 LCD用ACF
35 遮光图案的狭缝部
36 输入端子
37 保护电阻
38 保护二极管(衬底间保护二极管)
39 保护二极管(N型阱间保护二极管)
40 内部电路
41 N+区域
42 P+区域
43 N型阱区域
44 焊盘开口
La 铝类焊盘金属非埋入布线层(焊盘金属布线层)
Ld 器件层
Lg 栅极多晶硅层(栅电极层)
Lp 预金属层(钨插塞埋入层)
Ls STI层(元件分离绝缘膜层)
M1 第一层铜类金属埋入布线层(下层金属布线层)
M2 第二层铜类金属埋入布线层
M3 第三层铜类金属埋入布线层(第一中层金属布线层)
M4 第四层铜类金属埋入布线层(第二中层金属布线层)
M5 第五层铜类金属埋入布线层(上层金属布线层)
P 输出焊盘的间距
S 输出焊盘的偏移量
Vdd 电源电位
Vss 接地电位
具体实施方式
〔实施方式的概要〕
首先，关于本申请公开的代表性的实施方式的概要进行说明。
1.一种显示装置驱动用半导体集成电路装置，其特征在于，包括：
(a)具有第一主面的芯片状半导体衬底；
(b)多个凸块电极形成用焊盘电极，被设置在所述芯片状半导体衬底的所述第一主面侧，并由焊盘金属布线层构成；
(c)对位标记配置区域，被设置在所述芯片状半导体衬底的所述第一主面侧；
(d)对位标记，被设置在所述芯片状半导体衬底的所述第一主面侧的所述对位标记配置区域内，并由所述焊盘金属布线层构成；
(e)上层虚拟布线图案，被设置在所述芯片状半导体衬底的所述第一主面侧的所述对位标记配置区域内，并由比所述焊盘金属布线层更下层的上层金属布线层构成；
(f)实际器件图案，被设置在所述芯片状半导体衬底的所述第一主面侧的所述对位标记配置区域内，并由比所述上层金属布线层更下层的器件层构成。
2.如项1所述的显示装置驱动用半导体集成电路装置，其特征在于，所述下层的器件层是第一中层金属布线层，所述实际器件图案是中层实际布线图案。
3.如项2所述的显示装置驱动用半导体集成电路装置，其特征在于，还包括：
(g)下层实际布线图案，被设置在所述芯片状半导体衬底的所述第一主面侧的所述对位标记配置区域内，并由比所述第一中层金属布线层更下层的下层金属布线层构成。
4.如项2或3所述的显示装置驱动用半导体集成电路装置，其特征在于，还包括：
(h)遮光图案，被设置在所述芯片状半导体衬底的所述第一主面侧的所述对位标记配置区域内，并由比所述上层金属布线层更下层且比所述第一中层金属布线层更上层的第二中层金属布线层构成。
5.如项4所述的显示装置驱动用半导体集成电路装置，其特征在于，所述遮光图案是线与间隙图案。
6.如项2至5中任一项所述的显示装置驱动用半导体集成电路装置，其特征在于，所述中层实际布线图案是电源供给布线图案。
7.如项4至6中任一项所述的显示装置驱动用半导体集成电路装置，其特征在于，所述上层金属布线层、所述第一中层金属布线层、所述第二中层金属布线层及所述下层金属布线层分别是铜类埋入布线。
8.如项1至7中任一项所述的显示装置驱动用半导体集成电路装置，其特征在于，所述焊盘金属布线层是铝类非埋入布线。
9.如项1至8中任一项所述的显示装置驱动用半导体集成电路装置，其特征在于，还包括：
(i)焊盘层虚拟布线图案，被设置在所述芯片状半导体衬底的所述第一主面侧的所述对位标记配置区域内的所述对位标记的周边，并由所述焊盘金属布线层构成。
10.如项3至9中任一项所述的显示装置驱动用半导体集成电路装置，其特征在于，还包括：
(j)实际栅电极图案，被设置在所述芯片状半导体衬底的所述第一主面侧的所述对位标记配置区域内，并由比所述下层金属布线层更下层的栅电极层构成；
(k)实际元件分离绝缘膜图案，被设置在所述芯片状半导体衬底的所述第一主面侧的所述对位标记配置区域内，并由比所述栅电极层更下层的元件分离绝缘膜层构成。
11.一种显示装置驱动用半导体集成电路装置，其特征在于，包括：
(a)具有第一主面的芯片状半导体衬底；
(b)多个凸块电极形成用焊盘电极，被设置在所述芯片状半导体衬底的所述第一主面侧，并由焊盘金属布线层构成；
(c)识别图案配置区域，被设置在所述芯片状半导体衬底的所述第一主面侧；
(d)识别图案，被设置在所述芯片状半导体衬底的所述第一主面侧的所述识别图案配置区域内，并由所述焊盘金属布线层构成；
(e)上层虚拟布线图案，被设置在所述芯片状半导体衬底的所述第一主面侧的所述识别图案配置区域内，并由比所述焊盘金属布线层更下层的上层金属布线层构成；
(f)实际器件图案，被设置在所述芯片状半导体衬底的所述第一主面侧的所述识别图案配置区域内，并由比所述上层金属布线层更下层的器件层构成。
12.如项11所述的显示装置驱动用半导体集成电路装置，其特征在于，所述下层的器件层是第一中层金属布线层，所述实际器件图案是中层实际布线图案。
13.如项12所述的显示装置驱动用半导体集成电路装置，其特征在于，还包括：
(g)下层实际布线图案，被设置在所述芯片状半导体衬底的所述第一主面侧的所述识别图案配置区域内，并由比所述第一中层金属布线层更下层的下层金属布线层构成。
14.如项12或13所述的显示装置驱动用半导体集成电路装置，其特征在于，还包括：
(h)遮光图案，被设置在所述芯片状半导体衬底的所述第一主面侧的所述识别图案配置区域内，并由比所述上层金属布线层更下层且比所述第一中层金属布线层更上层的第二中层金属布线层构成。
15.如项14所述的显示装置驱动用半导体集成电路装置，其特征在于，所述遮光图案是线与间隙图案。
16.如项12至15中任一项所述的显示装置驱动用半导体集成电路装置，其特征在于，所述中层实际布线图案是电源供给布线图案。
17.如项14至16中任一项所述的显示装置驱动用半导体集成电路装置，其特征在于，所述上层金属布线层、所述第一中层金属布线层、所述第二中层金属布线层及所述下层金属布线层分别是铜类埋入布线。
18.如项11至17中任一项所述的显示装置驱动用半导体集成电路装置，其特征在于，所述焊盘金属布线层是铝类非埋入布线。
19.如项11至18中任一项所述的显示装置驱动用半导体集成电路装置，其特征在于，还包括：
(i)焊盘层虚拟布线图案，被设置在所述芯片状半导体衬底的所述第一主面侧的所述识别图案配置区域内的所述识别图案的周边，并由所述焊盘金属布线层构成。
20.如项13至19中任一项所述的显示装置驱动用半导体集成电路装置，其特征在于，还包括：
(j)实际栅电极图案，被设置在所述芯片状半导体衬底的所述第一主面的所述识别图案配置区域内，并由比所述下层金属布线层更下层的栅电极层构成；
(k)实际元件分离绝缘膜图案，被设置在所述芯片状半导体衬底的所述第一主面侧的所述识别图案配置区域内，并由比所述栅电极层更下层的元件分离绝缘膜层构成。
〔本申请中的记载形式、基本术语、用法的说明〕
1.在本申请中，实施方式的记载根据需要有时为方便分成多个章节来说明，但除了特别明示了不是这样的情况以外，它们就不是相互独立的，在单一例子的各部分中，一方是另一方的一部分详细结构或者一部分或全部的变形例等。另外，作为原则，省略同样的部分的反复说明。另外，实施方式中的各构成要素除了特别明示了不是这样的情况、理论上被限定于该数的情况及从上下文明确了不是这样的情况以外，都不是必须的。
而且，在本申请中，提及“半导体装置”或“半导体集成电路装置”时，主要是指各种晶体管(有源元件)单体及以它们为中心将电阻、电容器等集成在半导体芯片等(例如单晶硅衬底)上而成的装置、以及封装了半导体芯片等的装置。这里，作为各种晶体管的代表性结构，能够例示以MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)为代表的MISFET(Metal Insulator Semiconductor FieldEffect Transistor：金属绝缘体半导体场效应晶体管)。此时，作为集成电路结构的代表性结构，能够例示以组合N沟道型MISFET和P沟道型MISFET而成的CMOS(Complementary MetalOxide Semiconductor：互补金属氧化物半导体)型集成电路为代表的CMIS(ComplementaryMetal Insulator Semiconductor：互补型金属绝缘体半导体)型集成电路。
当前的半导体集成电路装置，即，LSI(Large Scale Integration：大规模集成)的晶圆工序通常分成两个部分考虑。即，第一部分是从作为原材料的硅晶圆的送入大约到预金属(Premetal)工序(由M1布线层下端和栅电极构造之间的层间绝缘膜等的形成、接触孔形成、钨插塞、埋入等构成的工序)的FEOL(Front End of Line：前段制程)工序。第二部分是从M1布线层形成开始大约到焊盘开口向铝类焊盘电极上的最终钝化膜的形成(在晶圆级封装制程中，也包含该制程)的BEOL(Back End of Line：后段制程)工序。
此外，在本申请中，为便于说明，着眼于层间绝缘膜的层，对于属于同一层间绝缘膜的布线和过孔赋予同一层名。即，第一层埋入布线和第二层埋入布线之间的过孔是第二层过孔。
2.同样地在实施方式等的记载中，关于材料、组分等，即便是“由A构成的X”等，除了特别明示不是这样的情况及从上下文明确不是这样的情况以外，并不排除将A以外的要素作为主要构成要素之一的情况。例如，对于成分来说，是“将A作为主要成分而包含的X”等的意思。例如，即使写为“硅部件”，也不限于纯硅，当然还包括含有以SiGe合金或其他硅为主要成分的多元合金和其他添加物等的部件。
同样地，即使写为“氧化硅膜”、“氧化硅类绝缘膜”等，也不仅包括以较纯的未掺杂氧化硅(Undoped Silicon Dioxide)为主要成分的绝缘膜，还包含以其他氧化硅为主要成分的绝缘膜。例如，掺杂了TEOS基氧化硅(TEOS-based silicon oxide)、PSG(PhosphorusSilicate Glass)、BPSG(Borophosphosilicate Glass)等的杂质的氧化硅类绝缘膜也是氧化硅膜。另外，除了热氧化膜、CVD氧化膜以外，SOG(Spin On Glass)、纳米聚类氧化硅(NSC：Nano-Clustering Silica)等的涂布类膜也是氧化硅膜或氧化硅类绝缘膜。除此以外，FSG(Fluorosilicate Glass)，SiOC(Silicon Oxicarbide)或碳掺杂氧化硅(Carbon-dopedSilicon oxide)或OSG(Organosilicate Glass)等的Low-k绝缘膜也同样地是氧化硅膜或氧化硅类绝缘膜。而且，将空穴导入与它们相同的部件而成的二氧化硅类Low-k绝缘膜(提及多孔类绝缘膜、“多孔或多孔质”时，包含分子性多孔质)也是氧化硅膜或氧化硅类绝缘膜。
另外，作为与氧化硅类绝缘膜并列地，半导体领域常用的硅类绝缘膜有氮化硅类绝缘膜。作为属于该系统的材料，有SiN、SiCN、SiNH、SiCNH等。这里，提及“氮化硅”时，除了特别明示了不是这样的以外，包含SiN及SiNH双方。同样地，提及“SiCN”时，除了特别明示了不是这样的以外，包含SiCN及SiCNH双方。
此外，SiC具有与SiN类似的性质，但SiON应分类成氧化硅类绝缘膜的情况较多，但在采用蚀刻阻挡膜的情况下，接近SiC、SiN等。
氮化硅膜除了多用作SAC(Self-Aligned Contact)技术中的蚀刻阻挡膜即CESL(Contact Etch-Stop Layer)以外，还作为SMT(Stress Memorization Technique)中的应力赋予膜使用。
3.提及“晶圆”时，通常是指将半导体集成电路装置(半导体装置、电子装置也相同)形成在其上的单晶硅晶圆，但当然也包含外延晶圆、SOI衬底、LCD玻璃衬底等的绝缘衬底和半导体层等的复合晶圆等。
4.关于图形、位置、属性等，进行适当的例示，但除了特别明示不是这样的情况及从上下文明确不是这样的情况以外，当然不是严密地被限定于此。因此，例如，“正方形”包括大致正方形，“正交”包括大致正交的情况，“一致”包括大致一致的情况。关于“平行”、“直角”也相同。因此，例如，从完全平行偏移10度左右都属于平行。
另外，关于某区域，提及“整体”、“总体”、“全域”等时，包含“大致整体”、“大致总体”、“大致全域”等的情况。因此，例如，某区域的80％以上能够称为“整体”、“总体”、“全域”。关于“全周”、“全长”等也相同。
而且，关于某些部件的形状，提及“矩形”时，包括“大致矩形”。因此，例如，若与矩形不同的部分的面积小于整体的20％左右，则能够称为矩形。该情况下，关于“环状”等也相同。该情况下，环状体被分割的情况下，内插或外插有该被分割的要素部分的部分是环状体的一部分。
另外，关于周期性，“周期性”也包括大致周期性，关于各个要素，例如，若周期偏差小于20％左右，则各个要素能够称为“周期性”。而且，若该范围的偏移量小于成为其周期性对象的全部要素的例如20％左右，则作为整体能够称为“周期性”。
此外，本节的定义是一般性的定义，在以下的个别记载中存在不同的定义时，关于该部分，个别的记载优先。但是，关于未被该个別的记载部分限定等的部分，只要没有明确地否定，本节的定义、限定等就是有效的。
5.而且，提及特定的数值、数量时，除了特别明示了不是这样的情况、逻辑上不限定于该数的情况及从上下文明确不是这样的情况以外，也可以采用超过该特定数值的数值，还可以采用小于该特定数值的数值。
6.在本申请中，关于对位标记配置区域，提及“器件图案”、“虚拟图案”等时，是指光学上明确地能够识别的图案，不能通过通常的光学的位置检测等明确地识别的杂质掺杂图案(Dope Pattern)以及仅由精细缺陷分布图案等构成的图案不包含于这里所提及的“图案”。但是，例如输入保护二极管那样地，由杂质掺杂图案、元件分离图案、布线图案等构成，由此，光学上能够明确地识别的图案当然没有限定。此外，遍及对位标记配置区域等的大致整个表面上的均匀的膜等(例如，均匀的STI绝缘膜)除了遮光图案等，并不是图案。
关于“识别图案”(由公司名显示文字、符号、其他图案构成的图案、由产品型号显示文字、符号、其他图案构成的图案等)也完全相同。
与其相关联地，“虚拟布线图案”通常若是实际布线图案，还包括未被使用的图案(例如，由多个正方形的精细图案构成的图案等)。
而且，在本申请中，“实际器件图案”是指除了用于确保对位标记等的视认性的图案(虚拟图案、遮光图案等)以外、有助于电路结构的要素图案。
另外，在本申请中，关于布线层，“上层”、“中层”、“下层”等是指为了直观地容易理解上下关系(为了辅助权利要求等的明确性)而方便地添加的用语，所谓的“上层布线”、“中层布线”、“下层布线”并不是具有直接关系的部件。
而且，在本申请中，提及“器件层”时，除了特别明示不是这样的情况或从上下文明确不是这样的情况以外，是指“布线层”、“栅极层”、“元件分离层”等。
另外，在本申请中，关于对位标记或识别图案，“对位标记配置区域”(“识别图案配置区域”)是指在光学上识别对位标记(识别图案)的情况下，对于具有对位标记(识别图案)的场所及其周边附近的识别来说影响大，由此被特别考虑的部分等。
〔实施方式的详细说明〕
关于实施方式进一步详细说明。在各图中，同一或同样的部分用同一或类似的标记或附图标记表示，作为原则不重复说明。
另外，在附图中，相反地，变得繁琐的情况或与空隙的区别明确的情况下，即使是截面，也有省略阴影线等的情况。与其相关联地，从说明等能够明确的情况下等，即使是平面上封闭的孔，也有省略背景的轮廓线的情况。而且，即使不是截面，为明示不是空隙，也有时标注阴影线。
此外，关于二选一的情况下的呼称，在将一方称为“第一”等并将另一方称为“第二”等的情况下，根据代表性的实施方式，存在附带对应关系地例示的情况，但即使例如记载为“第一”，当然也不限定于例示的该选项。
1.本申请的一实施方式的显示装置驱动用半导体集成电路装置的一例的LCD驱动器芯片的布局的概要及安装状态的一例的说明(主要是图1及图2)
以下，关于安装，主要以COF(Chip on Flex)为例进行具体说明，但当然也可以采用通常的COG(Chip on Glass)。
而且，以下，作为与半导体芯片相关的技术节点，以55微米的结构为例进行具体说明，但当然可以是比其更精细的节点的产品，还可以是没有其精细的节点的产品。
图1是用于说明本申请的一实施方式的显示装置驱动用半导体集成电路装置的一例的LCD驱动器芯片的布局的概要的芯片表面整体布局图。图2是用于说明本申请的一实施方式的显示装置驱动用半导体集成电路装置的一例的LCD驱动器芯片的布局的安装状态的一例的安装膜部分俯视图。基于此，对于本申请的一实施方式的显示装置驱动用半导体集成电路装置的一例的LCD驱动器芯片的布局的概要及安装状态的一例进行说明。
首先，图1表示LCD驱动器芯片2的布局的概要。如图1所示，在半导体芯片2(硅单晶芯片)的表面2a(第一主面)侧，设置有多个凸块电极形成用焊盘电极4(例如，铝类金属焊盘电极)。在凸块电极形成用焊盘电极4内，输入凸块电极形成用焊盘电极4s一般来说具有较宽的间距，输出凸块电极形成用焊盘电极4d具有较窄的间距。另外，输出凸块电极形成用焊盘电极4d大多被多行排列(例如2行至3行)，对位变得特别重要。
而且，在半导体芯片2的表面2a侧的例如两端部附近(当然，也可以不是两端部附近)设置有对位标记配置区域1(1a、1b)(关于数量，不限于2个，也可以是1个，也可以是3个以上。但是，多个的情况下，能够观测到旋转)。这是因为，向各对位标记配置区域1a、1b照射参考光，取得对位标记3等的图像，检测芯片2的二维位置及根据需要检测二维内的旋转等，来进行安装时的对位。
这里，为具体地容易理解器件，以下例示了代表性的主要部分的尺寸(当然不限定于这些尺寸)。即，芯片尺寸为例如纵1.5毫米左右、横32毫米左右。输入凸块电极形成用焊盘电极4s(输入凸块电极的尺寸也大致相同)的尺寸为例如横50微米左右、纵100微米左右、间距68微米左右。另一方面，输出凸块电极形成用焊盘电极4d(输出凸块电极的尺寸也大致相同)的尺寸为例如横18微米左右、纵180微米左右、间距P：36微米左右、上下行间的偏移量S：12微米左右。另外，各对位标记配置区域1a、1b(1)的尺寸为例如纵横各150微米左右。
以下，图2表示安装的一例(便携电话等)。如图2所示，在聚酰亚胺膜等的柔性布线膜32上，经由驱动器芯片用ACF(33)，以背面2b朝向上方的状态粘贴有LCD驱动器芯片2。在驱动器芯片用ACF(33)之下的柔性布线膜32的上表面上，配置有多个布线(连接端子)，经由驱动器芯片用ACF(33)，与芯片2上的对应的凸块电极形成用焊盘电极4(更正确地来说，凸块电极)电连接。这些布线被导向柔性布线膜32的上端部，并与柔性布线膜32的背面的多个布线(连接端子)电连接，经由LCD用ACF(34)与LCD的玻璃衬底31上的ITO布线等电连接。
2.本申请的所述一实施方式的显示装置驱动用半导体集成电路装置的一例的LCD驱动器芯片的器件构造的详细说明(主要是图3至图6)
这里，在对位标记配置区域中，以将中层或下层金属布线层作为电源主干布线等的电源布线(接地布线，局部相互连接布线)等的实际器件图案来利用的情况为例进行具体说明，但作为实际器件图案，除此以外，也可以是栅电极图案、元件分离绝缘膜图案、钨插塞图案等。
在以下的例子中，对于用于改善上层虚拟布线图案、焊盘层虚拟布线图案、遮光图案等的视认性的各种要素构造进行说明，当然它们不是必须的。这些各要素构造能够根据需要适当组合使用。
图3是用于说明本申请的所述一实施方式的显示装置驱动用半导体集成电路装置的一例的LCD驱动器芯片的器件构造的详细情况的与图1的X-X’截面对应的芯片剖视图(为便于图示，省略了栅极绝缘膜、阱构造等的显示。以下相同)。图4是图3的对位标记配置区域1a(1)的放大剖视图。图5是图4的俯视图(主要显示焊盘金属布线层La及上层金属布线层M5)。图6是表示图4的电源供给布线图案11(第一中层金属布线层即第三层铜类金属埋入布线层M3)及接地布线图案12(第二层铜类金属埋入布线层M2)的图4的平面布局图。基于此，对于本申请的所述一实施方式的显示装置驱动用半导体集成电路装置的一例的LCD驱动器芯片的器件构造的详细情况进行说明。
图3(稍放大图3的对位标记配置区域1，如图4所示)表示图1的X-X’截面(是示意截面，层间绝缘膜中的水平线不是层间绝缘膜的边界，是表示布线层的层显示。以下，在图4、图11至图17、图20及图21中相同)。如图3及图4所示，在该例中，芯片2的表面2a(第一主面)侧(除了密封环外的区域)能够分成芯片上通常区域10和对位标记配置区域1(1a)。芯片上通常区域10是在各层中只要根据设计规则就能够自由配置器件图案的区域。芯片上通常区域10通常占据芯片2的内部区域(密封环内的区域)的大部分。与之相对，对位标记配置区域1为确保对位标记3的配置及其视认性，是关于几个层，施加了各种限制的区域。
首先，关于芯片上通常区域10到各器件层Ld等进行具体说明。如图3及图4所示，例如，在P型硅单晶半导体衬底等的芯片状半导体衬底2s的表面2a(第一主面)侧的半导体区域表面上，设置有属于STI层Ls(元件分离绝缘膜层)的STI(Shallow Trench Isolation)绝缘膜14等的实际元件分离绝缘膜图案22(实际器件图案6)。在由STI绝缘膜14划分的有源区域的表面上，设置有例如源极漏极区域16(实际器件图案6)。在各一对的源极漏极区域16之间的半导体衬底2s的表面2a上，隔着例如栅极绝缘膜，设置有属于栅极多晶硅层Lg(栅电极层)的栅电极15等的实际栅电极图案8(实际器件图案6)。
在半导体衬底2s的表面2a上及栅电极15上，设置有例如属于预金属层Lp(钨插塞埋入层)的预金属绝缘膜18(主要是氧化硅类绝缘膜)，其中，埋入有例如钨插塞17(实际器件图案)。
在预金属绝缘膜18上，主要设置有由氧化硅类绝缘膜等构成的布线层层间绝缘膜25。在布线层层间绝缘膜25的最下层，设置有属于第一层铜类金属埋入布线层M1(下层金属布线层)的第一层局部布线19等的下层实际布线图案7(实际器件图案6)。第一层局部布线19在该例中，是例如通过单镶嵌(Single Damascene)法实施的铜类金属埋入布线。
另外，在第二层铜类金属埋入布线层M2上，设置有例如第二层相互连接布线28(实际器件图案6)。第二层相互连接布线28在该例中，是例如通过双镶嵌(Dual Damascene)法实施的铜类金属埋入布线(以下，直到第五层铜类金属埋入布线层M5都相同)。
同样地，在第三层铜类金属埋入布线层M3(第一中层金属布线层)上，例如，设置有第二层相互连接布线29(实际器件图案6)等的中层实际布线图案6w。而且，在第四层铜类金属埋入布线层(第二中层金属布线层)上，设置有例如第四层相互连接布线30。另外，在布线层层间绝缘膜25上，设置有例如输出凸块电极形成用焊盘电极4d(凸块电极形成用焊盘电极)等的凸块电极形成用焊盘电极4。在该例子中，凸块电极形成用焊盘电极4是铝类焊盘电极。在布线层层间绝缘膜25上及铝类焊盘电极4上，设置有最终钝化膜24。作为最终钝化膜24，例如，作为公知内容能够例示由氧化硅类绝缘膜及氮化硅类绝缘膜等构成的结构。作为最终钝化膜24，除此以外，能够例示氧化硅类绝缘膜、氮化硅类绝缘膜等的无机类绝缘膜，有机类绝缘膜(例如，聚酰亚胺类绝缘膜)等的单层膜或它们的复合膜。
在铝类焊盘电极4上的最终钝化膜24上，设置有焊盘开口44。在焊盘开口44内及其周边的最终钝化膜24的表面上，设置有UBM(Under Bump Metal：凸块下金属)膜26。而且，在UBM膜26上，例如，设置有金凸块电极27。
以下，关于对位标记配置区域1的各器件层Ld等进行具体说明。如图3及图4所示，与之前同样地，例如，在P型硅单晶半导体衬底等的芯片状半导体衬底2s的表面2a(第一主面)侧的半导体区域表面上，设置有属于STI层Ls(元件分离绝缘膜层)的STI绝缘膜14等的实际元件分离绝缘膜图案22(实际器件图案6)。在通过STI绝缘膜14划分的有源区域的表面上，设置有例如源极漏极区域16(实际器件图案6)。在各一对的源极漏极区域16之间的半导体衬底2s的表面2a上，隔着例如栅极绝缘膜，设置有属于栅极多晶硅层Lg(栅电极层)的栅电极15等的实际栅电极图案8(实际器件图案6)。
在半导体衬底2s的表面2a上及栅电极15上，设置有例如属于预金属层Lp(钨插塞埋入层)的预金属绝缘膜18(主要是氧化硅类绝缘膜)，其中，例如，埋入有钨插塞17(实际器件图案)。
在预金属绝缘膜18上，主要设置有由氧化硅类绝缘膜等构成的布线层层间绝缘膜25。在布线层层间绝缘膜25的最下层，设置有属于第一层铜类金属埋入布线层M1(下层金属布线层)的第一层局部布线19等的下层实际布线图案7(实际器件图案6)。
另外，在第二层铜类金属埋入布线层M2上，设置有例如接地布线图案12(实际器件图案6)。
同样地，在第三层铜类金属埋入布线层M3(第一中层金属布线层)上，设置有例如电源供给布线图案11(实际器件图案6)等的中层实际布线图案6w。而且，在第四层铜类金属埋入布线层(第二中层金属布线层)上，设置有例如由均匀的金属膜(在该例中是铜类金属膜等)构成的遮光图案20(在对位标记配置区域的全域范围内，具有大致均匀的厚度的金属膜)。遮光图案20当然不是必须的。具有遮光图案20时，具有不因其下层的器件图案的变化给对位图案的视认性带来影响的优点。
另外，在第五层铜类金属埋入布线层M5(上层金属布线层)上设置有例如上层虚拟布线图案5。而且，在铝类焊盘金属非埋入布线层La(焊盘金属布线层)上，设置有例如对位标记3。另外，在对位标记3的周边的铝类焊盘金属非埋入布线层La上设置有焊盘层虚拟布线图案9。焊盘层虚拟布线图案9通常不具有精细图案，由于是在较大的图案稀疏地分布的铝类焊盘金属非埋入布线层La(焊盘金属布线层)追加图案，所以从同层的利用效率这点来看是有效的(但是，不是必须的)。
而且，在布线层层间绝缘膜25上设置有最终钝化膜24。作为最终钝化膜24，作为公知内容能够例示例如由氧化硅类绝缘膜及氮化硅类绝缘膜等构成的结构。作为最终钝化膜24，除此以外，能够例示氧化硅类绝缘膜、氮化硅类绝缘膜等的无机类绝缘膜，有机类绝缘膜(例如，聚酰亚胺类绝缘膜)等的单层膜，或者，它们的复合膜。
以下，图5表示图1的对位标记配置区域1(1a、1b)的放大上表面布局(主要是铝类焊盘金属非埋入布线层La及第五层铜类金属埋入布线层M5)的一例。如图5所示，在铝类焊盘金属非埋入布线层La(焊盘金属布线层)中，在对位标记配置区域1的大致中央部，例如，主要设置有由铝类金属膜等构成的十字型的对位标记3。同样地，在铝类焊盘金属非埋入布线层La(焊盘金属布线层)中，在没有对位标记3的部分的对位标记配置区域1(1a、1b)中，以网格状且大量地设置有比对位标记3精细的焊盘层虚拟布线图案9(例如，正方形或接近正方形的矩形等)。
另外，在第五层铜类金属埋入布线层M5(上层金属布线层)中，在对位标记配置区域1的大致整体，例如，以网格状且大量地设置有比对位标记3精细的上层虚拟布线图案5(例如，正方形或接近正方形的矩形等)。上层虚拟布线图案5的配置及形状不限于该图示，只要使参考光散射而使对比度改善，也可以是任意的。
接下来，图6例示了图4的第三层铜类金属埋入布线层M3(第一中层金属布线层)及第二层铜类金属埋入布线层M2的平面布局。如图6所示，第三层铜类金属埋入布线层M3(图4)构成了例如电源主干布线等的电源供给布线图案11(中层实际布线图案6w)。另一方面，第二层铜类金属埋入布线层M2(图4)构成了接地布线图案。
3.本申请的所述一实施方式的显示装置驱动用半导体集成电路装置的一例的LCD驱动器芯片的器件构造中的遮光图案的变形例的说明(主要是图7及图8)
在该部分中，关于遮挡观测对位标记3的参考光(例如，宽频的可见光)来避免下层的实际器件图案对观测带来的影响的遮光图案(图4的例子，即，整面一致遮蔽膜)的变形例(线与间隙型及带狭缝一致遮蔽膜)进行说明。在以下的例子中，主要作为遮光图案进行说明，但也能够与图5的上层虚拟布线图案5同样地视为参考光漫射用虚拟图案。另外，带狭缝一致遮蔽膜还能够与图6同样地作为电源布线等使用。
图7是用于说明本申请的所述一实施方式的显示装置驱动用半导体集成电路装置的一例的LCD驱动器芯片的器件构造中的遮光图案的变形例1(线与间隙型遮光图案)的图4的平面布局图(显示由第二中层金属布线层即第四层铜类金属埋入布线层M4构成的遮光图案20)。图8是用于说明本申请的所述一实施方式的显示装置驱动用半导体集成电路装置的一例的LCD驱动器芯片的器件构造中的遮光图案的变形例2(带狭缝平面型遮光图案)的图4的平面布局图(显示由第二中层金属布线层即第四层铜类金属埋入布线层M4构成的遮光图案20)。基于此，对于本申请的所述一实施方式的显示装置驱动用半导体集成电路装置的一例的LCD驱动器芯片的器件构造中的遮光图案的变形例进行说明。
(1)线与间隙型遮光图案(主要是图7)：
在该例中，如图7所示，代替图4中的均匀厚度的遮光图案20(例如，由第四层铜类金属埋入布线层M4构成)，采用由通过光刻形成的精细尺寸的线与间隙图案构成的遮光图案20(例如，由第四层铜类金属埋入布线层M4即第二中层金属布线层构成)。
在该例中，与图4那样的均匀厚度的遮光图案20(图4)即均匀厚度平面型遮光图案相比，虽然遮蔽率降低，但具有图案占有率(在该部分附近的芯片面积中所占的图案部分的比例)并不那么高的优点(与图3的芯片上通常区域10几乎相同)。
另外，由于精细尺寸的线与间隙的周期性的重复，所以具有与镶嵌工艺等埋入布线工艺的相合性良好等的优点(在非埋入布线中，关于蚀刻也具有同样的效果)。尤其，由于镶嵌工艺中的CMP工艺不适于宽的布线，所以埋入布线的情况下，工艺上的优点特别大。
此外，线与间隙图案由直线状线构成并不是必须的，但由直线状线构成的情况下，采用光刻，是有利的。
(2)带狭缝平面型遮光图案(主要是图8)：
在该例中，如图8所示，为避免伴随较宽的金属图案产生的各种问题，在中间设置1条左右(例如，也可以是几条)的狭缝35或分离带(是纵穿的，但也可以由局部的狭缝、或者由多个狭缝的集合体构成线状的分离带)。该带狭缝平面型遮光图案20与上述同样地例如由第四层铜类金属埋入布线层M4构成。
4.与对位标记配置区域内的实际器件图案相关的变形例的说明(主要是图9及图10)
在章节1至3的例子中，在对位标记配置区域内，示出了将下层的器件层作为电源布线配置区域等利用的例子，但在该章节中，对于作为ESD(Electrostatic Discharge：静电放电)保护元件配置区域利用的例子进行说明。
图9是用于说明与对位标记配置区域内的实际器件图案相关的变形例的输入保护电路的电路图。图10是图9的二极管38、39的部分的半导体衬底的示意俯视图。基于此，对于与对位标记配置区域内的实际器件图案相关的变形例进行说明。
如图9所示，输入保护电路例如由一端连接有输入端子36的保护电阻37(例如，多晶硅电阻、扩散电阻等)、以及分别连接在保护电阻37的另一端与电源电位Vdd、接地电位Vss之间的保护二极管39(N型阱间保护二极管)及保护二极管38(衬底间保护二极管)等的输入保护元件构成。在输入保护电路的内部侧具有内部电路40，在这里连接有例如保护对象的MISFET(Metal Insulator Semiconductor Field Effect Transistor)的栅电极等。
在该例中，不仅可以使用图6的电源供给布线图案11、接地布线图案12等，或者代替其，还使用对位标记配置区域1(1a、1b)内的能够自由构成设备的层，配置输入保护元件的全部或一部分。输入保护元件和对位标记配置区域1(1a、1b)在其性质上成为芯片的周边部分的情况较多，这样的利用方式是特别有益的。
图10例示了形成在图9的对位标记配置区域1(1a、1b)中的保护元件的一例的一部分。如图10所示，在STI绝缘膜14(其下方是例如P型衬底区域2s)中，开设有例如衬底间保护二极管38用及N型阱间保护二极管39用的有源区域。在N型阱间保护二极管39用的有源区域及其周边的P型衬底区域2s的表面的范围内，形成有N型阱区域43。在与衬底间保护二极管38用的有源区域对应的P型衬底区域2s的表面上，形成有N+区域41(衬底间保护二极管的阴极区域)。另一方面，在与N型阱间保护二极管39用的有源区域对应的N型阱区域43的表面上，形成有P+区域42(N型阱间保护二极管阳极区域)。
5.与对位标记配置区域(识别图案配置区域)内的器件构造总体相关的各种变形例的说明(主要是图11至图20)
至此说明的图4等的各要素都不是必须的，能够取出各要素并自由组合。以下，关于这些组合及进一步的改进，示出了它们的组合的例子。这些组合是例示性的，各组合的构成要素都不是必须的。
图11是用于说明与对位标记配置区域内的器件构造总体相关的变形例1(向遮光图案的狭缝导入)的与图4对应的对位标记配置区域1a(1)的放大剖视图。图12是用于说明与对位标记配置区域内的器件构造总体相关的变形例2(焊盘层虚拟布线图案的省略及平坦STI的导入)的与图4对应的对位标记配置区域1a(1)的放大剖视图。图13是用于说明与对位标记配置区域内的器件构造总体相关的变形例3(焊盘层虚拟布线图案及下层实际布线图案的省略)的与图4对应的对位标记配置区域1a(1)的放大剖视图。图14是用于说明与对位标记配置区域内的器件构造总体相关的变形例4(焊盘层虚拟布线图案的省略及上层两层虚拟图案的导入)的与图4对应的对位标记配置区域1a(1)的放大剖视图。图15是用于说明与对位标记配置区域内的器件构造总体相关的变形例5(焊盘层虚拟布线图案及下层实际布线图案的省略以及上层两层虚拟图案的导入)的与图4对应的对位标记配置区域1a(1)的放大剖视图。图16是用于说明与对位标记配置区域内的器件构造总体相关的变形例6(焊盘层虚拟布线图案及遮光图案的省略、上层两层虚拟图案及平坦STI的导入)的与图4对应的对位标记配置区域1a(1)的放大剖视图。图17是用于说明与对位标记配置区域内的器件构造总体相关的变形例7(焊盘层虚拟布线图案、遮光图案的省略以及上层两层虚拟图案的导入)的与图4对应的对位标记配置区域1a(1)的放大剖视图。图18是用于说明与识别图案配置区域内的器件构造总体相关的变形例8的与图1对应的芯片表面整体布局图。图19是图18的识别图案配置区域21的俯视图(主要显示焊盘金属布线层La及上层金属布线层M5)。图20是图18的B-B’截面的与图4对应的识别图案配置区域21的放大剖视图。基于此，对于与对位标记配置区域(识别图案配置区域)内的器件构造总体相关的各种变形例进行说明。
(1)向图4中的遮光图案的狭缝导入(主要根据图11，并参考图8)：
在该例中，如图11所示，向图4中的遮光图案20导入了狭缝35。像这样，与图4及图7同样地，即使下层即第三层铜类金属埋入布线层M3(第一中层金属布线层)或者其下层的器件层发生变化，也能够充分地减少由这些变化导致的对位图像的不期望的变化。另外，由于具有狭缝等，所以能够得到与章节3的子章节(2)中说明的效果相同的效果。
(2)图4中的焊盘层虚拟布线图案的省略及平坦STI的导入(主要是图12)：
在该例中，如图12所示，与图4相比，具有以下特征。
(a)省略了图4的焊盘层虚拟布线图案9。
(b)第一层铜类金属埋入布线层M1(下层金属布线层)作为与下层的钨插塞埋入层Lp或STI层Ls(元件分离绝缘膜层)之间没有直接关系的第一层局部布线19(实际器件图案6即中层实际布线图案6w)使用。
(c)在比第一层铜类金属埋入布线层M1(下层金属布线层)更下层的器件层即钨插塞埋入层Lp、元件分离绝缘膜层Ls上，没有形成特别的图案。具体来说，没有栅极多晶硅层Lg(栅电极层)及钨插塞埋入层Lp的图案，元件分离绝缘膜层Ls仅具有整个面厚度均匀的STI层(氧化硅类场绝缘膜)。
如该子章节的上述(a)那样地，省略了焊盘层虚拟布线图案9时，由于铝类焊盘金属非埋入布线层La(焊盘金属布线层)不含有精细图案，所以具有能够适用较粗糙的光刻处理的优点。
而且，如该子章节的上述(b)、(c)那样地，采用不形成FET等的构造时，具有第一层铜类金属埋入布线层M1(下层金属布线层)能够作为与该部分的FET等没有直接关系的其他相互连接布线、电源布线、接地布线使用等的优点。
(3)图4中的焊盘层虚拟布线图案及下层实际布线图案的省略(主要是图13)：
在该例中，如图13所示，与图12相比，具有以下特征。
(a)第二层铜类金属埋入布线层M2及第三层铜类金属埋入布线层M3(第一中层金属布线层)没有被用于电源供给布线图案11及接地布线图案12等。因此，成为能够作为其他的相互连接布线使用的状态。
(b)第一层铜类金属埋入布线层M1(下层金属布线层)以下的器件层与图4同样地形成有FET等的实际器件。
像这样，由于第二层铜类金属埋入布线层M2及第三层铜类金属埋入布线层M3(第一中层金属布线层)没有被用于电源供给布线图案11及接地布线图案12等，所以具有与第一层铜类金属埋入布线层M1(下层金属布线层)以下的器件层的FET等的实际设备相关联的相互连接布线的布局容易等的优点。
(4)图4中的焊盘层虚拟布线图案的省略及上层两层虚拟图案的导入(主要是图14)：
在该例中，如图14所示，与图12相比，具有以下特征。
(a)图12(图4)的上层虚拟布线图案5形成在第四层铜类金属埋入布线层M4(第二中层金属布线层)及第五层铜类金属埋入布线层M5(上层金属布线层)这两层上。
(b)其结果，图12(图4)的遮光图案20由第三层铜类金属埋入布线层M3(第一中层金属布线层)构成。
(c)而且，其结果，图12(图4)的电源供给布线图案11及接地布线图案12分别下降到1层量的下层，电源供给布线图案11由第二层铜类金属埋入布线层M2构成，接地布线图案12由第一层铜类金属埋入布线层M1(下层金属布线层)构成。
如该子章节的上述(a)那样地，上层虚拟布线图案5a、5b例如形成在第四层铜类金属埋入布线层M4(第二中层金属布线层)及第五层铜类金属埋入布线层M5(上层金属布线层)这两层(多层)，从而具有能够充分地确保对位图像的对比度的优点。
另一方面，一般来说，作为电源供给布线或接地布线，电流容量大的更上层的布线是有利的(图4或图12等的例子)，但如该子章节的上述(c)那样地，具有能够将电源供给布线和接地布线作为第一层铜类金属埋入布线层M1(下层金属布线层)、第二层铜类金属埋入布线层M2等使用并自由地构成的优点。
(5)图4中的焊盘层虚拟布线图案及下层实际布线图案的省略以及上层两层虚拟图案的导入(主要是图15)：
在该例中，如图15所示，与图14相比，具有以下特征。
(a)第二层铜类金属埋入布线层M2没有被用于电源供给布线图案11、接地布线图案12等。因此，成为能够作为其他的相互连接布线使用的状态。
(b)第一层铜类金属埋入布线层M1(下层金属布线层)以下的器件层与图4同样地形成有FET等的实际器件。
像这样，第二层铜类金属埋入布线层M2没有被用于电源供给布线图案11、接地布线图案12等，从而具有与第一层铜类金属埋入布线层M1(下层金属布线层)以下的器件层的FET等的实际设备相关联的相互连接布线的布局容易等的优点。
(6)图4中的焊盘层虚拟布线图案及遮光图案的省略、上层两层虚拟图案及平坦STI的导入(主要是图16)：
在该例中，如图16所示，与图14相比，具有以下特征。
省略了图14的遮光图案20。这是因为，上层虚拟布线图案5形成在第四层铜类金属埋入布线层M4(第二中层金属布线层)及第五层铜类金属埋入布线层M5(上层金属布线层)这两层，也能够相当程度地实现遮蔽效果。
像这样，具有第一层铜类金属埋入布线层M1(下层金属布线层)、第二层铜类金属埋入布线层M2和第三层铜类金属埋入布线层M3(第一中层金属布线层)能够自由地用于电源布线、接地布线、其他的相互连接布线的优点。
(7)图4中的焊盘层虚拟布线图案及遮光图案的省略、以及上层两层虚拟图案的导入(主要是图17)：
在该例中，如图17所示，与图16相比，具有以下特征。
(a)第二层铜类金属埋入布线层M2及第三层铜类金属埋入布线层M3(第一中层金属布线层)没有被用于电源供给布线图案11及接地布线图案12等。因此，成为能够作为其他的相互连接布线使用的状态。
(b)第一层铜类金属埋入布线层M1(下层金属布线层)以下的器件层与图4同样地形成有FET等的实际器件。
像这样，第二层铜类金属埋入布线层M2及第三层铜类金属埋入布线层M3(第一中层金属布线层)没有被用于电源供给布线图案11及接地布线图案12等，从而具有与第一层铜类金属埋入布线层M1(下层金属布线层)以下的器件层的FET等的实际器件相关联的相互连接布线的布局容易等的优点。
(8)与对位标记配置区域独立地或在此基础上还在识别图案配置区域中适用了以上的实施方式(包含变形例)的例子(主要是图18至图20)：
在该例中，将至此说明的与对位标记配置区域1(1a、1b)相关的布局的考虑方式(包含各实施方式及变形例)适用于对位标记配置区域1(1a、1b)及识别图案配置区域21双方或者仅适用于识别图案配置区域21。因此，图18、图19及图20分别与图1、图5及图4对应，其内容基本相同，以下，作为原则仅说明不同的部分。另外，由于会反复，所以关于截面的结构，仅关于一个例子(与图4最接近地对应的例子)进行具体说明。
如图18所示，在芯片2的表面2a(第一主面)上，除了对位标记配置区域1(1a、1b)以外，通常，设置有显示产品型号、公司名、批号等的工艺信息等的所谓的识别图案(识别文字、符号、图案或它们的结合)的识别图案配置区域21。
图19表示图18的识别图案配置区域21的放大平面图。但是，与图4同样地，主要仅显示，铝类焊盘金属非埋入布线层La(焊盘金属布线层)及第五层铜类金属埋入布线层M5(上层金属布线层)。另外，与图4相比，没有设置焊盘层虚拟布线图案9，这是因为，构成识别图案的要素较小，从而对识别图案自动识别等时，会使图像的视认性降低。
接下来，图20表示图18及图19中的B-B’截面。如图19及20所示，在识别图案配置区域21内的铝类焊盘金属非埋入布线层La(焊盘金属布线层)上设置有识别图案23，在第五层铜类金属埋入布线层M5(上层金属布线层)上，与图4同样地例如以矩阵状设置有上层虚拟布线图案5。
由此，首先，与关于对位标记配置区域1(1a、1b)进行的说明同样地，能够有效利用芯片内的各层的面积，其结果，电路模块等的配置变得容易。
6.与所述实施方式(包含变形例)相关的补充说明以及关于总体的考察(主要是图21)
图21是用于说明本申请的所述一实施方式的显示装置驱动用半导体集成电路装置的一例的LCD驱动器芯片的器件构造的概要的与图3所对应的图1的X-X’截面对应的芯片示意剖视图。基于此，进行与所述实施方式(包含变形例)相关的补充说明以及关于总体的考察。
如之前说明那样，为确保LCD驱动器芯片等的显示装置驱动用半导体集成电路装置的对位标记的视认性，通常的情况是，在配置有对位标记的对位标记配置区域中，不设置实际图案，代替地，设置虚拟图案。
但是，本申请发明人关于这些方式研究的结果明确了，在这样的方式中，在驱动器芯片上，布局电路模块等时的自由度会大幅度降低。
因此，若要说明所述实施方式(包含变形例)的概要，则如下所述。即，如图21所示，LCD驱动器芯片等的显示装置驱动用半导体集成电路装置主要在芯片状半导体衬底2s(2)上，形成在表面2a(第一主面)侧。而且，具有由焊盘金属布线层La构成的多个凸块电极形成用焊盘电极4。在芯片状半导体衬底2s的第一主面2a侧，设置有对位标记配置区域1。在该对位标记配置区域1内，设置有由焊盘金属布线层La构成的对位标记3。而且，在对位标记配置区域1内，设置有由比焊盘金属布线层La更下层的上层金属布线层M5(不限于第五层布线层)构成的上层虚拟布线图案5。另外，在对位标记配置区域1内，设置有由比上层金属布线层M5更下层的器件层Ld(布线层、插塞层、栅电极层、绝缘膜层等)构成的实际器件图案6。
通过采用这样的结构，能够提高电路模块等的布局的自由度。
7.总结
以上，基于实施方式具体说明了本发明人研发的发明，但本发明不限于此，当然在不脱离其主旨的范围内能够进行各种变更。
例如，在所述实施方式中，以由铜类埋入布线5层及铝类非埋入布线1层(最上层)的布线层结构构成的器件为例进行了具体说明，当然也可以采用由其他的布线层结构构成的器件。例如，布线层的总数若是3层至20层左右，则可以是任意层。另外，也可以代替铜类埋入布线，使用铝类非埋入布线(若是一部分层，则采用钨类非埋入布线或埋入布线)。另外，也可以相反地实施。也可以将最上层铝类非埋入布线置换成铜类埋入布线。而且，埋入布线不限于铜类，也可以采用银类等。
另外，在所述实施方式中，作为驱动的对象，以LCD为例进行了具体说明，当然也可以采用其他的显示装置。

Claims (20)

1.一种显示装置驱动用半导体集成电路装置，其特征在于，包括：
(a)具有第一主面的芯片状半导体衬底；
(b)多个凸块电极形成用焊盘电极，其设置在所述芯片状半导体衬底的所述第一主面侧，并由焊盘金属布线层构成；
(c)对位标记配置区域，其设置在所述芯片状半导体衬底的所述第一主面侧；
(d)对位标记，其设置在所述芯片状半导体衬底的所述第一主面侧的所述对位标记配置区域内，并由所述焊盘金属布线层构成；
(e)上层虚拟布线图案，其设置在所述芯片状半导体衬底的所述第一主面侧的所述对位标记配置区域内，并由上层金属布线层构成，该上层金属布线层位于所述焊盘金属布线层之下；
(f)实际器件图案，其设置在所述芯片状半导体衬底的所述第一主面侧的所述对位标记配置区域内，并由下层的器件层构成，该下层的器件层位于所述上层金属布线层之下；
其中，所述下层的器件层包括有助于所述半导体集成电路装置的电路结构的要素图案。
2.如权利要求1所述的显示装置驱动用半导体集成电路装置，其特征在于，所述下层的器件层是第一中层金属布线层，所述实际器件图案是中层实际布线图案。
3.如权利要求2所述的显示装置驱动用半导体集成电路装置，其特征在于，还包括：
(g)下层实际布线图案，其设置在所述芯片状半导体衬底的所述第一主面侧的所述对位标记配置区域内，并由比所述第一中层金属布线层更下层的下层金属布线层构成。
4.如权利要求3所述的显示装置驱动用半导体集成电路装置，其特征在于，还包括：
(h)遮光图案，其设置在所述芯片状半导体衬底的所述第一主面侧的所述对位标记配置区域内，并由第二中层金属布线层构成，该第二中层金属布线层位于所述上层金属布线层之下且位于所述第一中层金属布线层之上。
5.如权利要求4所述的显示装置驱动用半导体集成电路装置，其特征在于，所述遮光图案是线与间隙图案。
6.如权利要求5所述的显示装置驱动用半导体集成电路装置，其特征在于，所述中层实际布线图案是电源供给布线图案。
7.如权利要求6所述的显示装置驱动用半导体集成电路装置，其特征在于，所述上层金属布线层、所述第一中层金属布线层、所述第二中层金属布线层及所述下层金属布线层分别是铜类埋入布线。
8.如权利要求7所述的显示装置驱动用半导体集成电路装置，其特征在于，所述焊盘金属布线层是铝类非埋入布线。
9.如权利要求8所述的显示装置驱动用半导体集成电路装置，其特征在于，还包括：
(i)焊盘层虚拟布线图案，其设置在所述芯片状半导体衬底的所述第一主面侧的所述对位标记配置区域内的所述对位标记的周边，并由所述焊盘金属布线层构成。
10.如权利要求9所述的显示装置驱动用半导体集成电路装置，其特征在于，还包括：
(j)实际栅电极图案，其设置在所述芯片状半导体衬底的所述第一主面侧的所述对位标记配置区域内，并由比所述下层金属布线层更下层的栅电极层构成；
(k)实际元件分离绝缘膜图案，其设置在所述芯片状半导体衬底的所述第一主面侧的所述对位标记配置区域内，并由比所述栅电极层更下层的元件分离绝缘膜层构成。
11.一种显示装置驱动用半导体集成电路装置，其特征在于，包括：
(a)具有第一主面的芯片状半导体衬底；
(b)多个凸块电极形成用焊盘电极，其设置在所述芯片状半导体衬底的所述第一主面侧，并由焊盘金属布线层构成；
(c)识别图案配置区域，其设置在所述芯片状半导体衬底的所述第一主面侧；
(d)识别图案，其设置在所述芯片状半导体衬底的所述第一主面侧的所述识别图案配置区域内，并由所述焊盘金属布线层构成；
(e)上层虚拟布线图案，其设置在所述芯片状半导体衬底的所述第一主面侧的所述识别图案配置区域内，并由上层金属布线层构成，该上层金属布线层位于所述焊盘金属布线层之下；
(f)实际器件图案，其设置在所述芯片状半导体衬底的所述第一主面侧的所述识别图案配置区域内，并由下层的器件层构成，该下层的器件层位于所述上层金属布线层之下；
其中，所述下层的器件层包括有助于所述半导体集成电路装置的电路结构的要素图案。
12.如权利要求11所述的显示装置驱动用半导体集成电路装置，其特征在于，所述下层的器件层是第一中层金属布线层，所述实际器件图案是中层实际布线图案。
13.如权利要求12所述的显示装置驱动用半导体集成电路装置，其特征在于，还包括：
(g)下层实际布线图案，其设置在所述芯片状半导体衬底的所述第一主面侧的所述识别图案配置区域内，并由比所述第一中层金属布线层更下层的下层金属布线层构成。
14.如权利要求13所述的显示装置驱动用半导体集成电路装置，其特征在于，还包括：
(h)遮光图案，其设置在所述芯片状半导体衬底的所述第一主面侧的所述识别图案配置区域内，并由第二中层金属布线层构成，该第二中层金属布线层位于所述上层金属布线层之下且位于所述第一中层金属布线层之上。
15.如权利要求14所述的显示装置驱动用半导体集成电路装置，其特征在于，所述遮光图案是线与间隙图案。
16.如权利要求15所述的显示装置驱动用半导体集成电路装置，其特征在于，所述中层实际布线图案是电源供给布线图案。
17.如权利要求16所述的显示装置驱动用半导体集成电路装置，其特征在于，所述上层金属布线层、所述第一中层金属布线层、所述第二中层金属布线层及所述下层金属布线层分别是铜类埋入布线。
18.如权利要求17所述的显示装置驱动用半导体集成电路装置，其特征在于，所述焊盘金属布线层是铝类非埋入布线。
19.如权利要求18所述的显示装置驱动用半导体集成电路装置，其特征在于，还包括：
(i)焊盘层虚拟布线图案，其设置在所述芯片状半导体衬底的所述第一主面侧的所述识别图案配置区域内的所述识别图案的周边，并由所述焊盘金属布线层构成。
20.如权利要求19所述的显示装置驱动用半导体集成电路装置，其特征在于，还包括：
(j)实际栅电极图案，其设置在所述芯片状半导体衬底的所述第一主面侧的所述识别图案配置区域内，并由比所述下层金属布线层更下层的栅电极层构成；
(k)实际元件分离绝缘膜图案，其设置在所述芯片状半导体衬底的所述第一主面侧的所述识别图案配置区域内，并由比所述栅电极层更下层的元件分离绝缘膜层构成。
CN201410510495.2A 2013-10-17 2014-09-28 显示装置驱动用半导体集成电路装置 Active CN104576605B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013-215982 2013-10-17
JP2013215982A JP2015079848A (ja) 2013-10-17 2013-10-17 表示装置駆動用半導体集積回路装置

Publications (2)

Publication Number Publication Date
CN104576605A CN104576605A (zh) 2015-04-29
CN104576605B true CN104576605B (zh) 2019-06-04

Family

ID=52825471

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410510495.2A Active CN104576605B (zh) 2013-10-17 2014-09-28 显示装置驱动用半导体集成电路装置

Country Status (3)

Country Link
US (1) US9269672B2 (zh)
JP (1) JP2015079848A (zh)
CN (1) CN104576605B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104407742B (zh) * 2014-12-12 2017-03-15 合肥鑫晟光电科技有限公司 触控基板及其制备方法、显示装置
TWI692859B (zh) * 2015-05-15 2020-05-01 日商新力股份有限公司 固體攝像裝置及其製造方法、以及電子機器
US10192832B2 (en) * 2016-08-16 2019-01-29 United Microelectronics Corp. Alignment mark structure with dummy pattern
US9972571B1 (en) * 2016-12-15 2018-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Logic cell structure and method
CN106973485A (zh) * 2017-03-14 2017-07-21 惠科股份有限公司 显示设备及其柔性电路板
CN109493311B (zh) * 2017-09-08 2022-03-29 上海宝信软件股份有限公司 一种无规则缺陷图片模式识别与匹配方法及系统
KR102441202B1 (ko) * 2017-11-17 2022-09-06 주식회사 엘엑스세미콘 드라이브 ｉｃ와 이를 포함한 표시장치
US11721636B2 (en) 2018-04-15 2023-08-08 Hewlett-Packard Development Company, L.P. Circuit die alignment target
KR102563847B1 (ko) * 2018-07-19 2023-08-04 주식회사 엘엑스세미콘 소스 드라이버 집적 회로와 그 제조방법 및 그를 포함한 표시장치
KR102538411B1 (ko) 2018-07-25 2023-05-31 삼성디스플레이 주식회사 표시 장치
US11551777B2 (en) * 2019-08-09 2023-01-10 Micron Technology, Inc. Apparatus with circuit-locating mechanism
CN116093079B (zh) * 2023-03-01 2024-04-19 海信家电集团股份有限公司 半导体器件及电子装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1204153A (zh) * 1997-06-13 1999-01-06 株式会社日立制作所 半导体集成电路器件
CN1604316A (zh) * 2003-09-30 2005-04-06 株式会社东芝 利用多层布线防止低介电常数膜剥离的半导体器件
CN1750251A (zh) * 2004-09-15 2006-03-22 松下电器产业株式会社 半导体装置的设计方法及半导体装置
CN101431058A (zh) * 2007-11-09 2009-05-13 株式会社瑞萨科技 半导体器件及其制造方法
CN101510548A (zh) * 2008-02-14 2009-08-19 株式会社瑞萨科技 半导体器件及其制造方法
CN101521169A (zh) * 2008-02-25 2009-09-02 株式会社瑞萨科技 半导体装置的制造方法及半导体装置
CN101911284A (zh) * 2007-12-28 2010-12-08 富士通半导体股份有限公司 半导体器件及其制造方法
CN101964342A (zh) * 2009-07-24 2011-02-02 瑞萨电子株式会社 半导体器件

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5756395A (en) * 1995-08-18 1998-05-26 Lsi Logic Corporation Process for forming metal interconnect structures for use with integrated circuit devices to form integrated circuit structures
JP5425363B2 (ja) * 2006-11-28 2014-02-26 ルネサスエレクトロニクス株式会社 半導体装置、及び表示装置
JP5581954B2 (ja) * 2010-10-07 2014-09-03 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、及び電子機器
KR101284287B1 (ko) * 2010-12-21 2013-07-08 엘지디스플레이 주식회사 액정 표시장치와 이의 제조방법
US8846494B2 (en) * 2011-07-07 2014-09-30 Aptina Imaging Corporation Alignment marks and alignment methods for aligning backside components to frontside components in integrated circuits
US9720295B2 (en) * 2011-09-27 2017-08-01 Lg Display Co., Ltd. Liquid crystal display device and method for manufacturing the same
JP6012262B2 (ja) * 2012-05-31 2016-10-25 キヤノン株式会社 半導体装置の製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1204153A (zh) * 1997-06-13 1999-01-06 株式会社日立制作所 半导体集成电路器件
CN1604316A (zh) * 2003-09-30 2005-04-06 株式会社东芝 利用多层布线防止低介电常数膜剥离的半导体器件
CN1750251A (zh) * 2004-09-15 2006-03-22 松下电器产业株式会社 半导体装置的设计方法及半导体装置
CN101355077A (zh) * 2004-09-15 2009-01-28 松下电器产业株式会社 半导体装置的设计方法及半导体装置
CN101431058A (zh) * 2007-11-09 2009-05-13 株式会社瑞萨科技 半导体器件及其制造方法
CN101911284A (zh) * 2007-12-28 2010-12-08 富士通半导体股份有限公司 半导体器件及其制造方法
CN101510548A (zh) * 2008-02-14 2009-08-19 株式会社瑞萨科技 半导体器件及其制造方法
CN101521169A (zh) * 2008-02-25 2009-09-02 株式会社瑞萨科技 半导体装置的制造方法及半导体装置
CN101964342A (zh) * 2009-07-24 2011-02-02 瑞萨电子株式会社 半导体器件

Also Published As

Publication number Publication date
US9269672B2 (en) 2016-02-23
JP2015079848A (ja) 2015-04-23
US20150108611A1 (en) 2015-04-23
CN104576605A (zh) 2015-04-29

Similar Documents

Publication Publication Date Title
CN104576605B (zh) 显示装置驱动用半导体集成电路装置
TW201914011A (zh) 積體電路、半導體結構及其製造方法
US8779593B2 (en) Semiconductor integrated circuit device
US7326618B2 (en) Low OHMIC layout technique for MOS transistors
US20070063292A1 (en) Semiconductor apparatus integrating an electrical device under an electrode pad
CN102054834A (zh) 半导体集成电路器件
US20060028776A1 (en) Electrostatic discharge protection for an integrated circuit
US11967593B2 (en) Semiconductor device
US7595561B2 (en) Semiconductor device including multiple rows of peripheral circuit units
KR20230129219A (ko) 정전 방전 회로 및 이의 형성 방법
KR20110119308A (ko) 반도체 집적회로
US9006830B2 (en) Semiconductor device
US9006831B2 (en) Semiconductor device
JP4034992B2 (ja) 半導体装置
US7768004B2 (en) Semiconductor device including chips with electrically-isolated test elements and its manufacturing method
US7468546B2 (en) Semiconductor device with a noise prevention structure
US10410934B2 (en) Apparatuses having an interconnect extending from an upper conductive structure, through a hole in another conductive structure, and to an underlying structure
US20120139058A1 (en) Power mos device
US7739636B2 (en) Design structure incorporating semiconductor device structures that shield a bond pad from electrical noise
US11855076B2 (en) Electrostatic discharge (ESD) array with back end of line (BEOL) connection in a carrier wafer
KR100773740B1 (ko) 반도체 기판과 동일한 전압 레벨을 갖는 패드 및 이를포함하는 반도체 장치
TWI830738B (zh) 靜電放電保護裝置及其形成方法
US8357990B2 (en) Semiconductor device
JP3441104B2 (ja) 半導体装置
US20220293534A1 (en) Electrostatic discharge (esd) array with circuit controlled switches

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C53 Correction of patent for invention or patent application
CB02 Change of applicant information

Address after: Tokyo, Japan, China wild area, wild four, 10, 2

Applicant after: Xin Napudikesi display contract commercial firm

Address before: Japan Tokyo city Xiaoping, 22 times the Sheung Shui Ting No. 1

Applicant before: RENESAS SP DRIVERS INC.

COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM:

Free format text: CORRECT: APPLICANT; FROM: SYNAPTICS DISPLAY DEVICE, K. K. TO: SYNAPTICS DISPLAY DEVICES K. K.

CB02 Change of applicant information

Address after: Tokyo, Japan, China wild area, wild four, 10, 2

Applicant after: Sin Knapp Dick J Japan Contract Society

Address before: Tokyo, Japan, China wild area, wild four, 10, 2

Applicant before: Xin Napudikesi display contract commercial firm

COR Change of bibliographic data
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant