KR20100134737A - 3차원 반도체 소자 구조들 및 방법들 - Google Patents

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Abstract

본 발명의 실시예에 따르면, 3차원 반도체 소자는 패터닝된 도전성 층을 사용하여 서로 결합된 제 1 반도체 소자 및 제 2 반도체 소자를 포함한다. 상기 제 1 반도체 소자는 그것의 전면 상에 복수개의 제 1 단자들을 포함하고, 상기 제 2 반도체 소자는 그것의 전면 상에 복수개의 제 2 단자들을 포함한다. 상기 패터닝된 도전성 층은 복수개의 도전성 영역들을 포함한다. 상기 도전성 영역들 각각은, 상기 복수개의 제 1 단자들 중 하나와 연결된 도전체 및 상기 복수개의 제 2 단자들 중 하나와 연결된 다른 도전체와 결합되어, 상기 제 1 반도체 소자와 상기 제 2 반도체 소자 사이의 전기적인 연결을 제공한다. 구체적인 실시예에서, 상기 제 1 반도체 소자의 단자 각각은 상기 제 2 반도체 소자의 상응하는 단자와 결합되어, 상기 제 1 및 상기 제 2 반도체 소자들의 병렬 조합을 제공한다. 다른 실시예에서, 상기 제 1 반도체 소자의 후면 상의 1개 이상의 단자들 및 상기 제 2 반도체 소자의 전면 상의 1개 이상의 단자들을 사용하여, 상기 제 1 및 상기 제 2 반도체 소자들의 병렬 조합이 제공된다.

Description

3차원 반도체 소자 구조들 및 방법들{Three-dimensional semiconductor device structures and methods}
본 발명은 일반적으로 반도체 기술에 관한 것으로, 더욱 구체적으로 3-차원의(3D) 적층 반도체 소자들에 대한 구조들 및 방법들에 관한 것이다.
순전한 예로서, 본 발명은 2개 이상의 트렌치 전계 효과 트랜지스터들(field effect transistors, FETs)을 포함하는 3D 적층 반도체 소자들에 적용되어 왔다. 그러나, 본 발명은 더욱 넓은 범위의 응용가능성을 가짐이 이해될 것이다.
현대 전자분야에서, 고전압 및/또는 고전력 소자들은 더욱 더 넓은 응용제품들로 사용되는 상황이다. 예를 들어, 이러한 소자들은, 휴대용 소비자 전자제품들, 전력 관리 회로들, 자동차 전자부품들, 디스크 드라이브들, 디스플레이 소자들, RF 통신 회로들, 및 무선 베이스 스테이션 회로들(wires base station circuits)과 같은 응용제품들에서 사용된다. 상기 전력 소자들 중 일부는 실드된 게이트 트렌치 FET들(FETs) 및 트렌치 게이트 FET들을 포함한다. 그 예가 아래와 같이 간략하게 논의된다.
도 1은 실드된 게이트 트렌치 모스펫(MOSFET)을 개략적으로 나타낸 단면도이다. n-타입 에피택셜 층(102)은 n+ 기판(101) 상으로 연장된다. n+ 소스 영역들(108) 및 p+ 헤비 바디 영역들(106)은 p-타입 바디 영역(104) 내에서 형성되고, 이는 에피택셜 층(102) 내에서 교대로 형성된다. 트렌치(110)는 바디 영역(104)을 관통하도록 연장되고, 바디 영역(104)과 기판(101) 사이로 연장되는 에피택셜 층(102)의 부분인 드리프트 영역에서 종결된다. 트렌치(110)는 게이트 전극(122) 아래 실드 전극(114)를 포함한다. 게이트 전극(122)은 게이트 유전체(120)에 의해 그것의 인접 실리콘 영역들로부터 절연되고, 실드 전극(114)은 게이트 유전체(120)보다 더 두꺼운 실드 유전체(112)에 의해 인접 실리콘 영역들로부터 절연된다. 상기 게이트 및 실드 전극들은 유전층(116)에 의해 서로 절연되고, 상기 유전층(116)은 전극간 유전체(inter-electrode dielectric) 또는 IED로도 지칭된다.
도 1의 구조는 트랜지스터들의 배열을 형성하도록 수 회 반복될 수 있다. 도 2는 트렌치 모스펫(200)의 부분을 개략적으로 도시한 단면도이며, 기판(201), 에피택셜 층(202), 및 바디 영역(204)을 포함한다. 또한, 소자(200)는 병렬로 함께 연결된 트렌치 셀들(206)의 배열을 포함한다. 각각의 트렌치 셀(206)은 도 1의 실드된 게이트 FET와 유사하다. 도전성 영역(214)은 모스펫(200)의 게이트 전극이고, 각각의 트렌치 실들 내 게이트 전극과 연결된다. 드레인 영역으로의 콘택은 소자의 후면(back side) 상에 만들어질 수 있다. 소스 메탈로의 콘택은 소자의 상면 상에 만들어질 수 있고, 반면에 게이트 전극으로의 콘택은 상기 상면의 모서리 부분에서 만들어질 수 있다.
전력 전자 응용분야들에서, 더 높은 성능 및 더 적은 비용에 대한 요구는 계속적으로 증가한다. 반면에, 전력 소자 기술이 발전해감에 따라, 성능을 개선시키는 것은 더욱 어려워진다. 예를 들어, 셀 디멘존(cell dimension)을 스케일 다운시키는 것은 복잡한 공정을 필요로 한다. 또한, 소자 영역이 감소되어감에 따라, 전력 핸들링 능력(power handling capacity)에 문제가 발생할 수 있다. 이러한 또는 다른 한계들은 전력 소자를 더욱 개선시키기 위한 도전들을 제기시킨다.
따라서, 개선된 구조들 및 고-성능 및 저비용 전력 소자들을 형성하기 위한 방법들이 필요하다.
따라서 본 발명이 해결하고자 하는 과제는, 더 높은 성능 및 더 적은 비용의 문제 및 전력 핸들링 능력이 개선된 3차원 반도체 소자 구조 및 방법들을 제공하는 것이다.
본 발명의 실시예에 따르면, 3차원 반도체 소자는 서로 결합된 2개의 반도체 소자들을 포함한다. 상기 2개의 반도체 소자들 각각은 반도체 영역의 전면 상에 적어도 2개의 소자 단자들을 가지고 상기 반도체 영역의 후면 상에 금속 기판을 가진다. 상기 전면 측 단자들 중 하나는 상기 금속 기판과 전기적으로 연결된다. 상기 제 1 반도체 소자의 상기 금속 기판은 상기 제 2 반도체 소자의 상기 금속 기판과 기계적으로 결합된다. 따라서, 상기 제 1 반도체 소자의 전면 단자들 중 하나와 상기 제 2 반도체 소자의 전면 단자들 중 하나 사이에 전기적인 연결이 제공된다.
구체적인 실시예에서, 상기 반도체 소자들 각각은 또한, 상기 반도체 영역 내 보이드를 채우고 금속 기판의 전면 단자를 연결하는 도전성 영역을 포함한다.
다른 실시예에서, 상기 제 1 및 상기 제 2 반도체 소자 모두는 MOS 트랜지스터들이고, 상기 MOS 트랜지스터들의 드레인 단자들은 전기적으로 연결된다. 예로서, 상기 반도체 소자들 각각은 트렌치 게이트 모스펫이다. 다른 예에서, 상기 반도체 소자들 각각은 실드된 게이트 트렌치 모스펫이다.
본 발명의 다른 실시예에 따르면, 3차원 반도체 소자의 형성 방법은, 제 1 금속 기판 상의 반도체 영역을 포함하는 제 1 반도체 소자를 제공하는 단계를 포함하고, 상기 제 1 반도체 소자는 상기 제 1 금속 기판과 반대되는 상기 반도체 영역의 전면 상에 제 1 단자 및 제 2 단자를 적어도 가지며, 상기 제 1 단자는 상기 제 1 금속 기판과 전기적으로 연결된다. 또한, 상기 방법은 제 2 금속 기판 상의 반도체 영역을 포함하는 제 2 반도체 소자를 제공하는 단계를 포함하고, 상기 제 2 반도체 소자는 상기 제 2 금속 기판과 반대되는 상기 반도체 영역의 전면 상에 제 1 단자 및 제 2 단자를 적어도 가지며, 상기 제 1 단자는 상기 제 2 금속 기판과 전기적으로 연결된다. 또한, 상기 방법은 상기 제 1 금속 기판과 상기 상기 제 2 금속 기판을 결합하는 단계를 포함하고, 따라서 상기 제 1 밤도체 소자의 상기 제 1 단자와 상기 제 2 반도체 소자의 상기 제 1 단자 사이에 전기적인 접촉이 제공된다.
구체적인 실시예에서, 상기 제 1 및 상기 제 2 반도체 소자들 각각을 제공하는 단계는, 반도체 기판 내에 소자 구조를 형성하는 단계를 포함한다. 상기 소자 구조는 상기 반도체 기판의 전면 상에 제 1 소자 영역 및 제 2 소자 영역을 적어도 가진다. 상기 방법은, 상기 반도체 소자의 전방 부분 내에 그리고 상기 반도체 기판 내로 소정 깊이만큼 연장되는 제 1 리세스를 형성하는 단계를 포함한다. 제 1 금속 층은 상기 소자 구조 위로 가로눕고 상기 제 1 리세스를 채우도록 형성되고, 이후 상기 제 1 단자 및 상기 제 2 단자를 형성하기 위해 상기 제 1 금속 층이 패터닝되며, 상기 제 1 단자는 상기 제 1 리세스와 실질적으로 정렬된다. 또한, 상기 방법은, 상기 소자 구조의 전면에 캐리어 기판을 접착시키는 단계 및 상기 반도체 기판의 후면 내에 제 2 리세스를 형성하는 단계를 포함한다. 상기 제 2 르세스는 상기 제 1 리세스와 실질적으로 정렬된다. 따라서, 상기 기판의 상기 후면 위로 가로눕도록 제 2 금속 층이 형성된다. 상기 제 2 금속 층은 상기 제 2 리세스를 채우고 상기 금속 기판을 형성한다.
본 발명의 다른 실시예에 따르면, 3차원 반도체 소자는 패터닝된 도전성 층을 사용하여 서로 결합된 제 1 반도체 소자 및 제 2 반도체 소자를 포함한다. 상기 제 1 반도체 소자는 그것의 전면 상에 복수개의 제 1 단자들을 포함하고, 상기 제 2 반도체 소자는 그것의 전면 상에 복수개의 제 2 단자들을 포함한다. 상기 패터닝된 도전성 층은 복수개의 도전성 영역들을 포함한다. 상기 제 1 반도체 소자와 상기 제 2 반도체 소자 사이의 전기적인 연결을 제공하기 위해, 상기 도전성 영역들 각각은, 상기 복수개의 제 1 단자들 중 하나와 연결된 도전체 및 상기 복수개의 제 2 단자들 중 하나와 연결된 다른 도전체와 결합된다.
특정 실시예에서, 상기 제 1 반도체 소자의 단자 각각은 상기 제 2 반도체 소자의 상응하는 단자와 결합되고, 그에 따라 상기 3차원 반도체 소자는 상기 제 1 및 사익 제 2 반도체 소자들의 병렬 조합을 포함한다.
상기 실시예들에 따라, 상기 제 1 반도체 소자들 중 하나 또는 모두는 트렌치 전력 MOS 트랜지스터, 또는 실드된 게이트 트렌치 전력 MOS 트랜지스터와 같은 트랜지스터 또는 다른 반도체 소자들일 수 있다.
본 발명의 다른 실시예에 따른 3차원의 반도체 소자의 형성 방법은, 제 1 및 제 2 반도체 소자들을 제공하는 단계를 포함한다. 상기 제 1 반도체 소자는 그것의 전면 상에 복수개의 제 1 단자들을 가지고, 상기 제 2 반도체 소자는 그것의 전면 상에 복수개의 제 2 단자들을 가진다. 복수개의 제 1 도전체들은 상기 제 1 반도체 소자 상에 형성되고, 이들 각각은 상기 복수개의 제 1 단자들 중 하나와 연결된다. 복수개의 제 2 도전체들은 상기 제 2 반도체 소자 상에 형성되고, 이들 각각은 상기 복수개의 제 2 단자들 중 하나와 연결된다. 또한, 상기 방법은 복수개의 상호연결된 도전성 영역들을 포함하는 패터닝된 도전성 층을 제공하는 단계를 포함한다. 이후, 상기 패터닝된 도전성 층은 상기 제 1 및 상기 제 2 반도체 소자들과 결합된다. 상기 복수개의 도전성 영역들 각각은 상기 복수개의 제 1 도전체들 중 적어도 하나 및 상기 복수개의 제 2 도전체들 중 적어도 하나와 결합된다. 이후 상기 3차원 반도체 소자의 1개 이상의 외부 콘택들을 제공하고 상기 복수개의 도전성 영역들을 분리하기 위해, 상기 패터닝된 도전성 층의 부분들이 선택적으로 제거된다.
상기 실시예들에 따라, 상기 제 1 반도체 소자들 중 하나 또는 모두는 트렌치 전력 MOS 트랜지스터, 또는 실드된 게이트 트렌치 전력 MOS 트랜지스터와 같은 트랜지스터 또는 다른 반도체 소자들일 수 있다.
일 실시예에서, 상기 제 1 및 상기 제 2 소자들 각각은 트랜지스터를 포함하고, 상기 제 1 반도체 소자의 단자 각각은 상기 제 2 반도체 소자의 상응하는 단자와 결합된다. 따라서, 상기 3차원 반도체 소자는 상기 제 1 및 상기 제 2 반도체 소자들의 병렬 조합을 포함한다. 다른 실시예에서, 상기 제 1 및 상기 제 2 반도체 소자들 중 적어도 하나는 MOS 트랜지스터를 포함한다. 또 다른 실시예에서, 상기 제 1 및 상기 제 2 반도체 소자들 중 적어도 하나는 트렌치 게이트 MOS 트랜지스터 또는 실드된 게이트 트렌치 MOS 트랜지스터를 포함한다.
다른 실시예에 따르면, 다른 3차원 소자 구조들을 형성하고 다양한 기능성들을 제공하기 위해, 본 발명에 의해 제공된 방법들은, 조합되고, 및/또는 반복될 수 있다. 예를 들어, 특정 실시예에서, 적층된 반도체 소자 구조는 4개의 반도체 소자들을 포함한다. 제 1 반도체 소자는 제 1 기판 및 복수개의 제 1 단자들을 포함하고, 제 2 반도체 소자는 제 2 반도체 기판 및 복수개의 제 2 단자들을 포함한다. 상기 제 1 및 제 2 반도체 소자들은, 상기 제 1 및 상기 제 2 반도체 소자들 사이에 배치된 제 1 패터닝된 도전성 층을 사용하여 서로 결합된다. 상기 제 1 패터닝된 도전성 층은 복수개의 도전성 영역들을 포함한다. 상기 도전성 영역들 각각은 상기 복수개의 제 1 단자들 중 하나와 연결된 도전체 및 상기 복수개의 제 2 단자들 중 하나와 연결된 다른 도전체와 결합된다. 마찬가지로, 제 3 및 제 4 반도체는 제 2 패터닝된 도전성 층을 사용하여 서로 결합된다. 또한, 4개의 반도체 소자들의 3차원 적층을 형성하기 위해, 상기 제 2 반도체 소자의 상기 기판은 상기 제 3 반도체 소자와 결합된다.
본 발명의 다른 실시예에 따르면, 적층된 반도체 소자 구조는 제 1 결합된 소자 쌍 및 제 2 결합된 소자 쌍을 포함한다. 상기 제 1 결합된 소자 쌍은 제 1 반도체 소자 및 제 2 반도체 소자를 포함한다. 상기 제 1 및 상기 제 2 반도체 소자들은, 상기 제 1 반도체 소자의 전면이 상기 제 2 반도체 소자의 전면과 마주보도록 위치된다. 또한, 상기 제 1 반도체 소자의 상기 단자들 중 적어도 하나는 상기 제 2 반도체 소자의 상기 단자들 중 하나와 결합된다. 마찬가지로, 상기 제 2 결합된 소자 쌍은 제 3 반도체 소자 및 제 4 반도체 소자를 포함하고, 상기 제 3 반도체 소자의 전면은 상기 제 4 반도체 소자의 전면과 마주보며, 상기 제 3 반도체 소자의 상기 단자들 중 적어도 하나는 상기 제 4 반도체 소자의 상기 단자들 중 하나와 결합된다. 나아가, 상기 제 1 결합된 소자 쌍은 상기 제 2 결합된 소자 쌍과 결합되고, 상기 제 2 반도체 소자의 후면은 상기 제 3 반도체 소자의 후면과 결합된다.
본 발명의 다른 실시예에 따르면, 3차원 반도체 소자는 도전성 구조 및 패터닝된 금속 층을 사용하여 서로 결합된 2개의 제 1 반도체 소자들을 포함한다. 제 1 반도체 소자는 그것의 후면 상에 제 1 금속 기판을 가지고, 또한, 상기 제 1 금속 기판은 상기 제 1 반도체 소자의 제 1 단자로서도 기능한다. 제 1 도전성 구조는 상기 제 1 금속 기판의 후면 상에 형성된다. 상기 제 2 반도체 소자는 그것의 후면 상에 제 1 단자 및 제 2 단자를 포함한다. 제 2 도전성 구조는 상기 제 2 반도체 소자의 전면 상에 형성된다. 상기 제 1 반도체 소자와 상기 제 2 반도체 소자 사이의 전기적인 접촉을 제공하기 위해, 상기 제 2 도전성 구조는 상기 제 1 도전성 구조와 결합된다. 제 3 도전성 구조는 상기 제 2 반도체 소자의 상기 전면 상에 형성된다. 상기 제 1 및 상기 제 2 반도체 소자들 사이에 패터닝된 금속 층이 위치된다. 상기 패터닝된 금속 층은 적어도 제 1 영역을 포함하고, 상기 제 1 영역은 외부 콘택을 제공하기 위해 상기 제 3 도전성 구조와 결합된다.
실시예에 따라, 3차원 소자 구조들을 형성하는데 다양한 반도체 소자들이 사용될 수 있다. 예를 들어, 상기 제 1 및 상기 제 2 반도체 소자들 중 적어도 하나는 MOS 트랜지스터일 수 있다. 다른 예에서, 상기 제 1 및 상기 제 2 반도체 소자들 중 적어도 하나는 트렌치 전력 MOS 트랜지스터이다. 또 다른 예에서, 상기 제 1 및 상기 제 2 반도체 소자들 중 적어도 하나는 트렌치 전력 MOS 트랜지스터이다. 다른 예들에서, 상기 제 1 및 상기 제 2 반도체 소자들 각각은 MOS 트랜지스터이다.
특정 실시예에서, 상기 제 1 도전체는 상기 제 1 반도체 소자의 제 1 단자와 연결되고, 상기 제 2 도전체는 상기 제 2 반도체 소자의 제 1 단자와 연결되며, 그에 따라 상기 3차원 반도체 소자는 상기 제 1 및 상기 제 2 반도체 소자들의 직렬 조합을 포함한다.
다른 실시예에 따르면, 다른 3차원 소자 구조들을 형성하고 다양한 기능성들을 제공하기 위해, 본 발명에 의해 제공되는 상기 방법은 조합되고, 및/또는 반복될 수 있다.
본 발명의 방법에 의해 종래 기술들에 비하여 많은 이점들이 달성된다. 예를 들어, 일부 실시예들에서, 본 발명은 다이 크기 또는 풋프린트(foorprint)를 증가시키지 아니하고도 소자 밀도가 증가된 3차원 소자들을 형성하는 방법들을 제공한다. 이 밀도의 증가는 셀 레벨의 피치(pitch) 감소 없이도 달성될 수 있다. 종래의 소자에서, 헤비 바디 콘택들에 의해 차지되는 영역들은 셀 피치 감소를 어렵게 만들 수 있다. 또한, 다른 실시예들에서, 다양한 소자 기능성들을 제공하기 위해, 상기 3차원 소자들의 결합 구성은 내부 소자 상호연결들을 포함한다.
다른 실시예들에서, 본 발명은 다른 특성들을 가지는 소자들을 함께 적층할 수 있는 방법들을 제공한다. 일부 실시예들에서, 다른 소자들을 집적시키기 위해, 주문된 결합 구성을 사용하여, 본 발명에 의해 제공되는 상기 방법들이 조합되고 반복될 수 있다. 예를 들어, 실시예에서, 기능성의 전력 소자들을 만들기 위해, 상기 방법은 전력 스위치들 및 드라이버들 및 컨트롤러들과 같은 다른 기능의 소자들 모두를 집적시키는데 사용될 수 있다. 다른 예로서, 일부 실시예에서, 상기 소자 빌딩 블록들(device building blocks)은 오를 수 있다(scalable); 즉, 상기 소자 빌딩 블록들은 더 많은 적층 및 추가적인 3차원 다이 집적을 위해 반복적으로 사용될 수 있다. 또한, 본 발명은 종래의 공정 기술과 호환 가능한 공정들을 제공하고, 기존의 공정들 또는 설비들의 실질적인 수정을 필요로 하지 않을 것이다. 상기 실시예들에 따라, 1개 이상의 이러한 장점들이 달성될 수 있다. 이러한 또는 다른 장점들이 본 명세서에 걸쳐 더욱 자세히 설명될 것이다.
본 발명의 다양한 추가적인 목적들, 특징들, 및 이점들이 이하의 상세한 설명 및 첨부된 도면에 따라 더욱 완전히 이해될 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 소자 구조 및 방법들은, 더 높은 성능 및 더 적은 비용의 문제 및 전력 핸들링 능력을 개선시킬 수 있다.
도 1은 종래의 고전압 트렌치 MOS 전계 효과 트랜지스터(FET)의 단면도이다.
도 2는 트렌치 모스펫(MOSFET, 200)을 개략적으로 도시하는 단면도이다.
도 3은 본 발명의 실시예에 따른 3차원 반도체 소자(300)를 개략적으로 도시하는 단면도이다.
도 4는 본 발명의 실시예에 따른 도 3의 상기 3차원 반도체 소자(300)를 개략적으로 도시한 회로도이다.
도 5는 본 발명의 특정 실시예에 따른 도 3의 상기 3차원 반도체 소자(300)의 금속 패턴들을 개략적으로 도시한 평면도이다.
도 6은 본 발명의 실시예에 따른 도 5의 소자의 수평 (ox) 방향을 따른 개략적인 단면도이다.
도 7은 본 발명의 실시예에 따른 도 5의 소자의 수직 (oy) 방향을 따른 개략적인 단면도이다.
도 8a 내지 도 8i는 반 발명의 실시예에 따른 도 3의 상기 3차원 반도체 소자(300)의 제조 방법을 개략적으로 도시한 단면도들이다.
도 9는 본 발명의 실시예에 따른 3차원 반도체 소자(900)를 개략적으로 도시하는 단면도이다.
도 10은 본 발명의 실시예에 따른 도 9의 상기 3차원 반도체 소자(900)를 개략적으로 나타낸 개념도이다.
도 11은 본 발명의 특정 실시예에 따라 도 9의 소자(900)에서 트렌치 모스펫의 금속 패턴들을 개략적으로 도시한 평면도이다.
도 12는 본 발명의 실시예에 따른 도 10의 상기 소자의 수평 (ox) 방향을 따른 개략적인 단면도이다.
도 13은 본 발명의 실시예에 따른 도 10의 상기 소자의 수직 (oy) 방향을 따른 개략적인 단면도이다.
도 14a 내지 도 14l은 본 발명의 실시예에 따른 도 9의 상기 3차원 반도체 소자(900)를 제조하는 방법을 도시한 단면도들을 개략적으로 나타낸 것이다.
도 15는 본 발명의 다른 실시예에 따른 3차원 반도체 소자(1500)를 개략적으로 도시한 단면도이다.
도 16은 본 발명의 또 다른 실시예에 따른 3차원 반도체 소자를 개략적으로 도시하는 단면도이다.
도 17은 본 발명의 실시예에 따른 도 16의 상기 3차원의 반도체 소자(1600)를 개략적으로 도시한 개념도이다.
도 18은 본 발명의 특정 실시예에 따른 도 16의 3차원 반도체 소자(1600)의 금속 패턴들을 개략적으로 도시한 레이아웃도이다.
도 19는 본 발명의 실시예에 따른 도 18의 상기 소자의 수평 (ox) 방향을 따른 개략적인 단면도이다.
도 20은 본 발명의 실시예에 따른 도 18의 상기 소자의 수직 (oy) 방향을 따른 개략적인 단면도이다.
도 21a 내지 도 21p는 본 발명의 실시예에 따른 도 16의 상기 3차원 반도체 소자(1600)를 제조하기 위한 방법을 개략적으로 도시한 단면도들이다.
본 발명은 일반적으로 반도체 기술과 관련되고, 더욱 구체적으로, 3차원(3D) 적층 반도체 소자들에 대한 구조들 및 방법들과 관련된 것이다. 본 발명의 실시예들에 따르면, 3차원 소자 구조들을 형성하기 위해, 2개의 반도체 소자들을 결합하기 위한 다양한 기술들 및 구조들이 사용될 수 있다. 예를 들어, 결합 및 전기적인 연결들을 만드는데 후면 금속 기판(back side metal substrate)이 사용될 수 있다. 다른 예에서, 결합을 용이하게 하기 위해, 메탈 포스트들(metal posts)과 같은 도전성 구조들이 형성된다. 또 다른 예에서, 결합 공정은 상호연결된 도전성 영역들을 포함하는 패터닝된 금속 층을 사용한다. 이러한 도전성 영역들은 제 1 소자 내 단자들과 제 2 소자 내 단자들을 결합하는데 사용될 수 있다. 특정 실시예들에서, 상기 결합은, 두 소자들 간의 전기적인 연결뿐만 아니라 기계적인 접착도 제공한다. 따라서, 상기 3차원 소자 구조들은 소자 패킹 밀도(packing density)를 증가시킬 뿐만 아니라, 상기 3차원 소자 구조들은 또한 커스터마이즈된 결합 배열들(customized bonding arrangements)을 사용함으로써 다양한 소자 기능성들(device functionalities)들을 제공할 수도 있다. 일부 실시예들에서, 다양한 3차원 구조들을 생성하기 위해, 상기 결합 구조들 및 방법들은 조합되어 또는 심지어 반복적으로 사용될 수 있다.
도 3은 본 발명의 실시예에 따른 3차원 반도체 소자(300)를 개략적으로 도시하는 단면도이다. 이 도면은 순전히 예이고, 상기 도면은 여기의 청구항들의 범위를 지나치게 제한하지 않아야 한다. 당해 기술분야의 통상의 지식을 가진 자는 다른 변형들, 수정들, 및 대안들을 이해할 것이다. 나타난 바와 같이, 3차원 반도체 소자(300)는 소자(330) 및 소자(340)를 포함한다. 소자(330)는 제 1 금속 기판(315) 상의 제 1 트렌치 MOS 트랜지스터(310)를 포함하고, 반면에 소자(340)는 제 2 금속 기판(325) 상의 제 2 트렌치 MOS 트랜지스터(320)를 포함한다.
도 3에서, MOS 트랜지스터(310)는 상기 금속 기판(315) 상의 반도체 영역(303) 내 트렌치 셀들(306)을 포함한다. 상기 트렌치 셀들(306) 각각은 도 1의 소자(100)와 유사한 소자 구조일 수 있다. 실시예들에 따라, 다른 변형들, 수정들, 및 대안들이 있을 수 있다. 예를 들어, 특정 실시예에서, 각각의 셀은 트렌치 게이트 트렌치 모스펫(trench gate trench MOSFET)일 수 있고, 상기 트렌치 게이트 트렌치 모스펫은, 반도체 영역 내로 연장되는 트렌치, 상기 트렌치의 측벽들 및 하부를 라이닝하는 게이트 유전층, 상기 트렌치 내 상기 게이트 유전체 상의 게이트 전극, 상기 트렌치 내 상기 게이트 전극의 각 측면에 배치된 소스 영역들, 드리프트 영역, 및 상기 드리프트 영역 상으로 연장되는 바디 영역을 더 포함한다. 또한, 상기 드레인 전극은 상기 드리프트 영역 아래 드레인 영역과 연결된다.
나타난 바와 같이, 트렌치 MOS 트랜지스터(310)는 금속 기판(315)과 반대되는 반도체 영역(303)의 전면(front side) 상의 드레인 단자(313), 소스 단자(311), 및 게이트 단자(312)를 포함한다. 상기 소스 단자(311)는 상기 셀들의 소스 영역들과 연결된다. 상기 게이트 단자(312)는 상기 셀들의 게이트 전극들과 연결된다. 트렌치 MOS 트랜지스터(310)는, 상기 드레인 단자(313)와 상기 금속 기판(315)을 연결하는 반도체 영역 내 보이드(317) 내에 형성된 도전성 영역을 더 포함한다.
도 3에서, 소자(300)는 또한 상술한 MOS 트랜지스터(310)와 같은 유사한 소자 특징들을 가지는 제 2 트렌치 MOS 트랜지스터(320)를 포함한다. 특히, MOS 트랜지스터(320)는 금속 기판(325)을 포함한다. 도 3에 나타난 바와 같이, 금속 기판(315)은 금속 기판(325)과 결합된다. 따라서 금속 기판(315) 상의 트랜지스터(310)를 포함하는 소자(330)는, 금속 기판(325) 상의 트랜지스터(320)를 포함하는 소자(340)와 결합된다. 실시예에서, 예를 들어, 물리적 또는 화학적 결합력들을 사용한, 알려진 다이 본딩(die bonding) 또는 웨이퍼 본딩 기술들을 사용하여 상기 결합 공정이 수행될 수 있다. 예를 들어, 일부 응용분야들에서, 상기 본딩 내 전기적인 연결을 허용하기 위해, 도전성 글루(glue) 또는 에폭시가 사용될 수 있다.
본 발명의 일부 실시예들에 따르면, 3차원 소자는 기계적으로 서로 결합된 2개의 반도체 소자들을 포함할 뿐만 아니라, 상기 3차원 소자는 상기 소자들간의 전기적인 연결들도 또한 제공할 수 있다. 예를 들어, 상기 트렌치 MOS 트랜지스처(310)의 상기 드레인 단자(313)와 트렌치 MOS 트랜지스터(320)의 상기 드레인 단자(323) 사이에 전기적 연결이 제공될 수 있다. 이는 도 4에서 더욱 도시된다.
도 4는 본 발명의 실시예에 따른 도 3의 3차원 반도체 소자(300)에 대한 개략적인 회로도이다. 나타난 바와 같이, 도 4의 소자(400)는 도 3의 MOS 소자(300)의 개략적인 회로도이다. 예를 들어, 소자(401)는 도 3의 소자(330)를 개략적으로 표시한 것이고, 마찬가지로, 소자(402)는 도 3의 소자(340)를 개략적으로 표시한 것이다. 나타난 바와 같이, 소자(401)는, 도 3의 드레인 단자(313), 소스 단자(311), 및 게이트 단자(312)와 각각 상응하는 드레인 단자(D1), 소스 단자(S1), 및 게이트 단자(G1)를 가진다. 마찬가지로, 소자(402)는 드레인 단자(D2), 소스 단자(S2), 및 게이트 단자(G2)를 가진다. 또한, 도 3의 금속 기판들(315, 325)의 결합을 반영하여, 드레인 단자들(D1, D2)는 서로 연결된다. 본 발명의 특정 실시예에서, 소자(400)는 2개의 입력들(G1, G2)을 가지는 낸드 게이트(NAND gate)로서 기능할 수 있다.
도 5는 본 발명의 특정 실시예에 따른 도 3의 3차원 반도체 소자(300)의 금속 패턴들을 개략적으로 도시한 평면도이다. 나타난 바와 같이, 소스 메탈(511), 게이트 메탈(512), 및 드레인 메탈(513)이 유전체(526)에 의해 분리된다. 또한, 외부 연결들에 사용되는 드레인 비아들(drain vias, 569)의 일부 위치들이 나타난다. 더 많은 설명들이 아래 논의된 도 6 및 도 7에서 나타날 수 있다.
도 6 및 도 7은 본 발명의 실시예에 따른 도 5의 소자의 수평(ox) 방향 및 수직(oy) 방향을 따른 단면도들을 각각 개략적으로 나타낸 것이다. 도 6의 (ox) 단면은 트렌치 셀들(506)을 따라 나타난 것이고, 반면에, 도 7의 (oy) 단면은 하나의 트렌치 셀을 따라 나타난 것이다. 나타난 바와 같이, 소스 메탈(511), 게이트 메탈(512), 및 드레인 메탈(513)이 유전체(526)에 의해 분리된다. 또한, 후면 상의 금속 기판(515)을 전면 상의 상기 드레인 메탈(513)과 연결시키는 도전성 영역(D)이 나타난다. 도 7에서, 게이트 메탈(512)은 게이트 도전체(514)와 연결되고, 이는 상기 트렌치 셀들 내 트렌치 게이트 전극들과 교대로 연결된다.
비록 도 3 내지 도 7에 나타난 소자(30)의 구성요소들의 선택된 군을 사용하여 상기 사실들이 나타났지만, 많은 대안들, 수정들 및 변형들이 있을 수 있다. 예를 들어, 구성요소들 중 일부는 확장되고, 및/또는 조합될 수 있다. 이러한 상기 언급된 것들로 다른 구성요소들이 삽입될 수도 있다. 실시예에 따라서, 구성요소들의 배열이 대체되는 다른것들로 교환될 수 있다. 예를 들어, 도 3에서, 소자(300)는 2개의 결합된 트렌치 MOS 트랜지스터들로서 묘사되었다. 일부 실시예들에서, 상기 트렌치 트랜지스터는 트렌치 게이트 모스펫 또는 실드된 게이트 모스펫을 포함할 수 있다. 다른 실시예들에서, 소자(300)는, MOS 또는 바이폴라(bipolar) 트랜지스터들과 같은 다른 반도체 소자들을 포함할 수 있다. 또한, 비록 상기 논의가 전력 소자들에 집중되었지만, 저전압 또는 로직 소자들과 같은 다른 소자들도 포함될 수 있다. 또한, 모든 도면들에서, 구성요소들은 단지 도시적인 목적들로 그려진 것이고, 반드시 구성요소들의 크기에 따라 그려진 것이 아님에 유의한다. 본 명세서를 통해 그리고 더욱 특히 아래에서 이러한 구성요소들의 추가적인 설명들이 나타난다.
도 8a 내지 도 8i는 본 발명의 실시예에 따른 도 3의 3차원 반도체 소자(300)를 제조하는 방법을 도시한 단면도들을 개략적으로 나타낸 것이다. 이러한 도면들은 순전히 예이고, 상기 도면들은 여기의 청구항들의 범위를 지나치게 제한하지 않아야 한다. 당해 기술분야의 통상의 지식을 가진 자는 다른 변형들, 수정들, 및 대안들을 이해할 것이다. 도 8a에서, 반도체 영역들(801, 802)을 포함하는 반도체 기판(303) 내로 및 상으로 트렌치 모스펫 소자 구조(809)를 제공함으로써 상기 방법이 시작된다. 도 2의 소자(200)와 유사하게, 도 8a의 트렌치 모스펫 소자 구조는 1개 이상의 트렌치 셀들(806)을 포함한다. 상기 트렌치 셀들 각각은 상기 반도체 기판 내로 연장되는 트렌치, 상기 트렌치 내 게이트 전극, 상기 트렌치의 상부 부분과 인접한 소스 영역, 및 상기 트렌치의 하부 부분과 인접하는 드레인 영역을 포함한다. 또한, 도 8a에서 게이트 전극(814)과 유전체(826)가 나타난다.
도 8b에서, 리세스(817)가 기판(803)의 전방 부분 내에 형성되고, 소정 깊이로 연장된다. 상기 기판의 부분 및 상기 기판 위에 가로누울 수 있는 다른 물질들, 예를 들어, 유전 층을 제거하기 위해, 습식 또는 건식 식각을 포함한, 알려진 물질 제거 기술들을 사용하여 상기 리세스가 형성될 수 있다. 도 8c에서, 제 1 트렌치 모스펫 소자 상으로 금속 층(818)이 형성되고 리세스(817)를 채운다. 실시예에서, 상기 금속 층(818)은 접착 층, 콘택 금속 층, 및 배리어 층 등과 같은 도전성 물질(849)의 추가 층들을 포함할 수 있다. 도 8d에서, 드레인 단자(813), 소스 단자(811), 및 게이트 단자(812)를 형성하기 위해 상기 금속 층이 패터닝된다. 상기 패터닝은 알려진 금속 식각 기술들을 사용하여 수행될 수 있다. 상기 드레인 단자(813)가 상기 리세스 영역(817) 위에 가로눕고, 상기 드레인 단자(813)의 부분은 상기 리세스(817)를 채우는 금속과 연결됨에 유의한다.
도 8d에서, 트렌치 MOS 트랜지스터 소자 구조는 도면번호 810으로 지정되고, 상기 드레인 단자(813), 상기 소스 단자(811), 및 상기 게이트 단자(812)를 포함한다. 도 8e에서, 캐리어 기판(819)은 트렌치 모스펫 소자 구조(810)의 정면(front side)에 접착된다. 실시예에서, 유전 층(841)은 소자(810)의 상기 정면 위에 가로눕고, 평탄화되어 형성된다. 특정 실시예에서, 상기 캐리어 기판(819)이 접착되기 전에, 화학 기계 연마(chemical mechanical polishing), 그라인딩(grinding), 식각, 또는 이들 기술들의 조합과 같은 알려진 시닝(thinning) 기술을 사용하여, 상기 후면(back side)으로부터 적절한 두께로 상기 소자(810)가 시닝된다.
도 8f에서, 상기 기판의 상기 후면 상에 및 내로 제 2 리세스(827)가 형성된다. 나타난 바와 같이, 상기 제 2 리세스(827)는 상기 제 1 리세스(817)와 실질적으로 정렬된다. 나아가, 상기 제 2 리세스(827)는 상기 제 1 리세스(817) 내 상기 드레인 메탈을 노출시킨다. 이후, 도 8g에 나타난 바와 같이, 상기 기판의 상기 후면 위로 가로눕도록 제 2 금속 층(815)이 형성된다. 선택적으로, 도 8c의 도면번호 849와 유사하게, 금속 층(815)은 도면번호 859와 같은 추가적인 금속 층들을 포함할 수 있다. 상기 제 2 리세스(827)를 채우는 상기 제 2 금속 층은 소자 구조(830)의 제 1 금속 기판을 형성한다.
도 8g에서, 소자 구조(830)는 캐리어 기판(819)에 접착된 제 1 금속 기판(815) 상의 트렌치 MOS 트랜지스터를 포함하도록 나타난다. 상기 트렌치 MOS 트랜지스터는 상기 제 1 금속 기판 반대의 정면 상에 드레인 단자, 소스 단자, 및 게이트 단자를 포함하고, 상기 드레인 단자는 제 1 금속 기판(815)과 전기적으로 연결된다. 제 2 소자 구조는 상술한 방법을 사용하여 형성될 수 있다. 이후, 상기 제 2 소자는 3차원 소자를 형성하기 위해 결합될 수 있다.
도 8h는 본 발명의 실시예에 따른, 서로 결합된 2개의 소자들을 나타낸다. 소자(830) 및 소자(840)는 상술한 방법을 사용하여 형성된다. 소자 구조(830)는 금속 기판(815) 상의 트렌치 MOS 트랜지스터를 포함하고, 캐리어 기판(819)은 소자(830)에 접착된다. 마찬가지로, 소자 구조(840)는 제 2 금속 기판(825) 상의 트렌치 MOS 트랜지스터를 포함하고, 제 2 캐리어 기판(829)에 접착된다. 도 8h에서, 상기 제 1 금속 기판(815)은 상기 제 2 금속 기판(825)과 결합된다. 상기 결합 공정은, 예를 들어, 물리적 또는 화학적 결합력들에 의한, 알려진 기술들을 사용하여 수행될 수 있다. 예를 들어, 일부 응용제품들에서 도전성 글루 또는 에폭시가 사용될 수 있다. 도전성 물질이 상기 결합에 연관되기 때문에, 상기 제 1 트렌치 MOS 트랜지스터의 상기 드레인 단자(813)와 상기 제 2 트렌치 MOS 트랜지스터의 상기 드레인 단자(823) 사이에 전기적인 콘택이 형성된다. 도 8i에서, 상기 캐리어 기판들(819, 829)이 제거되어, 적층된 3차원 트렌치 MOS 소자(800)가 남는다. 소자(800)는 도 3에 나타난 바와 같은 소자(300)와 실질적으로 동의함에 유의한다.
상술한 공정들의 순서들은 본 발명의 실시예들에 따른 결합된 소자들을 형성하기 위한 방법들을 제공한다. 나타난 바와 같이, 상기 방법들은 후면 금속을 정면 전극과 연결하는 것과 특정 전기적 접속을 가지는 적층된 소자를 형성하기 위해 2개의 소자들의 후면 금속을 결합하는 것의 방법을 포함하는 공정들의 조합을 사용한다. 또한, 여기의 청구항의 범위로부터 벗어나지 않는 범위에서, 단계들이 더해진, 1개 이상의 단계들이 제거된, 또는 1개 이상의 단계들이 다른 순서로 제공된 다른 대안들이 제공될 수 있다. 또한, 비록 본 논의에서 트렌치 MOS 소자들이 사용되었지만, 여기에 제공된 기술들은 다른 반도체 소자들에도 또한 적용될 수 있음이 이해된다. 본 명세서를 통해 본 방법의 추가적인 설명들이 나타날 수 있다.
도 9는 본 발명의 실시예에 따른 3차원 반도체 소자(900)를 개략적으로 도시하는 단면도이다. 이 도면은 순전히 예이고, 상기 도면은 여기의 청구항들의 범위를 지나치게 제한하지 않아야 한다. 당해 기술분야의 통상의 지식을 가진 자는 다른 변형들, 수정들, 및 대안들을 이해할 것이다. 또한, 도 9의 단면도는 다양한 소자 특징들을 도시하기 위해 의도된 것이고, 상기 소자의 임의의 단일 단면 컷(cross-sectional cut)에 모든 특징들이 반드시 나타나 있지 않을 수 있다. 나타난 바와 같이, 3차원 반도체 소자(900)는 패터닝된 도전성 층(980)을 사용하여 서로 결합된 2개의 소자들(901, 902)을 포함한다. 도 9에서 소자(901)가 뒤집어지도록 위치된 것을 알 수 있다. 소자(901)는 상술한 도 8g의 소자(830)와 유사한 트렌치 MOS 트랜지스터(930)를 포함하고, 제 1 금속 기판(915) 상의 반도체 영역을 포함한다. 상기 트렌치 MOS 트랜지스터(930)는 금속 기판(915)과 반대되는 반도체 영역의 정면 상에 드레인 단자(913), 소스 단자(911), 및 게이트 단자(912)를 포함한다. 또한, 상기 트렌치 MOS 트랜지스터(930)는 상기 반도체 영역 내 보이드를 채우는 도전성 영역을 포함한다. 상기 도전성 영역은 상기 드레인 단자를 상기 금속 기판(915)과 연결시킨다.
또한, 특정 실시예에서, 소자(901)는 트렌치 MOS 트랜지스터(930)를 덮는 유전층(964)을 포함한다. 또한, 복수개의 도전체들은 상기 유전층 내 상응하는 복수개의 오프닝들을 채운다. 상기 복수개의 도전체들은 상기 드레인 단자(913)와 적어도 연결된 제 1 도전체(963), 상기 소스 단자(911)와 적어도 연결된 제 2 도전체(961), 및 상기 게이트 단자(912)와 적어도 연결된 제 3 도전체(962)를 포함한다.
도 9에서, 소자(902)는 소자(901)와 유사하고, 상술한 도 9g의 소자(830)와 유사한 트렌치 MOS 트랜지스터(940)를 포함한다. 소자(902)는 금속 기판(925) 상의 반도체 영역을 포함한다. 트렌치 MOS 트랜지스터(940)는 상기 논의된 트렌치 MOS 트랜지스터(930)와 같은 유사한 소자 특징들을 가진다. 또한, 특정 실시예에서, 소자(902)는 그것의 드레인 단자와 적어도 연결된 제 1 도전체(967), 그것의 소스 단자와 적어도 연결된 제 2 도전체(965), 및 그것의 게이트 단자와 적어도 연결된 제 3 도전체(966)를 포함한다.
또한, 도 9에 나타난 바와 같이, 3차원 반도체 소자(900)는 소자들(901, 902)과 결합된 패터닝된 금속 층(980)을 포함한다. 상기 패터닝된 금속 층은 적어도 제 1 영역(983), 제 2 영역(981), 및 제 3 영역(982)을 포함한다. 아래의 도 14a 내지 도 14l과 관련하여 후술할 바와 같이, 상기 결합 공정에서 금속 필름(980)이 사용된 때, 도전 영역들(981, 982, 983)은 상호연결된다. 상기 결합 이후에, 상기 도전 영역들(981, 982, 983)을 분리시키기 위해, 상기 패터닝된 금속 층(980)의 부분들이 제거된다. 실시예에서, 상기 제 1 영역(983)은 상기 제 1 및 상기 제 2 트렌치 MOS 트렌지스터들의 드레인 단자들과 전기적으로 접촉한다. 상기 제 2 영역(981)은 상기 제 1 및 상기 제 2 트렌치 MOS 트렌지스터들의 소스 단자들과 전기적으로 접촉한다. 상기 제 3 영역(982)은 상기 제 1 및 상기 제 2 트렌치 MOS 트렌지스터들의 게이트 단자들과 전기적으로 접촉한다.
도 9에서 나타난 실시예에서, 상기 패터닝된 금속 층(980)의 상기 제 1 영역(983)은 소자(901)의 도전체(963) 및 트렌치 MOS 트랜지스터(902)의 도전체(967)와 결합된다. 상기 패터닝된 금속 층(980)의 상기 제 2 영역(981)은 소자(901)의 도전체(961) 및 트렌치 MOS 트랜지스터(902)의 도전체(965)와 결합된다. 일 실시예에서, 상기 패터닝된 금속 층(980)의 상기 제 3 영역(982)은, 상기 게이트 단자들을 연결하기 위해, 소자(901)의 도전체(962) 및 트렌치 MOS 트랜지스터(902)의 도전체(966)와 결합된다. 영역(982)으로의 연결들은 이 단면에서 나타나지 않는다. 도 9에서, 상기 패터닝된 도전성 층(980)은 유전체들(972, 976)에 의해 각각 상기 제 3 도전체들(962, 966)로부터 절연된다. 이 구성에서, 트랜지스터들(930, 940)의 상기 드레인 단자들은 서로 연결된다. 마찬가지로, 트랜지스터들(930, 940)의 상기 소스 단자들은 서로 연결되고, 트랜지스터들(930, 940)의 상기 드레인 단자들은 서로 연결된다. 따라서, 이 특정 예에서, 소자(900)는 2개의 트랜지스터들의 병렬 조합으로서 기능한다. 이는 하기 논의되는 도 10에서 더 설명된다.
도 10은 본 발명의 실시예에 따른 도 9의 3차원 반도체 소자(900)를 개략적으로 나타낸 회로도이다. 나타난 바와 같이, 도 10의 소자(1000)는 도 9의 MOS 소자(900)의 회로도이다. 예를 들어, 소자(1001)는 도 9의 소자(901)를 개략적으로 표시한 것이고, 소자(1002)는 도 9의 소자(902)를 개략적으로 표시한 것이다. 나타난 바와 같이, 소자(1001)는, 도 9의 드레인 단자(913), 소스 단자(911), 및 게이트 단자(912)와 각각 상응하는 드레인 단자(D1), 소스 단자(S1), 및 게이트 단자(G1)를 가진다. 마찬가지로, 소자(1002)는 드레인 단자(D2), 소스 단자(S2), 및 게이트 단자(G2)를 포함한다. 소스 단자들(S1 , S2)은 서로 연결되도록 나타난다. 본 발명의 특정 실시예에서, 게이트 서로 연결된 단자들(G1 , G2) 및 서로 연결된 드레인 단자들과 함께, 소자(100)는 2개의 소자들의 병렬 조합으로서 기능할 수 있다.
2개의 소자들의 병렬 조합이 논의되었다. 그러나 이는 순전히 예시이다. 다른 실시예들에서, 다른 구성들이 얻어질 수 있다. 다른 실시예들에서, 상기 2개의 소자들의 단자들은 도 9의 상기 금속 층(980)의 패턴 및 도전체들(961-963, 965-967)의 구성에 따라 다양한 방법으로 연결될 수 있다. 예를 들어, 소자(901)의 임의의 단자들은 소자(902)의 임의의 단자들과 연결될 수 있다. 또한, 소자(901) 또는 소자(902)의 특정 단자에 외부 콘택이 제공될 수 있다. 물론, 다른 변형들, 수정들, 및 대안들이 있을 수 있다.
도 11은 본 발명의 특정 실시예에 따라 도 9의 소자(900)에서 트렌치 모스펫의 금속 패턴들을 개략적으로 도시한 평면도이다. 나타난 바와 같이, 소스 메탈(1111), 게이트 메탈(1112), 및 드레인 메탈(1113)이 유전체(1126)에 의해 분리된다. 더 많은 설명들이 하기 논의된 도 12 및 도 13에서 나타날 수 있다.
도 12 및 도 13은, 본 발명의 실시예에 따른 도 11의 소자를 각각 수평(ox) 방향 및 수직(oy) 방향을 따라 개략적으로 나타낸 단면도들이다. 도 12의 상기 (ox) 단면은 트렌치 셀들(1106)을 따라 나타난 것이고, 반면에, 도 8의 상기 (oy) 단면은 하나의 트렌치 실을 따라 나타난 것이다. 나타난 바와 같이, 소스 메탈(1111), 게이트 메탈(1112), 및 드레인 메탈(1113)이 유전체(526)에 의해 분리된다. 또한, 후면 상의 금속 기판(1115)을 전면 상의 상기 드레인 메탈(1113)과 연결시키도록 형성된 도전성 영역(D)이 나타난다. 도 7에서, 게이트 메탈(1112)은 게이트 도전체(1114)와 연결되고, 이는 상기 트렌치 셀들 내 트렌치 게이트 전극들과 교대로 연결된다.
비록 도 9 내지 도 13에 나타난 소자(900)의 구성요소들의 선택된 군을 사용하여 상기 사실들이 나타났지만, 많은 대안들, 수정들 및 변형들이 있을 수 있다. 예를 들어, 구성요소들 중 일부는 확장되고, 및/또는 조합될 수 있다. 이러한 상기 언급된 것들로 다른 구성요소들이 삽입될 수도 있다. 실시예에 따라서, 구성요소들의 배열이 대체되는 다른것들로 교환될 수 있다. 예를 들어, 도 9에서, 소자(900)는 2개의 결합된 트렌치 MOS 트랜지스터들로서 묘사되었다. 일부 실시예들에서, 상기 트렌치 트랜지스터는 트렌치 게이트 모스펫 또는 실드된 게이트 모스펫을 포함할 수 있다. 다른 실시예들에서, 소자(900)는, MOS 또는 바이폴라 트랜지스터들과 같은 다른 반도체 소자들을 포함할 수 있다. 또한, 비록 상기 논의가 전력 소자들에 집중되었지만, 일부 실시예들에서 저전압 또는 로직 소자들과 같은 다른 소자들도 포함될 수 있다. 또한, 구성요소들은 단지 도시적인 목적들로 그려진 것이고, 반드시 구성요소들의 크기에 따라 그려진 것이 아님에 유의한다. 본 명세서를 통해 그리고 더욱 특히 아래에서 이러한 구성요소들의 추가적인 설명들이 나타난다.
도 14a 내지 도 14l은 본 발명의 실시예에 따른 도 9의 3차원 반도체 소자(900)를 제조하는 방법을 도시한 단면도들을 개략적으로 나타낸 것이다. 이러한 도면들은 순전히 예이고, 상기 도면들은 여기의 청구항들의 범위를 지나치게 제한하지 않아야 한다. 당해 기술분야의 통상의 지식을 가진 자는 다른 변형들, 수정들, 및 대안들을 이해할 것이다. 도 14a에서 나타난 바와 같이, 상기 방법은 상술한 도 8g의 소자(830)와 유사한 트렌치 MOS 트랜지스터(1430)를 제공하는 단계를 포함한다. 소자(1430)는 제 1 금속 기판(1415) 상의 반도체 영역을 포함한다. 상기 트렌치 MOS 트랜지스터(1430)는, 상기 금속 기판(1415)과 반대되는 반도체 영역의 전면 상에 드레인 단자(1413), 소스 단다(1411), 및 게이트 단자(1412)를 포함한다. 또한, 상기 트렌치 MOS 트랜지스터(1430)는, 상기 반도체 영역 내 보이드(1417)를 채우고 상기 드레인 단자(1413)를 상기 금속 기판(1415)과 연결시키는 도전성 영역을 포함한다.
도 14b 내지 도 14g는 트렌치 MOS 트랜지스터(1430)와 연결된 복수개의 도전체들을 형성하는 공정을 도시한 것이다. 실시예에서, 제 1 도전체는 상기 드레인 단자(1413)와 적어도 연결되고, 제 2 도전체는 상기 소스 단자(1411)와 적어도 연결되며, 제 3 도전체는 상기 게이트 단자(1412)와 적어도 연결된다.
도 14b에서, 유전층(1464)은 상기 트렌치 MOS 트랜지스터(1430) 위로 가로눕도록 형성된다. 도 14c에서, 상기 드레인 단자의 부분, 상기 소스 단자의 부분, 및 상기 게이트 단자의 부분을 각각 노출시키기 위해, 유전층(1451)은 드레인 비아들(1453), 소스 비아(1455), 및 게이트 비아(1454)와 같은 오프닝들을 형성하도록 패터닝된다. 도 14d는 본 발명의 특정 실시예에 따른 유전층(1464) 내 형성된 오프닝들 또는 비아들의 패턴을 나타낸다. 도 14e에서, 도전성 층(1460)은 상기 패터닝된 유전층 위로 가로눕도록 형성된다. 도 14f에서, 상기 도전성 층(1460)은 상기 유전층의 오프닝들 내에서 복수개의 도전체들을 형성하도록 패터닝된다. 예를 들어, 도전체(1463)는 상기 드레인 단자(1413)와 연결되고, 도전체(1461)는 상기 소스 단자(1411)와 연결되며, 도전체(1462)는 상기 게이트 단자(1412)와 연결된다. 도 14f에서 도면번호 1401로 지정된 소자는 이제 본 발명의 실시예에 따른 결합 공정 내 구성요소로서 사용될 준비가 되었다. 도 14g는 본 발명의 특정 실시예에 따라 형성된 도전체들(1461, 1462, 1463)의 패턴을 나타내는 소자(1401)의 평면도이다. 상술한 바와 같이, 상기 도전체들 각각은 소자 단자와 연결된다. 도 14g에서, 유전체 영역들(1472)은 상기 게이트 버스의 부분 상으로 가로눕고 상기 게이트 버스를 도 14l에 도시된 외부 소스 콘택으로부터 절연시킨다.
도 14h는 본 발명의 실시예에 따른 적층된 3차원 반도체 소자를 형성하기 위한 결합 공정에 사용되는 3개의 구성요소들을 개략적으로 나타낸 평면도들이다. 도 14h의 소자들(1401, 1402)은 도 14f의 소자(1401)과 유사하다. 즉, 소자들(1401, 1401) 각각은 금속 기판 상에 트렌치 MOS 트랜지스터를 포함하고, 제 2 금속 기판과 반대되는 정면 상에 드레인 단자, 소스 단자, 및 게이트 단자를 포함한다. 또한, 상기 드레인 단자는 상기 금속 기판과 전기적으로 연결된다.
또한, 도 14h는 도면번호 1481, 1482, 1483과 같이, 상호연결된 영역들을 가지는 패터닝된 금속 층(1480)을 나타낸다. 특정 실시예에서, 금속 층(1480)은 점으로 된 경계선(1485)으로 표시된 소자(1401, 1402)의 다이 크기보다 더 크도록 나타난다. 상기 다이 크기 외부의 금속 층(1480)의 부분은 다양한 영역들의 상호연결을 제공한다. 금속 층(1480)은 결합 응용분야용 패터닝된 금속 신 필름(thin film)일 수 있고 알려진 방법들을 사용하여 제조될 수 있다. 예를 들어, 특정 실시예에서, 금속 층(1480)은 리드-프레임 기술들을 사용하여 만들어질 수 있다. 도 14h에서 나타난 바와 같이, 영역들(1481, 1482, 1483)의 패턴은 소자(1401, 1402) 내 도전체들의 패턴과 매치되도록 설계된 것이다.
도 14i에서, 적층된 3차원 반도체 소자를 형성하기 위해, 상기 패터닝된 금속 층(1480)은 상기 소자(1401) 및 소자(1402)와 결합된다. 도 14j는 본 발명의 특정 실시예에 따른 결합의 세부 사항을 나타낸다. 나타난 바와 같이, 금속 층(1480)의 영역(1483)은 도전체(1463) 및 도전체(1467)와 결합되고, 또한 소자들(1401, 1402)의 드레인 단자들 사이의 전기적인 접촉을 제공한다. 마찬가지로, 영역(1481)은 도전체(1461) 및 도전체(1465)와 결합되고, 또한 소자들(1401, 1402)의 소스 단자들 사이의 전기적인 접촉을 제공한다. 일 실시예에서, 영역(1482)은 도전체(1462) 및 도전체(1466)와 결합되고, 또한 소자들(1401, 1402)의 게이트 단자들 사이의 전기적인 접촉을 제공한다. 영역(1482)의 연결들은 이 단면에서 나타나지 않는다. 도 14j에서, 패터닝된 도전성 층(1480)은 유전체들(1472, 1476)에 의해 각각 도전체들(1462, 1466)로부터 절연된다.
도 14k는 도 14j의 상기 결합된 3차원 소자(1400)의 개략적인 평면도 아웃라인(top outline view)이다. 도 14k에서, 금속 층(1480)은 다이 크기 경계(1485)보다 크다. 도 14h에서 상술한 바와 같이, 상기 다이 크기 라인의 외측의 금속 층(1480)의 부분은, 상기 결합 공정 동안 다양한 영역들의 상호연결을 제공한다. 도 14l에서 나타난 바와 같이, 상기 결합 공정 이후에, 도전 영역들을 분리시키고 상기 3차원 반도체 소자에 대한 외부 콘택들을 제공하기 위해 패터닝된 금속 층(1480)의 부분들이 선택적으로 제거된다. 나타난 바와 같이, 영역들(D)은 상기 소자들의 드레인 단자들로의 콘택들을 제공하고, 영역들(s)은 상기 소자들의 소스 단자들로의 콘택들을 제공하며, 영역들(G)은 상기 소자들의 게이트 단자들로의 콘택을 제공한다.
상술한 공정들의 순서들은 본 발명의 실시예들에 따른 결합된 소자들의 형성하기 위한 방법들을 제공한다. 나타난 바와 같이, 특정 전기적인 연결들을 가지는 적층된 소자를 형성하기 위해, 상기 방법들은 2개의 소자들을 결합하기 위한 패터닝된 도전성 층을 제공하는 단계를 포함하는 공정들의 조합을 사용한다. 여기의 청구항의 범위로부터 벗어나지 않는 범위에서, 단계들이 더해진, 1개 이상의 단계들이 제거된, 또는 1개 이상의 단계들이 다른 순서로 제공된 다른 대안들이 제공될 수 있다. 예를 들어, 실시예들에 따라서, 상기 2개의 소자들의 단자들은, 예를 들어 도 14h의 도면번호 1480인 금속 층의 패턴 및 상기 결합 공정에 사용된 도전체들의 구성에 따라 다양한 방법으로 연결될 수 있다. 또한, 비록 트렌치 MOS 소자들이 본 논의에서 사용되었지만, 여기에 제공된 기술들은 다른 반도체 소자들에서도 또한 적용될 수 있음이 이해된다. 본 발명의 추가적인 설명들이 본 명세서에 걸쳐 나타날 수 있다.
도 15는 본 발명의 다른 실시예에 따른 3차원 반도체 소자(1500)를 개략적으로 도시한 단면도이다. 예를 들어, 도 8a 내지 도 8i 및 도 14a 내지 도 14l에서 상술한 상기 방법들 및 소자 구조들은, 다양한 3차원 반도체 소자들을 형성하기 위해 조합될 수 있다. 도 15에 나타난 바와 같이, 소자(1500)는, 복수개의 제 1 단자들을 포함하는 제 1 기판 상의 제 1 반도체 소자(1501) 및 복수개의 제 2 단자들을 포함하는 제 2 기판 상의 제 2 반도체 소자(1502)를 포함한다. 도 9의 소자(900)와 유사한 소자를 형성하기 위해, 소자(1501) 및 소자(1502)가 서로 결합된다. 제 1 패터닝된 도전성 층(1580)은 상기 제 1 및 제 2 반도체 소자들 사이에 배치된다. 상기 제 1 패터닝된 도전성 층(1580)은 복수개의 도전성 영역들을 포함하고, 상기 도전성 영역들 각각은 상기 복수개의 제 1 단자들 중 하나와 연결된 도전체와 결합되고, 상기 복수개의 제 2 단자들 중 하나와 연결된 다른 도전체와 결합된다.
또한, 소자(1500)는 복수개의 제 3 단자들을 포함하는 제 3 기판 상의 제 3 반도체 소자(1503) 및 복수개의 제 4 단자들을 포함하는 제 4 기판 상의 제 4 반도체 소자(1504)를 포함한다. 소자(1503) 및 소자(1504)가 서로 결합되어, 도 9의 소자(900)와 유사하다. 제 2 패터닝된 도전성 층(1581)은 상기 제 3 및 제 4 반도체 소자들 사이에 배치된다. 상기 제 2 패터닝된 도전성 층(1581)은 복수개의 도전성 영역들을 포함하고, 상기 도전성 영역들 각각은 상기 복수개의 제 3 단자들 중 하나와 연결된 도전체와 결합되고, 상기 복수개의 제 4 단자들 중 하나와 연결된 다른 도전체와 결합된다.
또한, 소자(1502)의 기판은 소자(1503)의 기판과 결합된다. 도 15의 도면번호 1590에서와 같이 이 결합이 나타난다. 나타난 바와 같이, 소자(1500)는 서로 결합된 소자들(1501, 1502, 1503, 1504)을 포함한다. 3차원 소자(1500)의 기능성은 도전성 층들(1580, 1581) 내 도전 영역들의 패턴들에 따라 달라질 수 있다. 나아가, 도 15에 나타난 4개의 소자들보다 더 많은 3차원 소자 구조들을 형성하기 위해, 도 8a 내지 도 8i 및 도 14a 내지 도 14l에서 설명된 기술들이 반복적으로 사용될 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 3차원 반도체 소자를 개략적으로 도시하는 단면도이다. 이 도면은 순전히 예이고, 상기 도면은 여기의 청구항들의 범위를 지나치게 제한하지 않아야 한다. 당해 기술분야의 통상의 지식을 가진 자는 다른 변형들, 수정들, 및 대안들을 이해할 것이다. 또한, 도 16의 단면도는 다양한 소자 특징들을 도시하기 위해 의도된 것이고, 상기 소자의 임의의 단일 단면 컷(cross-sectional cut)에 모든 특징들이 반드시 나타나 있지 않을 수 있다. 나타난 바와 같이, 3차원 반도체 소자(1600)는 패터닝된 도전성 층(1680) 및 도전체들(1661, 1665)을 사용하여 서로 결합된 2개의 소자들(1601, 1602)을 포함한다. 소자(1601)는 상술한 도 8g의 소자(830)와 유사한 트렌치 MOS 트랜지스터(1630)를 포함하고, 제 1 금속 기판(1615) 상의 반도체 영역을 포함한다. 상기 트렌치 MOS 트랜지스터(1630)는 금속 기판(1615)과 반대되는 반도체 영역의 정면 상에 소스 단자(1611) 및 게이트 단자(1612)를 포함한다. 또한, 상기 금속 기판(1615)은 상기 트렌치 MOS 트랜지스터(1630)에 대한 드레인 단자로서도 기능한다. 또한, 특정 실시예에서, 소자(1601)는 금속 기판(1615)의 후면 상에 형성된 유전층(1668), 및 금속 기판(1615)의 후면과 연결된 도전체(1661)를 포함한다.
도 16에 나타난 바와 같이, 소자(1602)는 소자(1601)와 유사하고, 상술한 도 8g의 소자(830)와 유사한 트렌치 MOS 트랜지스터(1640)를 포함하며, 제 1 금속 기판(1625) 상의 반도체 영역을 포함한다. 트렌치 MOS 트랜지스터(1640)는 상술한 트렌치 MOS 트랜지스터(1630)와 같은 유사한 소자 특징들을 가진다. 또한, 특정 실시예에서, 소자(1602)는 그것의 소스 단자(1621)와 적어도 연결된 도전체(1665) 및 그것의 게이트 단자(1622)와 적어도 연결된 도전체(1666)를 포함한다. 또한, 상기 금속 기판(1625)은 상기 트렌치 MOS 트랜지스터(1630)에 대한 드레인 단자로서도 기능한다.
또한, 도 16에 나타난 바와 같이, 3차원 반도체 소자(1600)는 소자들(1601, 1602)과 결합된 패터닝된 금속 층(1680)을 포함한다. 상기 패터닝된 금속 층은, 외부 콘택들을 제공하고 결합하기 위한 영역(1682)을 적어도 포함한다. 나타난 바와 같이, 영역(1682)은 트렌치 MOS 트랜지스터들(1640)의 게이트 단자(1622)와 전기적으로 접촉된다.
도 16에 나타난 실시예에서, 패터닝된 금속 층(1680)의 영역(1682)은 소자(1602)의 도전체(1666)와 결합된다. 또한, 도전체(1661)는 도전체(1665)와 결합된다. 이 구성에서, 트랜지스터(1630)의 상기 드레인 단자(1615)는 트랜지스터(1640)의 상기 소스 단자(1621)와 연결된다. 따라서, 소자(1600)는 2개의 트랜지스터들의 직렬 조합으로서 기능한다. 이는 아래 논의되는 도 17에서 더욱 설명된다.
도 17은 본 발명의 실시예에 따른 도 16의 3차원의 반도체 소자(1600)의 개략적인 회로도이다. 나타난 바와 같이, 도 17의 소자(1700)는 도 16의 MOS 소자(1600)의 회로도이다. 예를 들어, 소자(1701)는 도 16의 소자(1601)를 개략적으로 표시한 것이고, 마찬가지로, 소자(1702)는 도 16의 소자(1602)를 개략적으로 표시한 것이다. 나타난 바와 같이, 소자(1701)는, 도 16의 드레인 단자(1615), 소스 단자(1611), 및 게이트 단자(1612)와 각각 상응하는 드레인 단자(D1), 소스 단자(S1), 및 게이트 단자(G1)를 가진다. 마찬가지로, 소자(1702)는, 도 16의 드레인 단자(1625), 소스 단자(1621), 및 게이트 단자(1622)와 각각 상응하는 드레인 단자(D2), 소스 단자(S2), 및 게이트 단자(G2)를 가진다. 나타난 바와 같이, 소스 단자들(S1) 및 드레인 단자들(D2)은 서로 연결된다. 본 발명의 특정 실시예에서, 소자(1700)는 소자들(1701, 1702)의 직렬 조합으로서 기능할 수 있다.
비록 2개의 소자들의 직렬 조합이 논의되었지만 이는 순전히 예이다. 일부 실시예들에서, 다른 구성들이 얻어질 수 있다. 다른 실시예들에서, 상기 2개의 소자들의 단자들은 도 16의 상기 금속 층(1680)의 패턴 및 도전체들의 구성에 따라 상기 결합 공정을 사용하여 다양한 방법으로 연결될 수 있다. 예를 들어, 소자(1602)의 상기 게이트 단자는 소자(1601)의 상기 드레인 단자와 연결될 수 있다. 또한, 소자(1601) 또는 소자(1602)의 특정 단자에 외부 콘택들이 제공될 수 있다. 물론, 다른 변형들, 수정들, 및 대안들이 있을 수 있다.
도 18은 본 발명의 특정 실시예에 따른 도 16의 3차원 반도체 소자(1600)의 금속 패턴들을 개략적으로 도시한 평면도이다. 나타난 바와 같이, 소스 메탈(1811) 및 게이트 메탈(1812)이 유전체(1826)에 의해 분리된다. 추가적인 설명들이 아래 논의된 도 19 및 도 20에서 나타날 수 있다.
도 19 및 도 20은 본 발명의 실시예에 따른 도 18의 소자의 수평(ox) 방향 및 수직(oy) 방향을 따른 단면도들을 각각 개략적으로 나타낸 것이다. 도 19의 (ox) 단면은 트렌치 셀들(1806)을 따라 나타난 것이고, 반면에, 도 20의 (oy) 단면은 하나의 트렌치 셀을 따라 나타난 것이다. 나타난 바와 같이, 소스 메탈(1811) 및 게이트 메탈(1812)이 유전체(1826)에 의해 분리된다. 또한, 드레인 전극으로서의 역할도 수행하는 메탈 기판(1815)이 나타난다. 도 20에 나타난 바와 같이, 게이트 메탈(1812)은 게이트 도전체(1814)와 연결되고, 이는 상기 트렌치 셀들 내 트렌치 게이트 전극들과 교대로 연결된다.
비록 도 16 내지 도 20에 나타난 소자(1600)의 구성요소들의 선택된 군을 사용하여 상기 사실들이 나타났지만, 많은 대안들, 수정들 및 변형들이 있을 수 있다. 예를 들어, 구성요소들 중 일부는 확장되고, 및/또는 조합될 수 있다. 이러한 상기 언급된 것들로 다른 구성요소들이 삽입될 수도 있다. 실시예에 따라서, 구성요소들의 배열이 대체되는 다른것들로 교환될 수 있다. 예를 들어, 도 16에서, 소자는 2개의 결합된 트렌치 MOS 트랜지스터들로서 묘사되었다. 일부 실시예들에서, 상기 트렌치 트랜지스터는 트렌치 게이트 모스펫 또는 실드된 게이트 모스펫을 포함할 수 있다. 다른 실시예들에서, 소자(1600)는, MOS 또는 바이폴라 트랜지스터들과 같은 다른 반도체 소자들을 포함할 수 있다. 또한, 비록 상기 논의가 전력 소자들에 집중되었지만, 저전압 또는 로직 소자들과 같은 다른 소자들도 선택적인 실시예들에서 포함될 수 있다. 또한, 상기 위의 도면들에서, 구성요소들은 단지 도시적인 목적들로 그려진 것이고, 반드시 구성요소들의 크기에 따라 그려진 것이 아님에 유의한다. 본 명세서를 통해 그리고 더욱 특히 아래에서 이러한 구성요소들의 추가적인 설명들이 나타난다.
도 21a 내지 도 21p는 본 발명의 실시예에 따른 도 16의 3차원 반도체 소자(1600)를 제조하기 위한 방법을 개략적으로 도시한 단면도들이다. 이러한 도면들은 순전히 예들이며, 여기의 청구항들의 범위를 지나치게 제한하지 않아야 한다. 당해 기술분야의 통상의 지식을 가진 자는 다른 변형들, 수정들, 및 대안들을 이해할 것이다. 도 21a 내지 도 21f는, 예를 들어 소자(1602)인 3차원 소자의 하부에서 소자를 형성하는 공정을 도시한다. 도 21a에 나타난 바와 같이, 하부 소자를 형성하기 위한 공정은 트렌치 MOS 트랜지스터(2130)를 제공하는 단계를 포함한다. 트렌치 MOS 트랜지스터(2130)는 상술한 도 8g의 소자(830)와 유사하고, 제 1 금속 기판(2115) 상의 반도체 영역을 포함한다. 상기 트렌치 MOS 트랜지스터(2130)는, 상기 금속 기판(2115)과 반대되는 반도체 영역의 전면 상에 소스 단자(2111) 및 게이트 단자(2112)를 포함한다. 또한, 상기 금속 기판(2115)은 소자(2130)의 드레인 단자로서 기능한다.
도 21b에서, 유전층(2151)은 상기 트렌치 MOS 트랜지스터(2130) 위로 가로눕도록 형성된다. 이후, 비아들(2154, 2155)을 형성하고 상기 트렌치 MOS 트랜지스터의 상기 소스 단자의 부분 및 상기 게이트 단자의 부분을 노출시키기 위해, 유전층(2151)이 패터닝된다. 도 21c는 게이트 비아(2154) 및 소스 비아들(2155)의 패턴을 도시한다. 도 21d에서, 도전성 층(2160)은 상기 패터닝된 유전층 위로 가로눕도록 형성된다. 또한, 실시예에서, 도전성 층(2160)은 평탄화된다. 도 21e에서, 도전체 구조들(2165, 2166)을 형성하기 위해, 도전성 층(2160)이 패터닝된다. 이 예에서, 도전체 구조(2165)는 상기 소스 단자와 연결되고, 도전체 구조(2166)는 상기 게이트 단자와 연결된다. 소자(2102)로 지정된 도 21e의 소자는 이제 3차원 소자를 형성하기 위한 결합 공정에서 하부 소자로서 사용될 수 있다. 도 21f는 소스 비아들 및 게이트 비아 내 도전체들(2165, 2166)의 패턴을 각각 나타낸다.
도 21g 내지 도 21j는 3차원 소자 내 상부 소자를 형성하기 위한 소자의 형성 공정을 도시한다. 도 21g에서, 캐리어 기판(2119)은 도면번호 2130과 같은 트렌치 MOS 트랜지스터의 정면에 접착된다. 도 21h에서, 유전층(2168)은 상기 금속 기판(2115) 위로 가로눕도록 형성된다. 이후, 상기 금속 기판(2115)의 부분을 노출시키기 위해 적어도 하나의 비아(2169)를 형성하도록 상기 유전층(2168)이 패터닝된다. 도 21h에서, 도전성 층(미도시)이 제 1 유전층 위로 가로눕도록 형성되고, 이후 도 21i에 나타난 바와 같이 적어도 하나의 도전성 구조(2161)를 형성하도록 패터닝된다. 나타난 바와 같이, 상기 도전성 구조(2161)는 상기 금속 기판(2115)의 노출된 부분과 접촉한다. 이 실시예에서, 도 21i에 나타난 바와 같이, 후속 결합을 용이하게 하기 위해, 상기 도전성 구조(2161)는 상기 유전층 상으로 연장된다. 소자(2101)로 지정된 도 21i의 소자는 이제 3차원 소자를 형성하기 위한 결합 공정에서 상부 소자로서 사용될 수 있다. 도 21j는 도전체들(2161) 및 유전층(2168)의 패턴을 나타내는 소자(2101)의 평면도이다. 또한, 드레인 메탈(2115)은 상기 유전층(2168)의 아래에 있다.
도 21k는 본 발명의 실시예에 따른 적층된 3차원 반도체 소자를 형성하기 위한 결합 공정에 사용되는 3개의 구성요소들을 개략적으로 나타낸 평면도들이다. 소자(2101)는, 상부 소자의 대상(candidate)인 도 21i의 소자(2101)와 유사하다. 소자(2102)는, 하부 소자의 대상인 도 21e의 소자(2102)와 유사하다. 또한, 도 21k는 도면번호 2182와 같은 상호연결된 영역들을 가지는 패터닝된 금속 층(2180)도 나타낸다. 특정 실시예에서, 금속 층(2180)은, 점으로 된 경계선(2185)으로 표시된 소자(2101, 2102)의 다이 크기보다 크도록 나타난다. 상기 다이 크기 외부의 금속 층(2180)의 부분은, 상기 결합 공정 동안 다양한 영역들 사이의 상호연결을 제공한다. 금속 층(2180)은 결합 응용분야에 적합한 패터닝된 금속 신 필름(thin film)일 수 있고 알려진 방법들을 사용하여 제조될 수 있다. 예를 들어, 특정 실시예에서, 금속 층(2180)은 리드-프레임 기술들을 사용하여 만들어질 수 있다.
도 21l에서, 소자들(2101, 2102) 사이의 층(2180)과 함께, 도 21k에서 3개의 구성요소들이 서로 결합된다. 도 21m은 도 21l의 소자의 라인 A를 따른 단면도이고, 도 21n은 라인 B를 따른 단면도이다. 도 21n에서, 소자(2102)의 소스 도전체들은 소자(2101)의 드레인 도전체들과 결합될 수 있고, 금속 층(2180)으로부터의 영역이 소자(2102)의 게이트 단자와 결합되며 또한 G2에서 나타난 바와 같은 외부 콘택을 제공한다는 것을 알 수 있다. 도 21o는, 금속 층(2180)의 외부 부분들이 제거된, 상기 결합된 소자의 평면도이다. 도 21o에서, G1은 상기 상부 소자(2101)의 게이트 단자(도 21p의 2112)와 접촉하기 위한 게이트 비아를 지정하고, S1은 상부 소자(2101)의 소스 단자(도 21p의 2111)와 접촉하기 위한 소스 비아들을 지정한다. G2는 상기 하부 소자(2102)의 게이트 단자로의 콘택(도 21p의 2180)이다. 상기 하부 소자의 드레인 단자(미도시)는 상기 결합된 소자의 드레인 단자를 제공한다.
도 21p는 결합된 소자(2100)의 단면도이다. 소자(2100)는 도 16의 소자(1600)와 실질적으로 동일하다. 또한, 상기 소자(1600)의 상기 논의는 도 21p의 소자(2100)에도 적용될 수 있다. 특히, 소자(2102)의 소스 도전체(2165)는 소자(2101)의 드레인 도전체(2115)와 결합되고, 상기 금속 층(2180)으로부터의 영역은 소자(2102)의 게이트 도전체(2122)와 결합된다.
상기 공정들의 순서들은 본 발명의 실시예들에 따른 결합된 소자들을 형성하기 위한 방법들을 제공한다. 나타난 바와 같이, 특정 전기적인 연결을 가지는 적층된 소자를 형성하기 위해, 상기 방법들은 2개의 소자들을 결합하기 위한 패터닝된 도전성 층 및 추가적인 도전체 구조들을 제공하는 단계를 포함하는 공정들의 조합을 사용한다. 또한, 여기의 청구항의 범위로부터 벗어나지 않는 범위에서, 단계들이 더해진, 1개 이상의 단계들이 제거된, 또는 1개 이상의 단계들이 다른 순서로 제공된 다른 대안들이 제공될 수 있다. 예를 들어, 실시예들에 따라, 상기 2개의 소자들의 단자들은, 금속 층의 패턴 및 도전체 구조들의 구성에 따라 다양한 방법으로 연결될 수 있다.
다른 실시예에 따르면, 본 발명은 3차원 반도체 소자를 제공하고, 상기 3차원 반도체 소자는, 제 1 금속 기판 상의 반도체 영역을 포함하는 제 1 트렌치 MOS 트랜지스터로서, 상기 제 1 트렌치 MOS 트랜지스터는 상기 제 1 금속 기판과 반대되는 상기 반도체 영역의 전면 상에 드레인 단자, 소스 단자, 및 게이트 단자를 포함하고, 상기 제 1 트렌치 MOS 트랜지스터는 상기 반도체 영역 내 보이드(void)를 채우는 도전성 영역을 더 포함하며, 상기 도전성 영역은 상기 드레인 단자를 상기 제 1 금속 기판과 연결시키는 제 1 트렌치 MOS 트랜지스터; 및 제 2 금속 기판 상의 반도체 영역을 포함하는 제 2 트렌치 MOS 트랜지스터로서, 상기 제 2 트렌치 MOS 트랜지스터는 상기 제 2 금속 기판과 반대되는 상기 반도체 영역의 전면 상에 드레인 단자, 소스 단자, 및 게이트 단자를 포함하고, 상기 제 2 트렌치 MOS 트랜지스터는 상기 제 2 트렌치 MOS 트랜지스터의 상기 반도체 영역 내 보이드를 채우는 도전성 영역을 더 포함하며, 상기 제 2 트렌치 MOS 트랜지스터의 상기 도전성 영역은 상기 제 2 트렌치 MOS 트랜지스터의 상기 드레인 단자를 상기 제 2 금속 기판과 연결시키는, 제 2 트렌치 MOS 트랜지스터를 포함하고, 상기 제 1 금속 기판은 상기 제 2 금속 기판에 결합되며, 상기 제 1 트렌치 MOS 트랜지스터의 상기 드레인 단자는 상기 제 2 트렌치 MOS 트랜지스터의 상기 드레인 단자와 전기적으로 연결된다. 실시예에서, 상기 제 1 및 제 2 트렌치 MOS 트랜지스터들 각각은 트렌치 게이트 모스펫을 포함한다. 다른 실시예에서, 상기 제 1 및 제 2 전력 트렌치 MOS 트랜지스터들 각각은 실드된 게이트 모스펫을 포함한다.
다른 실시예에 따르면, 3차우너 반도체 소자의 형성 방법은, 제 1 금속 기판 상에 제 1 트렌치 MOS 트랜지스터를 제공하는 단계로서, 상기 제 1 트렌치 MOS 트랜지스터는 상기 제 1 금속 기판과 반대되는 전면 상에 드레인 단자, 소스 단자, 및 게이트 단자를 포함하고, 상기 드레인 단자는 상기 제 1 금속 기판과 전기적으로 연결되며, 제 1 캐리어 기판은 상기 제 1 트렌치 MOS 트랜지스터의 상기 전면에 접착되는, 제 1 트렌치 MOS 트랜지스터를 제공하는 단계; 제 2 금속 기판 상에 제 2 트렌치 MOS 트랜지스터를 제공하는 단계로서, 상기 제 2 트렌치 MOS 트랜지스터는 상기 제 2 금속 기판과 반대되는 전면 상에 드레인 단자, 소스 단자, 및 게이트 단자를 포함하고, 상기 드레인 단자는 상기 제 2 금속 기판과 전기적으로 연결되며, 제 2 캐리어 기판은 상기 제 2 트렌치 MOS 트랜지스터의 상기 전면에 접착되는, 제 2 트렌치 MOS 트랜지스터를 제공하는 단계; 상기 제 1 트렌치 MOS 트랜지스터의 상기 드레인 단자와 상기 제 2 트렌치 MOS 트랜지스터의 상기 드레인 단자 사이에 전기적인 연결이 제공되도록, 상기 제 1 금속 기판을 상기 제 2 금속 기판과 결합시키는 단계; 및 상기 제 1 캐리어 기판 및 상기 제 2 캐리어 기판을 제거하는 단계를 포함한다.
상기 방법의 일 실시예에서, 상기 제 1 트렌치 MOS 트랜지스터들을 형성하는 단계는, 반도체 기판 상에 및 내에 제 1 트렌치 모스펫 소자 구조를 제공하는 단계로서, 상기 제 1 트렌치 모스펫 소자 구조는 상기 반도체 기판 내로 연장되는 트렌치, 상기 트렌치 내 게이트 전극, 상기 트렌치의 상부 부분과 인접한 소스 영역, 및 상기 트렌치의 상기 하부 부분과 인접한 드레인 영역을 포함하는, 제 1 트렌치 모스펫 소자 구조를 제공하는 단계; 상기 반도체 기판의 전방 부분 내에 제 1 리세스를 형성하는 단계; 상기 제 1 트렌치 모스펫 소자 구조 위로 가로눕고, 상기 제 1 리세스를 채우도록 제 1 금속 층을 형성하는 단계; 상기 드레인 단자, 상기 소스 단자, 및 상기 게이트 단자를 형성하기 위해, 상기 제 1 금속 층을 패터닝하는 단계로서, 상기 드레인 단자는 상기 제 1 리세스 위로 가로눕는, 상기 제 1 금속 층을 패터닝하는 단계; 상기 제 1 트렌치 모스펫 소자 구조의 전면에 제 1 캐리어 기판을 접착시키는 단계; 상기 기판의 후면 내에 제 2 리세스를 형성하는 단계로서, 상기 제 2 리세스는 상기 제 1 리세스와 실질적으로 정렬되는, 제 2 리세스를 형성하는 단계; 및 상기 기판의 상기 후면 위로 가로눕는 제 2 금속 층을 형성하는 단계를 포함하고, 상기 제 2 금속 층은 상기 제 2 리세스를 채우며, 상기 제 1 금속 기판을 형성한다. 일 실시예에서, 상기 방법은 상기 결합 단계 이후에 상기 제 1 캐리어 기판을 제거하는 단계를 포함한다. 다른 실시예에서, 상기 방법은 상기 제 2 리세스를 형성하는 단계 이전에 후면으로부터 상기 반도체 기판을 시닝(thinning)하는 단계를 더 포함한다. 다른 수정에서, 상기 제 1 트렌치 모스펫 소자는 상기 트렌치 내 실스된 전극을 더 포함하고, 상기 실드된 전극은 실드 유전체에 의해 상기 게이트 전극으로부터 절연된다.
본 발명의 또 다른 실시예에 따라, 3차원 반도체 소자는, 제 1 금속 기판 상의 반도체 영역을 포함하는 제 1 반도체 소자로서, 상기 제 1 반도체 소자는 상기 제 1 금속 기판과 반대되는 상기 반도체 영역의 전면 상에 제 1 단자 및 제 2 단자를 적어도 가지고, 상기 제 1 단자는 상기 제 1 금속 기판과 전기적으로 연결되는 제 1 반도체 소자; 제 2 금속 기판 상의 반도체 영역을 포함하는 제 2 반도체 소자로서, 상기 제 2 반도체 소자는 상기 제 2 금속 기판과 반대되는 상기 반도체 영역의 전면 상에 제 1 단자 및 제 2 단자를 적어도 가지고, 상기 제 1 단자는 상기 제 2 금속 기판과 전기적으로 연결되는 제 2 반도체 소자를 포함하며, 상기 제 1 금속 기판은 상기 제 2 금속 기판에 결합되어, 그에 따라 상기 제 1 반도체 소자의 상기 제 1 단자와 상기 제 2 반도체 소자의 제 1 단자 사이에 전기적인 연결을 제공한다. 또한, 일 실시예에서, 상기 제 1 및 제 2 반도체 소자들 각각은, 상기 반도체 영역 내 보이드를 채우고 상기 개별적인 제 1 단자를 상기 상응하는 금속 기판에 연결시키는 도전성 영역을 포함한다. 다른 실시예에서, 상기 제 1 및 제 2 반도체 소자들 각각은 MOS 트랜지스터를 포함한다. 다른 실시예에서, 상기 제 1 및 제 2 반도체 소자들 각각은 트렌치 게이트 모스펫을 포함한다. 다른 실시예에서, 상기 제 1 및 제 2 반도체 소자들 각각은 실드된 게이트 트렌치 모스펫을 포함한다.
또 다른 실시예에서, 본 발명은 3차원 반도체 소자의 형성 방법을 제공하며, 상기 형성 방법은, 제 1 금속 기판 상의 반도체 영역을 포함하는 제 1 반도체 소자를 제공하는 단계로서, 상기 제 1 반도체 소자는 상기 제 1 금속 기판과 반대되는 상기 반도체 영역의 전면 상에 제 1 단자 및 제 2 단자를 적어도 가지고, 상기 제 1 단자는 상기 제 1 금속 기판과 전기적으로 연결되는, 제 1 반도체 소자의 제공 단계; 제 2 금속 기판 상의 반도체 영역을 포함하는 제 2 반도체 소자를 제공하는 단계로서, 상기 제 2 반도체 소자는 상기 제 2 금속 기판과 반대되는 상기 반도체 영역의 전면 상에 제 1 단자 및 제 2 단자를 적어도 가지고, 상기 제 1 단자는 상기 제 2 금속 기판과 전기적으로 연결되는, 제 2 반도체 소자의 제공 단계; 및 상기 제 1 금속 기판과 상기 제 2 금속 기판을 결합시키는 단계를 포함하고, 그에 따라 상기 제 1 반도체 소자의 상기 제 1 단자와 상기 제 2 반도체 소자의 상기 제 1 단자 사이에 전기적인 접촉이 제공된다.
상기 방법의 일 실시예에서, 상기 제 1 반도체 소자들을 제공하는 단계는, 반도체 기판 내 소자 구조를 형성하는 단계로서, 상기 소자 구조는 상기 반도체 기판의 전면 상에 제 1 소자 영역 및 제 2 소자 영역을 적어도 가지는, 소자 구조를 형성하는 단계; 상기 반도체 기판의 전방 부분 내에서 그리고 소정 깊이만큼 상기 반도체 기판 내부로 연장되도록 제 1 리세스를 형성하는 단계; 상기 소자 구조 위로 가로눕고 상기 제 1 리세스를 채우는 제 1 금속 층을 형성하는 단계; 상기 제 1 단자 및 상기 제 2 단자를 형성하기 위해 상기 제 2 금속 층을 패터닝하는 단계로서, 상기 제 1 단자는 상기 제 1 리세스와 실질적으로 정렬되는, 상기 제 2 금속 층을 패터닝하는 단계; 상기 소자 구조의 전면에 캐리어 기판을 접착시키는 단계; 상기 반도체 기판의 후방 부분 내 제 2 리세스를 형성하는 단계로서, 상기 제 2 리세스는 상기 제 1 리세스와 실질적으로 정렬되는, 제 2 리세스를 형성하는 단계; 및 상기 기판의 상기 후면 위로 가로눕도록 제 2 금속 층을 형성하는 단계를 포함하고, 상기 제 2 금속 층은 상기 제 2 리세스를 채우고 상기 금속 기판을 형성한다. 일 실시예에서, 상기 방법은 상기 결합 단계 이후에 상기 캐리어 기판을 제거하는 단계를 더 포함한다. 다른 실시예에서, 상기 방법은 상기 제 2 리세스를 형성하는 단계 이전에 후면으로부터 상기 반도체 기판을 시닝(thinning)하는 단계를 더 포함한다. 다른 실시예에서, 상기 반도체 기판을 시닝하는 단계는 연마 공정, 식각 공정, 또는 연마 및 식각 공정들의 조합을 포함한다.
본 발명의 다른 실시예에 따르면, 3차원의 반도체 소자는, 제 1 반도체 소자로서, 상기 제 1 반도체 소자는 상기 제 1 반도체 소자의 전면 상에 복수개의 제 1 단자들을 포함하는, 제 1 반도체 소자; 제 2 반도체 소자로서, 상기 제 2 반도체 소자는 상기 제 2 반도체 소자의 전면 상에 복수개의 제 2 단자들을 포함하는, 제 2 반도체 소자; 및 상기 제 1 및 제 2 반도체 소자들 사이에 배치된 패터닝된 도전성 층을 포함하고, 상기 패터닝된 도전성 층은 복수개의 도전성 영역들을 포함하며, 상기 도전성 영역들 각각은, 상기 복수개의 제 1 단자들 중 하나와 연결된 도전체 또는 상기 복수개의 제 2 단자들 중 하나와 연결된 다른 도전체와 결합된다.
상술한 소자의 일 실시예에서, 상기 제 1 반도체 소자는 그것의 후면 상에 제 1 금속 기판을 더 포함한다. 다른 실시예에서, 상기 제 1 반도체 소자 내 복수개의 제 1 단자들 중 하나는 상기 제 1 금속 기판과 전기적으로 연결된다. 다른 실시예에서, 상기 제 2 반도체 소자는 그것의 후면 상에 제 2 금속 기판을 더 포함한다. 다른 실시예에서, 상기 제 2 반도체 소자 내 복수개의 제 1 단자들 중 하나는 상기 제 2 금속 기판과 전기적으로 연결된다. 다른 실시예에서, 상기 제 1 및 상기 제 2 반도체 소자들 각각은 트랜지스터를 포함한다. 다른 실시예에서, 상기 제 1 반도체 소자의 각각의 단자는 상기 제 2 반도체 소자의 상응하는 단자와 결합되고, 그에 따라 상기 3차원 반도체 소자는 상기 제 1 및 상기 제 2 반도체 소자들의 병렬 조합을 포함한다. 다른 실시예에서, 상기 제 1 및 상기 제 2 반도체 소자들 중 하나는 MOS 트랜지스터이다. 다른 실시예에서, 상기 제 1 및 상기 제 2 반도체 소자들 각각은 MOS 트랜지스터이다. 다른 실시예에서, 상기 제 1 및 상기 제 2 반도체 소자들 중 하나는 트렌치 전력 MOS 트랜지스터이다. 다른 실시예에서, 상기 제 1 및 상기 제 2 반도체 소자들 각각은 실드된 게이트 트렌치 전력 MOS 트랜지스터이다. 상기 제 1 및 상기 제 2 반도체 소자들 중 하나는 실드된 게이트 트렌치 전력 MOS 트랜지스터이다. 다른 실시예에서, 상기 제 1 및 상기 제 2 반도체 소자들 각각은 트렌치 전력 MOS 트랜지스터이다.
본 발명의 다른 실시예에 따르면, 3차원 반도체 소자의 형성 방법은, 제 1 반도체 소자를 제공하는 단계로서, 상기 제 1 반도체 소자는 상기 제 1 반도체 소자의 전면 상에 복수개의 제 1 단자들을 가지는, 제 1 반도체 소자를 제공하는 단계; 상기 제 1 반도체 소자 상에 복수개의 제 1 도전체들을 형성하는 단계로서, 상기 복수개의 제 1 도전체들 각각은 상기 복수개의 제 1 단자들 중 하나와 연결되는, 복수개의 제 1 도전체들을 형성하는 단계; 제 2 반도체 소자를 제공하는 단계로서, 상기 제 2 반도체 소자는 상기 제 2 반도체 소자의 전면 상에 복수개의 제 2 단자들을 가지는, 제 2 반도체 소자를 제공하는 단계; 상기 제 2 반도체 소자 상에 복수개의 제 2 도전체들을 형성하는 단계로서, 상기 복수개의 제 2 도전체들 각각은 상기 복수개의 제 2 단자들 중 하나와 연결되는, 복수개의 제 2 도전체들을 형성하는 단계; 패터닝된 도전성 층을 제공하는 단계로서, 상기 패터닝된 도전성 층은 복수개의 상호연결된 도전성 영역들을 포함하는, 패터닝된 도전성 층을 제공하는 단계; 상기 패터닝된 도전성 층을 상기 제 1 및 상기 제 2 반도체 소자들과 결합하는 단계로서, 상기 복수개의 도전성 영역들 각각은 상기 복수개의 제 1 도전체들 중 적어도 하나 및 상기 복수개의 제 2 도전체들 중 적어도 하나와 결합되는, 상기 패터닝된 도전성 층을 상기 제 1 및 상기 제 2 반도체 소자들과 결합하는 단계; 및 상기 복수개의 도전성 영역들을 분리시키고 상기 3차원 반도체 소자에 대해 1개 이상의 외부 콘택들을 제공하기 위해, 상기 패터닝된 도전성 층의 부분들을 선택적으로 제거하는 단계를 포함한다.
상기 방법의 일 실시예에서, 상기 제 1 반도체 소자는 그것의 후면 상에 제 1 금속 기판을 더 포함한다. 다른 실시예에서, 상기 제 1 반도체 소자 내 상기 복수개의 제 1 단자들 중 하나는 상기 제 1 금속 기판과 전기적으로 연결된다. 다른 실시예에서, 상기 제 1 반도체 소자는 그것의 후면 상에 제 1 금속 기판을 포함하고, 상기 복수개의 제 1 단자들 중 하나는 상기 제 1 금속 기판과 전기적으로 연결되며, 상기 제 1 트렌치 MOS 트랜지스터의 제공 단계는, 반도체 기판 내로 및 상으로 제 1 반도체 기판 소자 구조를 제공하는 단계로서, 상기 제 1 반도체 소자 구조는 상기 반도체 기판의 전면 상에 복수개의 제 1 단자들을 포함하는, 제 1 반도체 기판 소자 구조를 제공하는 단계; 상기 반도체 기판의 전면 내에 제 1 리세스를 형성하는 단계; 상기 제 1 반도체 소자 구조 및 상기 제 1 리세스 위로 가로눕도록 제 1 금속 층을 형성하는 단계; 제 1 전극 및 제 2 전극을 적어도 형성하도록 상기 제 1 금속 층을 패터닝하는 단계로서, 상기 제 1 금속의 부분은 상기 제 1 리세스 위로 가로눕는, 상기 제 1 금속 층을 패터닝하는 단계; 상기 제 1 반도체 소자 구조의 전면에 제 1 캐리어 기판을 접착시키는 단계; 상기 반도체 기판의 후면 내에 제 2 리세스를 형성하는 단계로서, 상기 제 2 리세스는 상기 제 1 리세스와 실질적으로 정렬되는, 제 2 리세스를 형성하는 단계; 및 상기 반도체 기판의 상기 후면 위로 가로눕도록 제 2 금속 층을 형성하는 단계를 포함하고, 상기 제 2 금속 층은 상기 제 2 리세스를 채우며 상기 제 1 금속 기판을 형성한다.
다른 실시예에서, 상기 방법은, 상기 결합 단계 이후에 상기 캐리어 기판을 제거하는 단계를 더 포함한다. 다른 실시예에서, 상기 방법은, 상기 제 2 리세스를 형성하는 단계 이전에 후면으로부터 상기 반도체 기판을 시닝(thinning)하는 단계를 더 포함한다. 다른 실시예에서, 상기 반도체 기판을 시닝하는 단계는 연마 공정, 식각 공정, 또는 연마 및 식각 공정들의 조합을 포함한다. 다른 실시예에서, 상기 제 2 반도체 소자는 그것의 후면 상에 제 2 금속 기판을 포함한다. 다른 실시예에서, 상기 제 2 반도체 소자 내 상기 복수개의 제 1 단자들 중 하나는 상기 제 2 금속 기판과 전기적으로 연결된다. 다른 실시예에서, 상기 제 1 및 상기 제 2 반도체 소자들 각각은 트랜지스터를 포함한다. 다른 실시예에서, 상기 방법은 나아가, 상기 제 1 반도체 소자의 단자 각각은 상기 제 2 반도체 소자의 상응하는 단자와 결합되고, 그에 따라 상기 3차원 반도체 소자는 상기 제 1 및 상기 제 2 반도체 소자들의 병렬 조합을 포함한다. 다른 실시예에서, 상기 제 1 및 상기 제 2 반도체 소자들 중 적어도 하나는 MOS 트랜지스터를 포함한다. 다른 실시예에서, 상기 제 1 및 상기 제 2 반도체 소자들 중 적어도 하나는 트렌치 MOS 트랜지스터를 포함한다. 다른 실시예에서, 상기 제 1 및 상기 제 2 반도체 소자들 중 적어도 하나는 실드된 게이트 트렌치 MOS 트랜지스터를 포함한다.
다른 실시예에 따르면, 본 발명은 3차원 반도체 소자 구조를 제공하며, 상기 3차우너 반도체 소자 구조는, 제 1 기판 및 복수개의 제 1 단자들을 포함하는 제 1 반도체 기판; 제 2 기판 및 복수개의 제 2 단자들을 포함하는 제 2 반도체 기판; 상기 제 1 및 상기 제 2 반도체 소자들 사이에 배치된 제 1 패터닝된 도전성 층으로서, 상기 제 1 패터닝된 도전성 층은 복수개의 도전성 영역들을 포함하고, 상기 도전성 영역들 각각은 상기 복수개의 제 1 단자들 중 하나와 연결된 도전체와 결합되고, 상기 복수개의 제 2 단자들 중 하나와 연결된 다른 도전체와 결합되는, 제 1 패터닝된 도전성 층; 제 3 기판 및 복수개의 제 3 단자들을 포함하는 제 3 반도체 소자; 제 4 기판 및 복수개의 제 4 단자들을 포함하는 제 4 반도체 소자; 및 상기 제 3 및 상기 제 4 반도체 소자들 사이에 배치된 제 2 패터닝된 도전성 층으로서, 상기 제 2 패터닝된 도전성 층은 복수개의 도전성 영역들을 포함하고, 상기 도전성 영역들 각각은 상기 복수개의 제 3 단자들 중 하나와 연결된 도전체와 결합되고, 상기 복수개의 제 4 단자들 중 하나와 연결된 다른 도전체와 결합되는, 제 2 패터닝된 도전성 층을 포함하며, 상기 제 2 기판은 상기 제 3 기판에 결합된다.
본 발명의 다른 실시예들에 따르면, 3차원 반도체 소자구조는, 제 1 반도체 소자 및 제 2 반도체 소자를 포함하는 제 1 결합된 소자 쌍으로서, 상기 제 1 반도체 소자의 전면은 상기 제 2 반도체 소자의 전면과 마주보고, 상기 제 1 반도체 소자의 상기 단자들 중 적어도 하나는 상기 제 2 반도체 소자의 상기 단자들 중 하나와 결합되는, 제 1 결합된 소자 쌍; 제 3 반도체 소자 및 제 4 반도체 소자를 포함하는 제 2 결합된 소자 쌍으로서, 상기 제 3 반도체 소자의 전면은 상기 제 4 반도체 소자의 전면과 마주보고, 상기 제 3 반도체 소자의 상기 단자들 중 적어도 하나는 상기 제 4 반도체 소자의 상기 단자들 중 하나와 결합되는, 제 2 결합된 소자 쌍을 포함하고, 상기 제 3 반도체 소자의 후면과 결합된 상기 제 2 반도체 소자의 후면과 함께, 상기 제 1 결합된 소자 쌍은 상기 제 2 결합된 소자 쌍과 결합된다. 일 실시예에서, 상기 제 1 및 상기 제 2 반도체 소자들 중 적어도 하나는 MOS 트랜지스터를 포함한다. 다른 실시예에서, 상기 제 1 및 상기 제 2 반도체 소자들 중 적어도 하나는 트렌치 전력 MOS 트랜지스터를 포함한다. 다른 실시예에서, 상기 제 1 및 상기 제 2 반도체 소자들 중 적어도 하나는 실드된 게이트 트렌치 전력 MOS 트랜지스터를 포함한다. 다른 실시예에서, 상기 제 3 및 상기 제 4 반도체 소자들 각각은 MOS 트랜지스터 이외의 소자이다.
본 발명의 다른 실시예에 따르면, 3차원 반도체 소자 구조의 형상 방법은, 제 1 결합된 소자 쌍을 형성하는 단계로서, 상기 제 1 결합된 소자 쌍은 제 1 반도체 소자 및 제 2 반도체 소자를 포함하고, 상기 제 1 반도체 소자의 전면은 상기 제 2 반도체 소자의 전면과 마주보며, 상기 제 1 반도체 소자의 상기 단자들 중 적어도 하나는 상기 제 2 반도체 소자들의 상기 단자들 중 하나와 결합하는, 제 1 결합된 소자 쌍을 형성하는 단계; 제 2 결합된 소자 쌍을 형성하는 단계로서, 상기 제 2 결합된 소자 쌍은 제 3 반도체 소자 및 제 4 반도체 소자를 포함하고, 상기 제 3 반도체 소자의 전면은 상기 제 4 반도체 소자의 전면과 마주보며, 상기 제 3 반도체 소자의 상기 단자들 중 적어도 하나는 상기 제 4 반도체 소자들의 상기 단자들 중 하나와 결합하는, 제 2 결합된 소자 쌍을 형성하는 단계; 및 상기 제 3 반도체 소자의 후면과 결합된 상기 제 2 반도체 소자의 후면과 함께, 상기 제 1 결합된 소자 쌍을 상기 제 2 결합된 소자 쌍과 결합시키는 단계를 포함한다.
상기 방법의 일 실시예에서, 상기 제 1 결합된 소자 쌍을 형성하는 단계는, 제 1 금속 기판 상에 제 1 반도체 소자를 제공하는 단계로서, 상기 제 1 반도체 소자는 상기 제 1 금속 기판과 반대되는 상기 제 1 반도체 소자의 전면 상에 복수개의 제 1 단자들을 가지는, 제 1 반도체 소자를 제공하는 단계; 상기 제 1 반도체 소자 상에 복수개의 제 1 도전체들을 형성하는 단계로서, 상기 복수개의 제 1 도전체들 각각은 상기 복수개의 제 1 단자들 중 하나와 연결되는, 복수개의 제 1 도전체들을 형성하는 단계; 제 2 금속 기판 상에 제 2 반도체 소자를 제공하는 단계로서, 상기 제 2 반도체 소자는 상기 제 2 금속 기판과 반대되는 상기 제 2 반도체 소자의 전면 상에 복수개의 제 2 단자들을 가지는, 제 2 반도체 소자를 제공하는 단계; 상기 제 2 반도체 소자 상에 복수개의 제 2 도전체들을 형성하는 단계로서, 상기 복수개의 제 2 도전체들 각각은 상기 복수개의 제 2 단자들 중 하나와 연결되는, 복수개의 제 2 도전체들을 형성하는 단계; 복수개의 상호연결된 도전성 영역들을 가지는 패터닝된 도전성 층을 제공하는 단계; 상기 패터닝된 도전성 층을 상기 제 1 및 상기 제 2 반도체 소자들과 결합하는 단계로서, 상기 복수개의 도전성 영역들 각각은 상기 복수개의 제 1 도전체들 중 적어도 하나 및 상기 복수개의 제 2 도전체들 중 하나와 결합되는, 상기 패터닝된 도전성 층을 상기 제 1 및 상기 제 2 반도체 소자들과 결합하는 단계; 및 상기 복수개의 도전성 영역들을 분리시키고 상기 3차원 반도체 소자에 대해 1개 이상의 외부 콘택들을 제공하기 위해, 상기 패터닝된 도전성 층의 부분들을 선택적으로 제거하는 단계를 포함한다.
상기 방법의 다른 실시예에서, 상기 제 1 및 상기 제 2 반도체 소자들 중 적어도 하나는 MOS 트랜지스터를 포함한다. 다른 실시예에서, 상기 제 1 및 상기 제 2 반도체 소자들 중 적어도 하나는 트렌치 전력 MOS 트랜지스터를 포함한다. 다른 실시예에서, 상기 제 1 및 상기 제 2 반도체 소자들 중 적어도 하나는 실드된 게이트 트렌치 전력 MOS 트랜지스터를 포함한다. 다른 실시예에서, 상기 제 1, 상기 제 2, 상기 제 3, 및 상기 제 4 반도체 소자들 각각은 트렌치 전력 MOS 트랜지스터이다.
또한, 비록 상기 논의들은 본 발명의 특정 실시예들에서 트렌치 MOS 소자들에 대한 것이었지만, 여기에 제공된 상기 기술들은 다른 반도체 소자들에서도 마찬가지로 적용될 수 있음이 이해된다. 예를 들어, 상기 기술들은 n-채널 또는 p-채널 모스펫들, 트렌치 게이트 또는 실드된 게이트 트렌치 FET들(FETs), 평면 게이트 FET들, npn 또는 pnp 바이폴라 트랜지스터들, 및 다이오드들 등에 적용될 수 있다. 나아가, 실드된 게이트 트렌치 FET들의 맥락으로 설명된 기술들은, 상기 기판의 상기 도전성을 순전히 바꿈으로써 실드된 게이트 IGBT들(insulated gate bipolar transistors, IGBTs)에 적용될 수 있다. 다른 전력 소자들과 마찬가지로 많은 이러한 유리하게 적용될 수 있는 본 발명의 다양한 실시예들은, "Power Semiconductor Devices and Methods of Manufacture,"라는 제목의 미합중국 공동 소유의 미국 특허 출원 번호 제11/026,276호(현재 미국 특허 번호 제7,345,342호)에 공개되었고, 상기 출원은 전체로서 본원에 참조 병합된다.
나아가, 비록 상기 상술한 논의들이 다수의 단일 소자들을 결합하기 위한 다양한 방법들에 대한 것이었지만, 상기 방법들은, 각각이 복수개의 소자들을 포함할 수 있는 웨이퍼들을 결합하는 것에도 적용될 수 있음이 이해된다. 이러한 응용분야들에서, 상기 웨이퍼들을 먼저 서로 결합된다. 이후, 다이싱 공정(dicing process)이 상기 결합된 웨이퍼들을 개별적인 결합된 소자들로 분리시키는데 사용될 수 있다.
비록 본 발명의 바람직한 실시예들이 도시되었고 설명되었지만, 본 발명은 이러한 실시예들 만으로 제한되지 않음이 명확해질 것이다. 청구항들에 설명된 바와 같은 본 발명의 정신 및 범위를 벗어나지 않는 범위 내에서, 당해 기술분야의 통상의 지식을 가진 자에게 있어 다양한 수정들, 변화들, 변형들, 대체들, 및 동등물들은 명백할 것이다.

Claims (25)

  1. 후면 상에 제 1 금속 기판을 가지는 제 1 반도체 소자로서, 상기 제 1 금속 기판은 또한 상기 제 1 반도체 소자의 제 1 단자로서 기능하는 제 1 반도체 소자;
    상기 제 1 금속 기판의 상기 후면과 연결된 제 1 도전성 구조;
    자신의 전면 상에 제 1 단자 및 제 2 단자를 가지는 제 2 반도체 소자;
    상기 제 2 반도체 소자의 상기 제 1 단자와 연결된 제 2 도전성 구조로서, 상기 제 1 도전성 구조와 결합되고 상기 제 1 반도체 소자와 상기 제 2 반도체 소자 사이의 전기적인 접촉을 제공하는 제 2 도전성 구조;
    상기 제 2 반도체 소자의 상기 제 2 단자와 연결된 제 3 도전성 구조; 및
    상기 제 1 및 상기 제 2 반도체 소자들 사이에 위치된 패터닝된 금속 층을 포함하고,
    상기 패터닝된 금속 층은 적어도 제 1 영역을 포함하며,
    상기 제 1 영역은 외부 콘택(external contact)을 제공하기 위해 상기 제 3 도전성 구조와 결합된 것을 특징으로 하는 3차원 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 및 상기 제 2 반도체 소자들 중 적어도 하나는 MOS 트랜지스터를 포함하는 것을 특징으로 하는 3차원 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제 1 및 상기 제 2 반도체 소자들 각각은 트렌치 전력 MOS 트랜지스터를 포함하는 것을 특징으로 하는 3차원 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제 1 도전체는 상기 제 1 반도체 소자의 드레인 단자와 연결되고,
    상기 제 2 도전체는 상기 제 2 반도체 소자의 소스 단자로의 연결이며,
    그에 따라 상기 3차원 반도체 소자는 상기 제 1 및 상기 제 2 반도체 소자들의 직렬 조합을 포함하는 것을 특징으로 하는 3차원 반도체 소자.
  5. 제 3 항에 있어서,
    상기 패터닝된 금속 층의 상기 제 1 영역은 상기 제 2 반도체 소자의 게이트 단자로의 콘택을 제공하는 것을 특징으로 하는 3차원 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제 1 및 상기 제 2 반도체 소자들 중 적어도 하나는 실드된 게이트 트렌치 전력 MOS 트랜지스터를 포함하는 것을 특징으로 하는 3차원 반도체 소자.
  7. 3차원 반도체 소자의 형성 방법으로서,
    후면 상에 제 1 금속 기판을 가지는 제 1 반도체 소자를 제공하는 단계로서, 상기 제 1 금속 기판은 또한 상기 제 1 반도체 소자의 제 1 단자로서 기능하는 제 1 반도체 소자를 제공하는 단계;
    상기 제 1 금속 기판과 연결된 제 1 도전성 구조를 형성하는 단계;
    자신의 전면 상에 제 1 단자 및 제 2 단자를 가지는 제 2 반도체 소자를 제공하는 단계;
    상기 제 2 반도체 소자의 제 1 및 제 2 단자들과 각각 연결된 제 2 도전성 구조 및 제 3 도전성 구조를 형성하는 단계;
    적어도 제 1 영역을 포함하는 패터닝된 도전성 층을 제공하는 단계;
    상기 제 1 반도체 소자와 상기 제 2 반도체 소자 사이의 전기적인 접촉을 제공하기 위해, 상기 제 1 도전성 구조를 상기 제 2 도전성 구조에 결합시키는 단계;
    상기 패터닝된 도전성 층의 상기 제 1 영역을 상기 제 3 도전성 구조와 결합시키는 단계; 및
    상기 3차원 반도체 소자의 외부 콘택(external contact)을 제공하기 위해, 상기 금속 층의 부분들을 선택적으로 제거하는 단계를 포함하는 3차원 반도체 소자의 형성 방법.
  8. 제 7 항에 있어서,
    상기 제 1 도전성 구조를 형성하는 단계는,
    상기 제 1 반도체 소자의 전면에 캐리어 기판을 접착시키는 단계;
    상기 제 1 금속 기판 위로 가로눕도록 제 1 유전층을 형성하는 단계;
    상기 제 1 금속 기판의 적어도 일 부분을 노출시키도록 상기 제 1 유전체를 패터닝하는 단계;
    상기 제 1 유전체 위로 가로눕도록 제 1 도전성 층을 형성하는 단계; 및
    상기 제 1 금속 기판의 상기 노출된 부분과 접촉하는 제 1 도전성 구조를 형성하도록 상기 제 1 도전성 층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 3차원 반도체 소자의 형성 방법.
  9. 제 7 항에 있어서,
    상기 제 2 도전성 구조 및 상기 제 3 도전성 구조를 형성하는 단계는,
    상기 제 2 반도체 소자 위로 가로눕도록 제 2 유전층을 형성하는 단계;
    상기 제 2 반도체 소자의 적어도 상기 제 1 단자의 부분 및 적어도 상기 제 2 단자의 부분을 노출하도록 상기 제 2 유전체를 패터닝하는 단계;
    상기 제 2 유전층 위로 가로눕도록 제 2 도전성 층을 형성하는 단계; 및
    상기 제 2 도전성 구조 및 상기 제 3 도전성 구조를 형성하도록 상기 제 2 도전성 층을 패터닝하는 단계를 포함하고,
    상기 제 2 도전성 구조는 상기 제 2 반도체 소자의 상기 제 1 단자의 상기 노출된 부분과 접촉하며,
    상기 제 3 도전성 구조는 상기 제 2 반도체 소자의 상기 제 2 단자의 상기 노출된 부분과 접촉하는 것을 특징으로 하는 3차원 반도체 소자의 형성 방법.
  10. 제 7 항에 있어서,
    상기 제 1 및 상기 제 2 반도체 소자들 중 적어도 하나는 MOS 트랜지스터를 포함하는 것을 특징으로 하는 3차원 반도체 소자의 형성 방법.
  11. 제 10 항에 있어서,
    상기 제 1 도전체는 상기 제 1 반도체 소자의 드레인 단자와 연결되고,
    상기 제 2 도전체는 상기 제 2 반도체 소자의 소스 단자와 연결되며,
    그에 따라 상기 3차원 반도체 소자는 상기 제 1 및 상기 제 2 반도체 소자들의 직렬 조합을 포함하는 것을 특징으로 하는 3차원 반도체 소자의 형성 방법.
  12. 제 7 항에 있어서,
    상기 제 1 및 상기 제 2 반도체 소자들 중 적어도 하나는 트렌치 전력 MOS 트랜지스터를 포함하는 것을 특징으로 하는 3차원 반도체 소자의 형성 방법.
  13. 제 7 항에 있어서,
    상기 제 1 및 상기 제 2 반도체 소자들 중 적어도 하나는 MOS 트랜지스터를 포함하는 것을 특징으로 하는 3차원 반도체 소자의 형성 방법.
  14. 제 7 항에 있어서,
    상기 제 1 및 상기 제 2 반도체 소자들 각각은 트렌치 전력 MOS 트랜지스터를 포함하는 것을 특징으로 하는 3차원 반도체 소자의 형성 방법.
  15. 제 14 항에 있어서,
    상기 패터닝된 금속 층의 상기 제 1 영역은 상기 제 2 반도체 소자의 게이트 단자로의 콘택을 제공하는 것을 특징으로 하는 3차원 반도체 소자의 형성 방법.
  16. 제 14 항에 있어서,
    상기 제 1 및 상기 제 2 반도체 소자들 각각은 실드된 게이트 트렌치 전력 MOS 트랜지스터를 포함하는 것을 특징으로 하는 3차원 반도체 소자의 형성 방법.
  17. 3차원 반도체 소자로서,
    제 1 금속 기판 상의 반도체 영역을 가지는 제 1 트렌치 MOS 트랜지스터를 포함하는 제 1 소자로서, 상기 제 1 트렌치 MOS 트랜지스터는 상기 제 1 금속 기판과 반대되는 상기 반도체 영역의 전면 상에 드레인 단자, 소스 단자, 및 게이트 단자를 포함하고, 상기 제 1 트렌치 MOS 트랜지스터는 상기 반도체 영역 내 보이드(void)를 채우는 도전성 영역을 더 포함하며, 상기 도전성 영역은 상기 드레인 단자를 상기 제 1 금속 기판과 연결시키는 제 1 소자;
    제 2 금속 기판 상의 반도체 영역을 가지는 제 2 트렌치 MOS 트랜지스터를 포함하는 제 2 소자로서, 상기 제 2 트렌치 MOS 트랜지스터는 상기 제 2 금속 기판과 반대되는 상기 반도체 영역의 전면 상에 드레인 단자, 소스 단자, 및 게이트 단자를 포함하고, 상기 제 2 트렌치 MOS 트랜지스터는 상기 반도체 영역 내 보이드를 채우는 도전성 영역을 더 포함하며, 상기 도전성 영역은 상기 드레인 단자를 상기 제 2 금속 기판과 연결시키는 제 2 소자; 및
    상기 제 1 및 상기 제 2 소자들 사이에 배치되고 상기 제 1 및 상기 제 2 소자들과 결합되는 패터닝된 금속 층을 포함하고,
    상기 패터닝된 금속 층은 적어도 상기 3차원 반도체 소자에 대한 외부 콘택들(external contacts)을 제공하기 위한 제 1 영역, 제 2 영역, 및 제 3 영역을 포함하고,
    상기 제 1 영역은 상기 제 1 및 상기 제 2 트렌치 MOS 트랜지스터들의 상기 드레인 단자들과 전기적으로 접촉하며, 상기 제 2 영역은 상기 제 1 및 상기 제 2 트렌치 MOS 트랜지스터들의 상기 소스 단자들과 전기적으로 접촉하고, 상기 제 3 영역은 상기 제 1 및 상기 제 2 트렌치 MOS 트랜지스터들의 상기 게이트 단자들과 전기적으로 접촉하는 것을 특징으로 하는 3차원 반도체 소자.
  18. 제 17 항에 있어서,
    상기 제 1 소자는,
    상기 제 1 트렌치 MOS 트랜지스터 위로 가로눕는 제 1 유전층; 및
    상기 제 1 유전층 내 상응하는 복수개의 오프닝들을 채우는 복수개의 제 1 도전체들로서, 상기 복수개의 제 1 도전체들은 적어도 상기 제 1 트렌치 MOS 트랜지스터의 상기 드레인 단자와 연결된 제 1 도전체, 적어도 상기 제 1 트렌치 MOS 트랜지스터의 상기 소스 단자와 연결된 제 2 도전체, 및 적어도 상기 제 1 트렌치 MOS 트랜지스터의 상기 게이트 단자와 연결된 제 3 도전체를 포함하는, 복수개의 제 1 도전체들을 더 포함하고,
    상기 제 2 소자는,
    상기 제 2 트렌치 MOS 트랜지스터 위로 가로눕는 제 2 유전층; 및
    상기 제 2 유전층 내 상응하는 복수개의 오프닝들을 채우는 복수개의 제 2 도전체들로서, 상기 복수개의 제 2 도전체들은 적어도 상기 제 2 트렌치 MOS 트랜지스터의 상기 드레인 단자와 연결된 제 1 도전체, 적어도 상기 제 2 트렌치 MOS 트랜지스터의 상기 소스 단자와 연결된 제 2 도전체, 및 적어도 상기 제 2 트렌치 MOS 트랜지스터의 상기 게이트 단자와 연결된 제 3 도전체를 포함하는, 복수개의 제 2 도전체들을 더 포함하는 것을 특징으로 하는 3차원 반도체 소자.
  19. 제 18 항에 있어서,
    상기 패터닝된 금속 층의 상기 제 1 영역은 상기 제 1 소자의 상기 제 1 도전체 및 상기 제 2 소자의 상기 제 1 도전체와 결합되고,
    상기 패터닝된 금속 층의 상기 제 2 영역은 상기 제 1 소자의 상기 제 2 도전체 및 상기 제 2 소자의 상기 제 2 도전체와 결합되며,
    상기 패터닝된 금속 층의 상기 제 3 영역은 상기 제 1 소자의 상기 제 3 도전체 및 상기 제 2 소자의 상기 제 3 도전체와 결합되는 것을 특징으로 하는 3차원 반도체 소자.
  20. 제 18 항에 있어서,
    상기 제 1 및 상기 제 2 트렌치 MOS 트랜지스터들 각각은 트렌치 게이트 MOSFET을 포함하는 것을 특징으로 하는 3차원 반도체 소자.
  21. 제 18 항에 있어서,
    상기 제 1 및 상기 제 2 트렌치 MOS 트랜지스터들 각각은 실드된 게이트 모스펫(MOSFET)을 포함하는 것을 특징으로 하는 3차원 반도체 소자.
  22. 3차원 반도체 소자의 형성 방법으로서,
    제 1 금속 기판 상에 제 1 트렌치 MOS 트랜지스터를 제공하는 단계로서, 상기 제 1 트렌치 MOS 트랜지스터는 상기 제 1 금속 기판과 반대되는 전면 상에 드레인 단자, 소스 단자, 및 게이트 단자를 포함하고, 상기 드레인 단자는 상기 제 1 금속 기판과 전기적으로 연결되는, 제 1 트렌치 MOS 트랜지스터를 제공하는 단계;
    상기 제 1 트렌치 MOS 트랜지스터와 연결된 복수개의 제 1 도전체들을 형성하는 단계로서, 상기 제 1 트렌치 MOS 트랜지스터의 상기 드레인 단자와 연결된 제 1 도전체, 상기 소스 단자와 연결된 제 2 도전체, 및 상기 게이트 단자와 연결된 제 3 도전체를 적어도 포함하는, 복수개의 제 1 도전체들을 형성하는 단계;
    제 2 금속 기판 상에 제 2 트렌치 MOS 트랜지스터를 제공하는 단계로서, 상기 제 2 트렌치 MOS 트랜지스터는 상기 제 2 금속 기판과 반대되는 전면 상에 드레인 단자, 소스 단자, 및 게이트 단자를 포함하고, 상기 드레인 단자는 상기 제 2 금속 기판과 전기적으로 연결되는, 제 2 트렌치 MOS 트랜지스터를 제공하는 단계;
    상기 제 2 트렌치 MOS 트랜지스터와 연결된 복수개의 제 2 도전체들을 형성하는 단계로서, 상기 제 2 트렌치 MOS 트랜지스터의 상기 드레인 단자와 연결된 적어도 제 4 도전체, 상기 소스 단자와 연결된 제 5 도전체, 및 상기 게이트 단자와 연결된 제 6 도전체를 포함하는, 복수개의 제 2 도전체들을 형성하는 단계;
    적어도 제 1 영역, 제 2 영역, 및 제 3 영역을 포함하는 상호연결된 영역들을 가지는 패터닝된 금속 층을 제공하는 단계;
    상기 패터닝된 금속 층을 상기 제 1 트렌치 MOS 트랜지스터 및 상기 제 2 트렌치 MOS 트랜지스터와 결합하는 단계; 및
    상기 제 1 영역, 상기 제 2 영역, 및 상기 제 3 영역을 분리시키고, 상기 3차원 반도체 소자에 대한 외부 콘택들을 제공하기 위해, 상기 패터닝된 금속 층의 부분들을 선택적으로 제거하는 단계를 포함하고,
    상기 제 1 및 상기 제 2 트렌치 MOS 트랜지스터들의 상기 드레인 단자들 사이의 전기적인 접촉을 제공하기 위해, 상기 제 1 영역은 상기 제 1 도전체 및 상기 제 4 도전체와 결합되고,
    상기 제 1 및 상기 제 2 트렌치 MOS 트랜지스터들의 상기 소스 단자들 사이의 전기적인 접촉을 제공하기 위해, 상기 제 2 영역은 상기 제 2 도전체 및 상기 제 5 도전체와 결합되며,
    상기 제 1 및 상기 제 2 트렌치 MOS 트랜지스터들의 상기 게이트 단자들 사이의 전기적인 접촉을 제공하기 위해, 상기 제 3 영역은 상기 제 3 도전체 및 상기 제 6 도전체와 결합되는 것을 특징으로 하는 3차원 반도체 소자의 형성 방법.
  23. 제 22 항에 있어서,
    상기 제 1 트렌치 MOS 트랜지스터의 제공 단계는,
    반도체 기판 상에 및 내에 제 1 트렌치 모스펫 소자 구조를 제공하는 단계로서, 상기 제 1 트렌치 모스펫 소자 구조는 상기 반도체 기판 내 트렌치, 상기 트렌치 내 게이트 전극, 상기 트렌치의 상부 부분과 인접한 소스 영역, 및 상기 트렌치의 상기 하부 부분과 인접한 드레인 영역을 포함하는, 제 1 트렌치 모스펫 소자 구조를 제공하는 단계;
    상기 반도체 기판의 전면 내에 제 1 리세스를 형성하는 단계;
    상기 제 1 트렌치 모스펫 소자 구조 및 상기 제 1 리세스 위로 가로눕도록 제 1 금속 층을 형성하는 단계;
    상기 드레인 전극, 상기 소스 전극, 및 상기 게이트 전극을 형성하기 위해, 상기 제 1 금속 층을 패터닝하는 단계로서, 상기 드레인 전극의 일부는 상기 제 1 리세스를 채우는, 상기 제 1 금속 층을 패터닝하는 단계;
    상기 제 1 트렌치 모스펫 소자 구조의 전면에 제 1 캐리어 기판을 접착시키는 단계;
    후면으로부터 상기 기판을 시닝(thinning)하는 단계;
    상기 기판의 후면 내에 제 2 리세스를 형성하는 단계로서, 상기 제 2 리세스는 상기 제 1 리세스와 실질적으로 정렬되고 상기 제 1 리세스 내 상기 드레인 메탈을 노출시키는, 제 2 리세스를 형성하는 단계; 및
    상기 기판의 상기 후면 위로 가로눕는 제 2 금속 층을 형성하는 단계를 포함하고,
    상기 제 2 금속 층은 상기 제 2 리세스를 채우며 상기 제 1 금속 기판을 형성하는 것을 특징으로 하는 3차원 반도체 소자의 형성 방법.
  24. 제 23 항에 있어서,
    상기 제 1 트렌치 모스펫 소자 구조는 상기 트렌치 내 실드된 전극를 더 포함하고,
    상기 실드된 전극은 실드 유전체에 의해 상기 게이트 전극으로부터 절연되는 것을 특징으로 하는 3차원 반도체 소자의 형성 방법.
  25. 제 23 항에 있어서,
    상기 복수개의 제 1 도전체들의 형성 단계는,
    상기 제 1 트렌치 MOS 트랜지스터 위로 가로눕는 제 1 유전층을 형성하는 단계;
    상기 드레인 단자의 부분, 상기 소스 단자의 부분, 및 상기 게이트 단자의 부분을 노출시키도록 상기 제 1 유전체를 패터닝하는 단계;
    상기 제 1 유전층 위로 가로눕는 제 1 도전성 층을 형성하는 단계; 및
    상기 제 1 트렌치 MOS 트랜지스터의 상기 드레인 단자와 연결된 제 1 도전체, 상기 소스 단자와 연결된 제 2 도전체, 및 상기 게이트 단자와 연결된 제 3 도전체를 적어도 형성하기 위해, 상기 제 1 도전성 층을 패터닝하는 단계를 포함하는 3차원 반도체 소자의 형성 방법.
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