CN115548009A - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明公开一种半导体结构及其制造方法，其中该半导体结构包括多个芯片。多个芯片堆叠排列。每个芯片包括射频元件。相邻两个芯片彼此接合。多个芯片中的多个射频元件并联连接。每个射频元件包括栅极、源极区与漏极区。并联连接的多个射频元件中的多个栅极具有相同的形状与相同的尺寸。并联连接的多个射频元件中的多个源极区具有相同的形状与相同的尺寸。并联连接的多个射频元件中的多个漏极区具有相同的形状与相同的尺寸。

Description

半导体结构及其制造方法
技术领域
本发明涉及一种半导体结构及其制造方法，且特别是涉及一种具有射频元件的半导体结构及其制造方法。
背景技术
随着半导体技术进步，半导体产业持续不断地缩小半导体元件(如，射频 (radiofrequency(RF)元件)的尺寸，以降低元件的占用面积(footprint)。然而，如何进一步缩小射频元件的面积并提升射频元件的性能为持续努力的目标。
发明内容
本发明提供一种半导体结构及其制造方法，其可缩小射频元件的面积并提升射频元件的性能。
本发明提出一种半导体结构，包括多个芯片。多个芯片堆叠排列。每个芯片包括射频元件。相邻两个芯片彼此接合。多个芯片中的多个射频元件并联连接。每个射频元件包括栅极、源极区与漏极区。并联连接的多个射频元件中的多个栅极具有相同的形状与相同的尺寸。并联连接的多个射频元件中的多个源极区具有相同的形状与相同的尺寸。并联连接的多个射频元件中的多个漏极区具有相同的形状与相同的尺寸。
依照本发明的一实施例所述，在上述半导体结构中，并联连接的多个射频元件中的多个栅极可彼此对准。
依照本发明的一实施例所述，在上述半导体结构中，并联连接的多个射频元件中的多个源极区可彼此对准。
依照本发明的一实施例所述，在上述半导体结构中，并联连接的多个射频元件中的多个漏极区可彼此对准。
依照本发明的一实施例所述，在上述半导体结构中，每个芯片更可包括第一接合垫(bonding pad)、第二接合垫与第三接合垫。第一接合垫电连接至栅极。第二接合垫电连接至源极区。第三接合垫电连接至漏极区。
依照本发明的一实施例所述，在上述半导体结构中，位于相邻两个芯片之间的多个第一接合垫可彼此接合，且可具有相同的形状与相同的尺寸。位于相邻两个芯片之间的多个第二接合垫可彼此接合，且可具有相同的形状与相同的尺寸。位于相邻两个芯片之间的多个第三接合垫可彼此接合，且可具有相同的形状与相同的尺寸。
依照本发明的一实施例所述，在上述半导体结构中，每个射频元件还可包括基体区(body region)。并联连接的多个射频元件中的多个基体区可具有相同的形状与相同的尺寸。
依照本发明的一实施例所述，在上述半导体结构中，并联连接的多个射频元件中的多个基体区可彼此对准。
依照本发明的一实施例所述，在上述半导体结构中，每个芯片还可包括接合垫。接合垫电连接至基体区。
依照本发明的一实施例所述，在上述半导体结构中，位于相邻两个芯片之间的多个接合垫可彼此接合，且可具有相同的形状与相同的尺寸。
本发明提出一种半导体结构，包括多个芯片。多个芯片堆叠排列。每个芯片包括多个射频元件。相邻两个芯片彼此接合。多个芯片中的多个相对应的射频元件并联连接而形成多个射频元件结构。多个射频元件结构串联连接。每个射频元件包括栅极、源极区与漏极区。并联连接的多个射频元件中的多个栅极具有相同的形状与相同的尺寸。并联连接的多个射频元件中的多个源极区具有相同的形状与相同的尺寸。并联连接的多个射频元件中的多个漏极区具有相同的形状与相同的尺寸。
依照本发明的一实施例所述，在上述半导体结构中，位于同一个芯片上的多个射频元件中的多个栅极可具有相同的布局(layout)。
依照本发明的一实施例所述，在上述半导体结构中，位于同一个芯片上的多个射频元件中的多个栅极可具有不同的布局。
依照本发明的一实施例所述，在上述半导体结构中，位于同一个芯片上的多个射频元件中的多个源极区可具有相同的布局。
依照本发明的一实施例所述，在上述半导体结构中，位于同一个芯片上的多个射频元件中的多个源极区可具有不同的布局。
依照本发明的一实施例所述，在上述半导体结构中，位于同一个芯片上的多个射频元件中的多个漏极区可具有相同的布局。
依照本发明的一实施例所述，在上述半导体结构中，位于同一个芯片上的多个射频元件中的多个漏极区可具有不同的布局。
依照本发明的一实施例所述，在上述半导体结构中，每个射频元件还可包括基体区。并联连接的多个射频元件中的多个基体区可具有相同的形状与相同的尺寸。
本发明提出一种半导体结构的制造方法，可包括以下步骤。将多个芯片进行接合。多个芯片堆叠排列。每个芯片包括射频元件。相邻两个芯片彼此接合。多个芯片中的多个射频元件并联连接。每个射频元件包括栅极、源极区与漏极区。并联连接的多个射频元件中的多个栅极具有相同的形状与相同的尺寸。并联连接的多个射频元件中的多个源极区具有相同的形状与相同的尺寸。并联连接的多个射频元件中的多个漏极区具有相同的形状与相同的尺寸。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，每个射频元件还可包括基体区。并联连接的多个射频元件中的多个基体区可具有相同的形状与相同的尺寸。
基于上述，在本发明所提出的半导体结构及其制造方法中，堆叠排列的多个芯片中的多个射频元件并联连接，并联连接的多个射频元件中的多个栅极具有相同的形状与相同的尺寸，并联连接的多个射频元件中的多个源极区具有相同的形状与相同的尺寸，且并联连接的多个射频元件中的多个漏极区具有相同的形状与相同的尺寸。由此，可缩小射频元件的面积并提升射频元件的性能(如，提升工作速度(operating speed)、降低导通电阻(on-state resistance)或降低功率损失(power loss)等)。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A为本发明一实施例的芯片的分解示意图；
图1B为本发明一实施例的半导体结构在进行芯片接合时的示意图；
图1C为本发明一实施例的半导体结构的简图；
图2为本发明另一实施例的半导体结构的简图。
符号说明
10,20:半导体结构
100,100a,100b:芯片
102,102a,102b:射频元件
104:基底
106:隔离结构
108:栅极
110:源极区
112:漏极区
114:基体区
116a,116b,116c,116d:接合垫
118a,118b,118c,118d,122a,122b,122c,122d:导线
120a,120b,120c,120d:通孔
124a,124b,124c,124d:接触窗
126:介电层
AA:主动(有源)区
B:基体端
D:漏极端
D1,D2:方向
G:栅极端
RS,RS1,RS2,RS3:射频元件结构
S:源极端
VB:基体电压
VG:栅极电压
Vin:电压输入端
Vout:电压输出端
W1:宽度
具体实施方式
图1A为根据本发明一实施例的芯片的分解示意图。图1B为根据本发明一实施例的半导体结构在进行芯片接合时的示意图。图1C为根据本发明一实施例的半导体结构的简图。
请参照图1A与图1B，半导体结构10包括多个芯片100。多个芯片100 堆叠排列。举例来说，半导体结构10可包括堆叠排列的两个芯片100，但本发明并不以此为限。此外，芯片100的堆叠型态可为晶片堆叠(wafer on wafer， WOW)型或芯片堆叠(chip on chip，CoC)型。
每个芯片100包括射频元件102。射频元件102可为射频开关(RF switch)、低噪声放大器(low noise amplifier，LNA)或功率放大器(power amplifier，PA)。如图1A所示，每个芯片100还可包括基底104。射频元件102位于基底104 上。基底102可为半导体基底，如硅基底。此外，在基底104中可具有隔离结构106。隔离结构106可在基底104中定义出主动区AA。隔离结构106 例如是浅沟槽隔离结构。隔离结构106的材料例如是氧化硅。在图1B中，省略图1A中的基底104与隔离结构106，以清楚示出图1B中的构件之间的设置关系。
请参照图1A与图1B，每个射频元件102包括栅极108、源极区110与漏极区112。栅极108位于基底104上。在一些实施例中，栅极108可具有指状部108a。此外，栅极108的形状可依据需求进行调整，且不限于图1A 与图1B中的形状。栅极108的材料例如是掺杂多晶硅。源极区110与漏极区112可位于主动区AA中。另外，源极区110与漏极区112位于栅极108 的指状部108a的两侧的基底104中。源极区110与漏极区112可沿着方向 D1进行排列。另外，栅极108的指状部108a在方向D2上具有指宽(finger width)W1。方向D2可相交于方向D1。在一些实施例中，方向D2可垂直于方向D1。
此外，每个射频元件102还可包括基体区114。在一些实施例中，基体区114可位于主动区AA中。此外，基体区114可位于栅极108的两侧的基底104中。
另外，每个芯片100还可包括接合垫116a、接合垫116b、接合垫116c、接合垫116d、导线118a、导线118b、导线118c、导线118d、通孔(via)120a、通孔120b、通孔120c、通孔120d、导线122a、导线122b、导线122c、导线 122d、接触窗(contact)124a、接触窗124b、接触窗124c与接触窗124d中的至少一者。在一些实施例中，接合垫116a、接合垫116b、接合垫116c与接合垫116d可分别为直接接合内连线的通孔(direct bond interconnect via，DBIvia)。
接合垫116a电连接至栅极108。举例来说，接合垫116a可通过导线118a、通孔120a、导线122a与接触窗124a来电连接至栅极108，但本发明并不以此为限。接合垫116b电连接至源极区110。举例来说，接合垫116b可通过导线118b、通孔120b、导线122b与接触窗124b来电连接至源极区110，但本发明并不以此为限。接合垫116c电连接至漏极区112。举例来说，接合垫 116c可通过导线118c、通孔120c、导线122c与接触窗124c来电连接至漏极区112，但本发明并不以此为限。接合垫116d电连接至基体区114。举例来说，接合垫116d可通过导线118d、通孔120d、导线122d与接触窗124d 来电连接至基体区114，但本发明并不以此为限。
另一方面，芯片100的接合垫116a、接合垫116b、接合垫116c、接合垫116d可位于芯片100的用以与其他芯片(如，另一个芯片100)进行接合的一侧。在图1A与图1B中，虽然仅示出位于芯片100的一侧的接合垫116a、接合垫116b、接合垫116c与接合垫116d，但本发明并不以此为限。在另一些实施例中，若在芯片100的两侧均会进行接合制作工艺，则可在芯片100 的两侧均设置接合垫，且接合垫可通过适当的内连线结构来电连接至所对应的端子(如，栅极、源极区、漏极区或基体区)。
请参照图1C，每个芯片100还可包括介电层126。在图1A与图1B中，省略图1C中的介电层126，以清楚示出图1A与图1B中的构件之间的设置关系。介电层126(图1C)位于基底100(图1A)上，且暴露出接合垫116a、接合垫116b、接合垫116c与接合垫116d(图1B)，以利于进行接合制作工艺。在一些实施例中，介电层126可为多层结构。介电层126的材料例如是氧化硅、氮化硅、氮氧化硅或其组合。
请参照图1B，相邻两个芯片100彼此接合。亦即，半导体结构10的制造方法包括将多个芯片100进行接合。在一些实施例中，相邻两个芯片100 可通过倒装接合(flip chipbonding)法进行接合，但本发明并不以此为限。在一些实施例中，相邻两个芯片100可通过混合接合(hybrid bonding)法进行接合。
举例来说，位于相邻两个芯片100之间的多个接合垫116a可彼此接合，由此可将堆叠的多个射频元件102中的多个栅极108电连接。此外，在一些实施例中，位于相邻两个芯片100之间的多个接合垫116a可具有相同的形状与相同的尺寸，且可彼此对准。在本实施例中，「尺寸」可指构件的长度、宽度或面积。位于相邻两个芯片100之间的多个接合垫116b可彼此接合，由此可将堆叠的多个射频元件102中的多个源极区110电连接。在一些实施例中，位于相邻两个芯片100之间的多个接合垫116b可具有相同的形状与相同的尺寸，且可彼此对准。位于相邻两个芯片100之间的多个接合垫116c 可彼此接合，由此可将堆叠的多个射频元件102中的多个漏极区112电连接。在一些实施例中，位于相邻两个芯片100之间的多个接合垫116c可具有相同的形状与相同的尺寸，且可彼此对准。位于相邻两个芯片100之间的多个接合垫116d可彼此接合，由此可将堆叠的多个射频元件102中的多个基体区114电连接。在一些实施例中，位于相邻两个芯片100之间的多个接合垫 116d可具有相同的形状与相同的尺寸，且可彼此对准。
请参照图1B与图1C，多个芯片100中的多个射频元件102并联连接。举例来说，通过将多个芯片100进行接合，可将多个芯片100中的多个射频元件102并联连接而形成射频元件结构RS(图1C)。射频元件结构RS可包括栅极端G、源极端S、漏极端D与基体端B。栅极端G是将堆叠的多个射频元件102中的多个栅极108电连接而形成。源极端S是将堆叠的多个射频元件102中的多个源极区110电连接而形成。漏极端D是将堆叠的多个射频元件102中的多个漏极区112电连接而形成。基体端B是将堆叠的多个射频元件102中的多个基体区114电连接而形成。
此外，并联连接的多个射频元件102中的多个栅极108具有相同的形状与相同的尺寸。在一些实施例中，并联连接的多个射频元件102中的多个栅极108可彼此对准。并联连接的多个射频元件102中的多个源极区110具有相同的形状与相同的尺寸。在一些实施例中，并联连接的多个射频元件102 中的多个源极区110可彼此对准。并联连接的多个射频元件102中的多个漏极区112具有相同的形状与相同的尺寸。在一些实施例中，并联连接的多个射频元件102中的多个漏极区112可彼此对准。并联连接的多个射频元件 102中的多个基体区114可具有相同的形状与相同的尺寸。在一些实施例中，并联连接的多个射频元件102中的多个基体区114可彼此对准。
在本实施例中，半导体结构10是以包括堆叠排列的两个芯片100为例，但本发明并不以此为限。在另一些实施例中，半导体结构10可包括堆叠排列的三个以上的芯片100。此外，依据需求，半导体结构10还可包括其他所需的介电层与内连线结构，在此省略其说明。
基于上述实施例可知，在半导体结构10及其制造方法中，堆叠排列的多个芯片100中的多个射频元件102并联连接，并联连接的多个射频元件 102中的多个栅极108具有相同的形状与相同的尺寸，并联连接的多个射频元件102中的多个源极区110具有相同的形状与相同的尺寸，且并联连接的多个射频元件102中的多个漏极区112具有相同的形状与相同的尺寸。由此，可缩小射频元件102的面积并提升射频元件102的性能。
举例来说，假设传统的射频元件的栅极的指状部具有指宽Wc，且本实施例的堆叠排列的芯片100的数量为N个(N为2以上的整数)，则并联连接的射频元件102的指状部108a的指宽W1可为传统的射频元件的指状部的指宽Wc的N分之一(亦即，W1＝Wc/N)。因此，本实施例的栅极108可具有较小的尺寸。此外，通过本实施例的半导体结构10及其制造方法也可缩小电连接至射频元件102的内连线结构(如，导线)的尺寸。如此一来，可缩小射频元件102的面积并提升射频元件102的性能(如，提升工作速度、降低导通电阻或降低功率损失等)。
图2为根据本发明另一实施例的半导体结构的简图。
请参照图1C与图2，图2的半导体结构20与图1C的半导体结构10的差异如下。在半导体结构20中，每个芯片100包括多个射频元件102。此外，在将相邻两个芯片100彼此接合之后，多个芯片100中的多个相对应的射频元件102并联连接而形成多个射频元件结构RS(如，射频元件结构RS1、射频元件结构RS2与射频元件结构RS3)，且多个射频元件结构RS(如，射频元件结构RS1、射频元件结构RS2与射频元件结构RSn)串联连接。
举例来说，相邻两个射频元件结构RS的一个(如，射频元件结构RS2) 中的源极端S电连接至相邻两个射频元件结构RS的另一个(如，射频元件结构RS1)中的漏极端D，多个射频元件结构RS中的栅极端G彼此电连接，且多个射频元件结构RS中的基体端B彼此电连接，由此可将多个射频元件结构RS串联连接。此外，射频元件结构RS1的源极端S可电连接至电压输入端Vin，射频元件结构RS3的漏极端D可电连接至电压输出端Vout，多个射频元件结构RS的多个栅极端G可电连接至栅极电压VG，且多个射频元件结构RS的多个基体端B可电连接至基体电压VB。
此外，射频元件结构RS1中的射频元件102a、射频元件结构RS2中的射频元件102a与射频元件结构RS3中的射频元件102a可位于同一个芯片 100a上，且射频元件结构RS1中的射频元件102b、射频元件结构RS2中的射频元件102b与射频元件结构RS3中的射频元件102b可位于同一个芯片 100b上。
在一些实施例中，位于同一个芯片100上的多个射频元件102中的多个栅极108可具有相同的布局(layout)。在另一些实施例中，位于同一个芯片 100上的多个射频元件102中的多个栅极108可具有不同的布局。在本实施例中，「布局」可指构件的形状、面积与位置。在一些实施例中，位于同一个芯片100上的多个射频元件102中的多个源极区110可具有相同的布局。在另一些实施例中，位于同一个芯片100上的多个射频元件102中的多个源极区110可具有不同的布局。在一些实施例中，位于同一个芯片100上的多个射频元件102中的多个漏极区112可具有相同的布局。在另一些实施例中，位于同一个芯片100上的多个射频元件102中的多个漏极区112可具有不同的布局。在一些实施例中，位于同一个芯片100上的多个射频元件102中的多个基体区114可具有相同的布局。在另一些实施例中，位于同一个芯片100 上的多个射频元件102中的多个基体区114可具有不同的布局。
在本实施例中，半导体结构20是以包括三个射频元件结构RS为例，但本发明并不以此为限。只要半导体结构20包括两个以上的射频元件结构RS 即属于本发明所涵盖的范围。在本实施例中，半导体结构20是以包括堆叠排列的两个芯片100为例，但本发明并不以此为限。在另一些实施例中，半导体结构20可包括堆叠排列的三个以上的芯片100。
基于上述实施例可知，在半导体结构20及其制造方法中，堆叠排列的多个芯片100中的多个射频元件102并联连接，并联连接的多个射频元件 102中的多个栅极108具有相同的形状与相同的尺寸，并联连接的多个射频元件102中的多个源极区110具有相同的形状与相同的尺寸，且并联连接的多个射频元件102中的多个漏极区112具有相同的形状与相同的尺寸。由此，可缩小射频元件102的面积并提升射频元件102的性能。
综上所述，上述实施例的半导体结构及其制造方法中，堆叠排列的多个芯片中的多个射频元件并联连接，由此可缩小射频元件的面积并提升射频元件的性能。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (20)

1.一种半导体结构，包括多个芯片，其中
多个所述芯片堆叠排列，
每个所述芯片包括射频元件，
相邻两个所述芯片彼此接合，
多个所述芯片中的多个所述射频元件并联连接，
每个所述射频元件包括栅极、源极区与漏极区，
并联连接的多个所述射频元件中的多个所述栅极具有相同的形状与相同的尺寸，
并联连接的多个所述射频元件中的多个所述源极区具有相同的形状与相同的尺寸，且
并联连接的多个所述射频元件中的多个所述漏极区具有相同的形状与相同的尺寸。
2.如权利要求1所述的半导体结构，其中并联连接的多个所述射频元件中的多个所述栅极彼此对准。
3.如权利要求1所述的半导体结构，其中并联连接的多个所述射频元件中的多个所述源极区彼此对准。
4.如权利要求1所述的半导体结构，其中并联连接的多个所述射频元件中的多个所述漏极区彼此对准。
5.如权利要求1所述的半导体结构，其中每个所述芯片还包括：
第一接合垫，电连接至所述栅极；
第二接合垫，电连接至所述源极区；以及
第三接合垫，电连接至所述漏极区。
6.如权利要求5所述的半导体结构，其中
位于相邻两个所述芯片之间的多个所述第一接合垫彼此接合，且具有相同的形状与相同的尺寸，
位于相邻两个所述芯片之间的多个所述第二接合垫彼此接合，且具有相同的形状与相同的尺寸，且
位于相邻两个所述芯片之间的多个所述第三接合垫彼此接合，且具有相同的形状与相同的尺寸。
7.如权利要求1所述的半导体结构，其中每个所述射频元件还包括基体区，且并联连接的多个所述射频元件中的多个所述基体区具有相同的形状与相同的尺寸。
8.如权利要求7所述的半导体结构，其中并联连接的多个所述射频元件中的多个所述基体区彼此对准。
9.如权利要求7所述的半导体结构，其中每个所述芯片还包括：
接合垫，电连接至所述基体区。
10.如权利要求7所述的半导体结构，其中位于相邻两个所述芯片之间的多个所述接合垫彼此接合，且具有相同的形状与相同的尺寸。
11.一种半导体结构，包括多个芯片，其中
多个所述芯片堆叠排列，
每个所述芯片包括多个射频元件，
相邻两个所述芯片彼此接合，
多个所述芯片中的多个相对应的所述射频元件并联连接而形成多个射频元件结构，
多个所述射频元件结构串联连接，
每个所述射频元件包括栅极、源极区与漏极区，
并联连接的多个所述射频元件中的多个所述栅极具有相同的形状与相同的尺寸，
并联连接的多个所述射频元件中的多个所述源极区具有相同的形状与相同的尺寸，且
并联连接的多个所述射频元件中的多个所述漏极区具有相同的形状与相同的尺寸。
12.如权利要求11所述的半导体结构，其中位于同一个所述芯片上的多个所述射频元件中的多个所述栅极具有相同的布局。
13.如权利要求11所述的半导体结构，其中位于同一个所述芯片上的多个所述射频元件中的多个所述栅极具有不同的布局。
14.如权利要求11所述的半导体结构，其中位于同一个所述芯片上的多个所述射频元件中的多个所述源极区具有相同的布局。
15.如权利要求11所述的半导体结构，其中位于同一个所述芯片上的多个所述射频元件中的多个所述源极区具有不同的布局。
16.如权利要求11所述的半导体结构，其中位于同一个所述芯片上的多个所述射频元件中的多个所述漏极区具有相同的布局。
17.如权利要求11所述的半导体结构，其中位于同一个所述芯片上的多个所述射频元件中的多个所述漏极区具有不同的布局。
18.如权利要求11所述的半导体结构，其中每个所述射频元件还包括基体区，且并联连接的多个所述射频元件中的多个所述基体区具有相同的形状与相同的尺寸。
19.一种半导体结构的制造方法，包括：
将多个芯片进行接合，其中
多个所述芯片堆叠排列，
每个所述芯片包括射频元件，
相邻两个所述芯片彼此接合，
多个所述芯片中的多个所述射频元件并联连接，
每个所述射频元件包括栅极、源极区与漏极区，
并联连接的多个所述射频元件中的多个所述栅极具有相同的形状与相同的尺寸，
并联连接的多个所述射频元件中的多个所述源极区具有相同的形状与相同的尺寸，且
并联连接的多个所述射频元件中的多个所述漏极区具有相同的形状与相同的尺寸。
20.如权利要求19所述的半导体结构的制造方法，其中每个所述射频元件还包括基体区，且并联连接的多个所述射频元件中的多个所述基体区具有相同的形状与相同的尺寸。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8101996B2 (en) * 2008-04-15 2012-01-24 Fairchild Semiconductor Corporation Three-dimensional semiconductor device structures and methods
JP5751498B2 (ja) * 2009-10-16 2015-07-22 ファーフィクス リミテッド スイッチングシステム及びスイッチング方法
US8466060B2 (en) * 2010-04-30 2013-06-18 Alpha & Omega Semiconductor, Inc. Stackable power MOSFET, power MOSFET stack, and process of manufacture
US9704904B2 (en) * 2015-08-27 2017-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Deep trench isolation structures and methods of forming same
US9899355B2 (en) * 2015-09-30 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional integrated circuit structure
EP3613132B1 (en) * 2017-04-28 2021-09-29 ABB Power Grids Switzerland AG Power module based on normally-on semiconductor switches
US10622342B2 (en) * 2017-11-08 2020-04-14 Taiwan Semiconductor Manufacturing Company Ltd. Stacked LED structure and associated manufacturing method
US11715696B2 (en) * 2021-04-22 2023-08-01 Micron Technology, Inc. Semiconductor devices with recessed pads for die stack interconnections

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