CN102089868A - 利用h2等离子处理对有机线宽粗糙度的改进 - Google Patents

利用h2等离子处理对有机线宽粗糙度的改进 Download PDF

Info

Publication number
CN102089868A
CN102089868A CN2009801279279A CN200980127927A CN102089868A CN 102089868 A CN102089868 A CN 102089868A CN 2009801279279 A CN2009801279279 A CN 2009801279279A CN 200980127927 A CN200980127927 A CN 200980127927A CN 102089868 A CN102089868 A CN 102089868A
Authority
CN
China
Prior art keywords
layer
gas
etching
mask
handle
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2009801279279A
Other languages
English (en)
Other versions
CN102089868B (zh
Inventor
约翰·Y·亚当斯
大卫·杨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lam Research Corp
Original Assignee
Lam Research Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Research Corp filed Critical Lam Research Corp
Publication of CN102089868A publication Critical patent/CN102089868A/zh
Application granted granted Critical
Publication of CN102089868B publication Critical patent/CN102089868B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/321—Radio frequency generated discharge the radio frequency energy being inductively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/3244—Gas supply means
    • H01J37/32449—Gas control, e.g. control of the gas flow
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0275—Photolithographic processes using lasers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma Technology (AREA)

Abstract

提供一种用于在图案化有机掩模下方的蚀刻层中形成蚀刻特征过程中减小极低频线宽粗糙度(LWR)的方法。处理图案化有机掩模以降低图案化有机掩模的极低频线宽粗糙度，包括通入包括H2的处理气体，其中该处理气体具有一定流率并且H2的流率是处理气体的流率的至少50％，由处理气体形成等离子，以及停止处理气体流。通过具有降低到非常低的LWR的图案化有机掩模蚀刻该蚀刻层。

Description

利用H<sub>2</sub>等离子处理对有机线宽粗糙度的改进
背景技术
本发明涉及半导体器件的形成。
在半导体晶片处理过程中，使用公知的图案化和蚀刻工艺在晶片中形成半导体器件的特征。在这些工艺中，光刻胶(PR)材料沉积在晶片上，然后暴露于经过中间掩模(reticle)过滤的光线。中间掩模通常是图案化有模板特征几何结构的玻璃板，该几何结构阻止光传播透过中间掩模。
通过该中间掩模后，该光线接触该光刻胶材料的表面。该光线改变该光刻胶材料的化学成分从而显影剂可以去除该光刻胶材料的一部分。在正光刻胶材料的情况中，去除该暴露的区域，而在负光刻胶材料的情况中，去除该未暴露的区域。然后，蚀刻该晶片以从不再受到该光刻胶材料保护的区域去除下层的材料，并由此在该晶片中形成所需要的特征。
发明内容
为了实现前面所述的以及按照本发明的目的，提供一种在设在图案化有机掩模下方的蚀刻层中形成蚀刻特征过程中降低极低频线宽粗糙度(LWR)的方法。处理图案化有机掩模以降低该图案化有机掩模的极低频线宽粗糙度，包括通入含有H2的处理气体，其中该处理气体具有一定流率并且H2的流率是处理气体的流率的至少50％，由处理气体形成等离子，以及停止处理气体流。通过处理后的具有降低到非常低的LWR的图案化有机掩模蚀刻该蚀刻层。
在本发明的另一方面，提供一种在导电层中形成蚀刻特征过程中降低极低频线宽粗糙度(LWR)的方法，该导电层设在硬掩模层下方，该硬掩模层设在蚀刻层下方，该蚀刻层设在图案化光刻胶掩模下方，共同形成晶片上的层叠(stack)。将该晶片设在工艺室中。处理图案化光刻胶掩模以及降低该图案化光刻胶掩模的极低频线宽粗糙度，包括通入包括H2的处理气体，其中该处理气体具有一定流率，并且H2的流率是进入该工艺室的处理气体的流率的至少50％，由处理气体形成等离子，以及停止处理气体流。通过该处理后的图案化光刻胶掩模蚀刻该蚀刻层。通过该蚀刻层来蚀刻该硬掩模层。通过该硬掩模层来蚀刻该导电层。从该工艺室去除该晶片，从而处理该图案化有机掩模、蚀刻该蚀刻层、蚀刻该硬掩模层以及蚀刻该导电层都在同一工艺室中原位进行。
在本发明的又一方面中，提供一种在设在具有掩模特征的图案化有机掩模下方的蚀刻层中形成蚀刻特征过程中降低极低频线宽粗糙度(LWR)的设备。提供等离子处理室，包括形成等离子处理室外壳的室壁、用以在该等离子处理室外壳内支撑衬底的衬底支撑件、用以调节该等离子处理室外壳内压强的压强调节器、至少一个用以提供电感耦合功率至该等离子处理室外壳以维持等离子的天线、用于提供气体至该等离子处理室外壳内的气体入口和用于从该等离子处理室外壳排出气体的气体出口。气体源与该气体入口流体连通并包括蚀刻剂气体源和H2处理气体源。控制器以可控方式连接到该气体源和该至少一个天线，并且包括至少一个处理器和计算机可读介质。该计算机可读介质包括用于处理该图案化有机掩模以降低该图案化有机掩模的极低频线宽粗糙度的计算机可读代码，其包括用于通入包括H2的处理气体的计算机可读代码，其中该处理气体具有一定流率并且H2的流率是处理气体的流率的至少50％，以及用于由处理气体形成等离子的计算机可读代码和用于停止处理气体流的计算机可读代码，还有用于通过具有降低到非常低的LWR的该图案化有机掩模蚀刻该蚀刻层的计算机可读代码。
本发明的这些和其他特征将在下面的具体描述中结合附图更详细地说明。
附图说明
在附图中，本发明作为示例而不是作为限制来说明，其中类似的参考标号指出相似的元件，其中：
图1是可用于本发明的实施方式的工艺的高层流程图。
图2A-C是按照本发明的实施方式蚀刻的层叠的剖视示意图。
图3是可用于实施本发明的等离子处理室的示意图。
图4A-B说明适于实现用于本发明实施方式的控制器的计算机系统。
图5A-F是利用本发明实施方式的示例处理的晶片的CD-SEM。
图6A-C本发明实施方式的上述示例的结果图表。
图7是描述LWR的具有掩模的晶片的CD-SEM(自上而下)。
图8示出获得LWR比检测长度曲线的通常顺序。
具体实施方式
现在将根据其如在附图中说明的几个实施方式来具体描述本发明。在下面的描述中，阐述许多具体细节以提供对本发明的彻底理解。然而，对于本领域技术人员，显然，本发明可不利用这些具体细节的一些或者全部而实施。在有的情况下，公知的工艺步骤和/或结构没有说明，以避免不必要的混淆本发明。
为了便于理解，图1是可用于本发明的实施方式的工艺的高层流程图，该工艺降低图案化光刻胶掩模下方的极低频线宽粗糙度。带有图案化光刻胶掩模的晶片设在电感耦合TCP室(步骤102)。处理该图案化光刻胶掩模以降低极低频线宽粗糙度(LWR)(步骤104)。这个步骤包括将H2处理气体通入工艺室(步骤108)，并且由该H2处理气体形成等离子(步骤112)，该等离子降低极低频线宽粗糙度。可执行后续处理步骤以完成该结构。停止H2处理气体流(步骤116)以停止处理工艺。例如，在一个实施方式中在PR处理之后蚀刻蚀刻层(步骤120)。在这个实施方式中，该蚀刻层是有机ARC层，其在硬掩模层上方，该硬掩模层在导电层上方。然后打开该硬掩模(步骤124)。蚀刻该导电层(步骤128)。将该晶片从该工艺室去除(步骤132)。示例
在本发明一个方面的一个示例中，晶片设有蚀刻层和光刻胶掩模。图2A是晶片204的示例的剖视图，其上形成导电层208，在导电层上方形成硬掩模层212，在硬掩模层上方形成有机抗反射涂覆(ARC)层216，在ARC层上方形成图案化PR掩模220。在这个示例中，该图案化PR掩模220是193nm或更高代的光刻胶材料。该有机ARC层216可以是BARC(底部抗反射涂覆)材料。该硬掩模层212可以是一层或多层不同的材料，如SiOx或SiNx。该导电层208是由导电材料组成，如多晶硅、非晶硅或金属，如TiN。在这个示例中，该晶片204是晶体硅晶片。
在这个示例中，该图案化光刻胶掩模216具有极低频线边缘粗糙度。极低频线宽粗糙度重复长度大于500nm。更优选地，该极低线边缘粗糙度重复长度大于550nm。线宽粗糙度是给定检测区域中的线宽的3σ值，可以根据下面公式计算： LWR = 3 &times; &Sigma; i = 1 n ( CD i - CD &OverBar; ) 2 n - 1 (公式1)
图7是说明LWR的具有掩模704的晶片的CD-SEM(自上而下)。选取检测长度708。沿该检测长度，测量沿该检测长度延伸的特征的线宽712。将测得线宽712用于公式1以计算LWR。
图8示出获得LWR比检测长度曲线的通常顺序。在从CD-SEM(自上而下)获取图像之后，以最优的焦点、束对准和集成，对图中的相关特征应用最优的LWR算法。研究LWR的变化与检测长度的关系，并且其结果是示出该高频和极低频LWR分量的曲线。该LWR曲线变得平缓的区域(在检测长度～200nm和～600nm两个位置)分别对应高频和极低频LWR的幅度。
将晶片204设在电感耦合等离子处理室中(步骤102)。
图3是可用于实施本发明的处理工具的示意图。图3是等离子处理系统300的示意图，包括等离子处理工具301。该等离子处理工具301是电感耦合等离子蚀刻工具，并且包括具有等离子处理室304的等离子反应器302。变压器耦合功率(TCP)控制器350和偏置功率控制器355分别控制TCP功率供应源351和偏置功率供应源356，从而影响在等离子室304内产生的等离子324。
该TCP功率控制器350设定用于TCP功率供应源351的设定值，该功率供应源配置为将13.56MHz的射频信号(利用TCP匹配网络352调谐)提供至位于等离子室304附近的TCP线圈353。提供RF透明窗354以将TCP线圈353与等离子室304分开同时允许能量通过而从TCP线圈353到达等离子室304。
该偏置功率控制器355设定用于偏置功率供应源356的设定值，该偏置功率供应源配置为将RF信号(利用偏置匹配网络357调谐)提供到设在该等离子室304内的卡盘电极308从而在电极308上方产生直流(DC)偏置，该电极适于接收要处理的衬底306，如半导体晶片工件。
供气机构或气体源310包括一种或多种气体的一个或多个源316，其通过气体歧管317连接以将工艺所需的适当的化学制剂提供到等离子室304内部。排气机构318包括压强控制阀319和排气泵320，并且从该等离子室304内去除颗粒以及保持等离子室304内特定压强。
温度控制器380通过控制冷却功率供应源384而控制设在该卡盘电极308内的冷却循环系统的温度。该等离子处理系统还包括电子控制电路370。该等离子处理系统还可具有端点检测器。
图4A和4B说明了一个计算机系统400，其适于实现用于本发明的实施方式的控制电路370的控制器。图4A示出该计算机系统一种可能的物理形式。当然，该计算机系统可以具有从集成电路、印刷电路板和小型手持设备到巨型超级计算机的范围内的许多物理形式。计算机系统400包括监视器402、显示器404、机箱406、磁盘驱动器408、键盘410和鼠标412。磁盘414是用来与计算机系统400传入和传出数据的计算机可读介质。
图4B是计算机系统400的框图的一个例子。连接到系统总线420的是各种各样的子系统。处理器422(也称为中央处理单元，或CPU)连接到存储设备，包括存储器424。存储器424包括随机访问存储器(RAM)和只读存储器(ROM)。如本领域所公知的，ROM用作向CPU单向传输数据和指令，而RAM通常用来以双向的方式传输数据和指令。这两种类型的存储器可包括下面描述的任何合适的计算机可读介质。固定磁盘426也是双向连接到CPU422；其提供额外的数据存储并且也包括下面描述的任何计算机可读介质。固定磁盘426可用来存储程序、数据等，并且通常是次级存储介质(如硬盘)，其比主存储器慢。可以理解的是保留在固定磁盘426内的信息可以在适当的情况下作为虚拟存储器以标准的方式结合在存储器424中。可移动存储器414可以采用下面描述的任何计算机可读介质的形式。
CPU422还连接到各种输入/输出设备，如显示器404、键盘410、鼠标412和扬声器430。通常，输入/输出设备可以是下面的任何一种：视频显示器、轨迹球、鼠标、键盘、麦克风、触摸显示器、转换器读卡器、磁带或纸带阅读器、书写板、触针、语音或手写识别器、生物阅读器或其他计算机。CPU422可选地可使用网络接口440连接到另一台计算机或者电信网络。利用这样的网络接口，计划在执行上述方法步骤地过程中，CPU可从网络接收信息或者向网络输出信息。此外，本发明的方法实施方式可在CPU422上单独执行或者可在如Internet的网络上与共享该处理一部分的远程CPU一起执行。
另外，本发明的实施方式进一步涉及具有计算机可读介质的计算机存储产品，在计算机可读介质上有用于执行各种计算机实现的操作的计算机代码。该介质和计算机代码可以是那些为本发明目的专门设计和构建的，或者它们可以是对于计算机软件领域技术人员来说公知并且可以得到的类型。计算机可读介质的例子包括，但不限于：磁介质，如硬盘、软盘和磁带；光介质，如CD-ROM和全息设备；磁-光介质，如光软盘；以及为了存储和执行程序代码专门配置的硬件设备，如专用集成电路(ASIC)、可编程逻辑器件(PLD)以及ROM和RAM器件。计算机代码的例子包括如由编译器生成的机器代码，以及包含高级代码的文件，该高级代码能够由计算机使用解释器来执行。计算机可读介质还可以是在载波中由计算机数据信号携带的并且表示能够被处理器执行的指令序列的计算机代码。
处理图案化PR掩模220以降低极低频线宽粗糙度(步骤104)。这个步骤通过首先将包括H2的处理气体通入该工艺室，其中该处理气体具有一定流率并且H2的流率是处理气体的流率的至少50％。优选地，该处理气体主要由H2和Ar组成。更优选地，该处理气体主要由H2组成。使用低偏置将该处理气体形成为等离子(步骤112)。优选地，该低偏置的偏置电压在0至100伏特之间。更优选地，该低偏置的偏置电压在0至50伏特之间。最优选地，低偏置的偏置电压是0伏特。停住处理气体流(步骤116)以结束PR掩模处理。
处理制法(recipe)的一个具体示例提供10mT压强下的、由100sccmH2和100sccmAr组成的H2处理气体。在这个示例制法中，处理气体的范围可提供在2-40mT之间压强下、50-500sccmH2和0-500sccmAr。所提供的用于由该处理气体形成等离子的功率是13.56MHz、200-1500W。更具体地，该功率是1000W。该偏置电压是0伏特。静电卡盘的温度是60℃。该处理工艺持续5-60秒。
图5A-F是各种不同晶片示例的CD-SEM(自上而下)。图5A是晶片在处理前的CD-SEM。晶片的CD是103.5nm。该极低频LWR是6.1nm。图5B是图5A的晶片在该处理工艺之后的CD-SEM。该CD是119.1nm，而极低频LWR是3.6nm。所以，该等离子处理降低极低LWR。图6A是图5B的由等离子处理导致的LWR降低比晶片的检测长度的图表。检测长度涉及LWR频率。
图5C是另一种晶片在处理之前的CD-SEM。该晶片的CD是69.8nm。该极低频LWR是5.9nm。图5D是图5C的晶片在处理工艺之后的CD-SEM。该CD是67.3nm，而极低频LWR是3.9nm。所以，该等离子处理降低该极低LWR。图6B是图5D的由等离子处理导致的LWR降低比晶片的检测长度的图表。
图5E是又一种晶片在处理之前的CD-SEM。该晶片的CD是58.1nm。该极低频LWR是4.2nm。图5F是图5E的晶片在处理工艺之后的CD-SEM。该CD是57.1nm，而极低频LWR是2.8nm。所以，该等离子处理降低该极低LWR。图6C是图5F的该等离子处理导致的LWR降低比晶片的检测长度的图表。
然后有机ARC层216被蚀刻(步骤120)，根据该蚀刻层具体材料使用传统有机ARC开口工艺。图2B是该层叠在蚀刻有机ARC层216之后的示意图。该硬掩模层212可随后使用该图案化PR掩模220和/或使用该有机ARC层216作为图案化掩模来蚀刻。该导电层208可使用传统的导电层蚀刻来蚀刻，使用该硬掩模层212作为图案化掩模(步骤128)。在这些工艺过程中，该光刻胶掩模和有机ARC可被剥除掉。图2C是该层叠在导电层208和硬掩模212被蚀刻掉之后的示意图，其中PR掩模和有机ARC已经被剥除掉。可使用其他工艺来进一步形成半导体器件。然后将晶片从电感耦合TCP工艺室去除(步骤132)。所以，本发明的这个示例在单个电感耦合等离子工艺室中原位执行降低极低频LWR的处理、有机ARC开口、硬掩模开口和导电层蚀刻。在这个实施方式中，该有机ARC层216是在该H2处理之后进行蚀刻的蚀刻层。
在不受到理论限制的情况下，以前认为无法降低图案化光刻胶掩模中、重复率大于500nm(优选地550nm)的极低频线边缘粗糙度。出乎意料地发现利用低偏置电压的H2等离子处理会降低极低频线宽粗糙度。其他实施方式
在其他实施方式中，降低极低频LWR的H2处理可在其他图案化有机掩模上执行。例如，已经使用传统的工艺开口的有机ARC层会具有极低频LWR。然后对该开口的有机ARC层应用该H2处理以降低该极低频LWR。在这样一个示例中，有机ARC层不是蚀刻层，该硬掩模层才是在H2处理在之后进行蚀刻的蚀刻层。
在其他实施方式，可在该H2处理过程中使用高偏置功率。在其他实施方式中，该蚀刻层或该蚀刻层下的其它层可以是电介质层。这样的实施方式可以有也可以没有ARC层，或者可以有一个或多个额外的层。这种实施方式可具有也可以没有导电层和/或硬掩模层。如果蚀刻层是电介质层，一个实施方式中可使用电容耦合工艺室代替电感耦合工艺室。在其他实施方式中，该处理可在与蚀刻工艺不同的室中进行。
尽管本发明依照多个实施方式描述，但是存在落入本发明范围内的改变、置换和各种替代等同物。还应当注意，有许多实现本发明方法和设备的可选方式。所以，其意图是下面所附的权利要求解释为包括所有这样的落入本发明主旨和范围内的改变、置换和各种替代等同物。

Claims (32)

1.一种用于在图案化有机掩模下方的蚀刻层中形成蚀刻特征过程中减小极低频线宽粗糙度(LWR)的方法，包括：
处理该图案化有机掩模以降低该图案化有机掩模的极低频线宽粗糙度，包括：
通入包括H2的处理气体，其中该处理气体具有一定流率并且H2的流率是该处理气体的流率的至少50％；
由该处理气体形成等离子；以及
停止处理气体流；以及
通过具有降低到非常低的LWR的该图案化有机掩模蚀刻该蚀刻层。
2.根据权利要求1所述的方法，其中使用低偏置形成等离子。
3.根据权利要求2所述的方法，其中该处理气体不含卤素。
4.根据权利要求2所述的方法，其中该处理气体主要由Ar和H2组成。
5.根据权利要求2所述的方法，其中该处理气体主要由H2组成。
6.根据权利要求5所述的方法，其中所述形成等离子使用不超过1500瓦特的RF功率。
7.根据权利要求6所述的方法，其中该低偏置是在0至100伏特之间。
8.根据权利要求6所述的方法，其中该低偏置是在0至50伏特之间。
9.根据权利要求6所述的方法，其中该低偏置是0伏特。
10.根据权利要求9所述的方法，其中该极低频LWR的粗糙度重复长度大于500nm。
11.根据权利要求10所述的方法，其中该图案化有机掩模处理后的极低频LWR小于处理前的极低频LWR。
12.根据权利要求11所述的方法，进一步包括：
在处理该图案化有机掩模之前将带有该蚀刻层和该图案化有机掩模的晶片设在工艺室中；以及
在蚀刻该蚀刻层之后将该晶片从该工艺室去除。
13.根据权利要求12所述的方法，其中该工艺室是电感耦合TCP工艺室。
14.根据权利要求13所述的方法，其中该有机掩模是光刻胶掩模。
15.根据权利要求14所述的方法，其中硬掩模层在该蚀刻层下方，而导电层在该硬掩模层下方，进一步包括：
蚀刻该硬掩模层，以及
在将该晶片从该工艺室去除之前蚀刻该导电层，从而处理该图案化有机掩模、蚀刻该蚀刻层、蚀刻该硬掩模层以及蚀刻该导电层都在同一工艺室中原位进行。
16.根据权利要求1所述的方法，其中该处理气体不含卤素。
17.根据权利要求1所述的方法，其中该处理气体主要由Ar和H2组成。
18.根据权利要求1-2任一项所述的方法，其中该处理气体不含卤素。
19.根据权利要求1-2任一项所述的方法，其中该处理气体主要由Ar和H2组成。
20.根据权利要求1-2任一项所述的方法，其中该处理气体主要由H2组成。
21.根据权利要求1-2和18-20任一项所述的方法，其中所述形成等离子使用不超过1500瓦特的RF功率。
22.根据权利要求1-2和18-21任一项所述的方法，其中该低偏置是在0至100伏特之间。
23.根据权利要求1-2和18-21所述的方法，其中该低偏置是在0至50伏特之间。
24.根据权利要求1-2和18-21任一项所述的方法，其中该低偏置是0伏特。
25.根据权利要求1-2和18-24任一项所述的方法，其中该极低频LWR的粗糙度重复长度大于500nm。
26.根据权利要求1-2和18-25任一项所述的方法，其中该图案化有机掩模处理后的极低频LWR小于处理前的极低频LWR。
27.根据权利要求1-2和18-26任一项所述的方法，进一步包括：
在处理该图案化有机掩模之前将带有该蚀刻层和该图案化有机掩模的晶片设在工艺室中；以及
在蚀刻该蚀刻层之后将该晶片从该工艺室去除。
28.根据权利要求1-2和18-27任一项所述的方法，其中该工艺室是电感耦合TCP工艺室。
29.根据权利要求1-2和18-28任一项所述的方法，其中该有机掩模是光刻胶掩模。
30.根据权利要求1-2和18-29任一项所述的方法，其中硬掩模层在该蚀刻层下方，而导电层在该硬掩模层下方，进一步包括：
蚀刻该硬掩模层，以及
在将该晶片从该工艺室去除之前蚀刻该导电层，从而处理该图案化有机掩模、蚀刻该蚀刻层、蚀刻该硬掩模层以及蚀刻该导电层都在同一工艺室中原位进行。
31.一种在导电层中形成蚀刻特征过程中降低极低频线宽粗糙度(LWR)的方法，该导电层设在硬掩模层下方，该硬掩模层设在ARC层下方，该ARC层设在图案化光刻胶掩模下方，共同形成晶片上的层叠，包括：
将该晶片设在工艺室中；
处理该图案化光刻胶掩模以减少该图案化光刻胶掩模的极低频线宽粗糙度，包括：
通入包括H2的处理气体，其中该处理气体具有一定流率，并且H2的流率是进入该工艺室的处理气体的流率的至少50％；
由该处理气体形成等离子；以及
停止处理气体流；
通过该处理后的图案化光刻胶掩模蚀刻该ARC层；
通过该ARC层蚀刻该硬掩模层；
通过该硬掩模层蚀刻该导电层；以及
从该工艺室去除该晶片，从而处理该图案化有机掩模、蚀刻该ARC层、蚀刻该硬掩模层以及蚀刻该导电层都在同一工艺室中原位进行。
32.一种在设在具有掩模特征的图案化有机掩模下方的导电层中形成蚀刻特征过程中降低极低频线宽粗糙度(LWR)的设备，包括：
等离子处理室，包括：
形成等离子处理室外壳的室壁；
用以在该等离子处理室外壳内支撑衬底的衬底支撑件；
用以调节该等离子处理室外壳内压强的压强调节器；
至少一个用以提供电感耦合功率至该等离子处理室外壳以维持等离子的天线；
用于提供气体至该等离子处理室外壳内的气体入口；以及
用于从该等离子处理室外壳排出气体的气体出口；
与该气体入口流体连通的气体源，包括；
蚀刻剂气体源；以及
H2处理气体源；
控制器，以可控方式连接到该气体源和该至少一个天线，包括：
至少一个处理器；以及
计算机可读介质，包括：
用于处理该图案化有机掩模以降低该图案化有机掩模的极低频线宽粗糙度的计算机可读代码，包括：
用于通入包括H2的处理气体的计算机可读代码，其中该处理气体具有一定流率并且H2的流率是该处理气体的流率的至少50％；
用于由该处理气体形成等离子的计算机可读代码；以及
用于停止处理气体流的计算机可读代码；以及
用于通过具有降低到非常低的LWR的该图案化有机掩模蚀刻该蚀刻层的计算机可读代码。
CN200980127927.9A 2008-07-17 2009-07-07 用于降低极低频线宽粗糙度的方法和设备 Expired - Fee Related CN102089868B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/175,153 US8298958B2 (en) 2008-07-17 2008-07-17 Organic line width roughness with H2 plasma treatment
US12/175,153 2008-07-17
PCT/US2009/049793 WO2010008967A2 (en) 2008-07-17 2009-07-07 Improvement of organic line width roughness with h2 plasma treatment

Publications (2)

Publication Number Publication Date
CN102089868A true CN102089868A (zh) 2011-06-08
CN102089868B CN102089868B (zh) 2014-04-02

Family

ID=41530667

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200980127927.9A Expired - Fee Related CN102089868B (zh) 2008-07-17 2009-07-07 用于降低极低频线宽粗糙度的方法和设备

Country Status (5)

Country Link
US (2) US8298958B2 (zh)
KR (1) KR101690337B1 (zh)
CN (1) CN102089868B (zh)
TW (1) TWI525693B (zh)
WO (1) WO2010008967A2 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104345568A (zh) * 2013-08-07 2015-02-11 中芯国际集成电路制造(上海)有限公司 减小光刻胶图形线宽粗糙度的方法
CN104465333A (zh) * 2013-09-17 2015-03-25 中芯国际集成电路制造(上海)有限公司 光刻胶图形的形成方法、晶体管栅极的形成方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8283255B2 (en) * 2007-05-24 2012-10-09 Lam Research Corporation In-situ photoresist strip during plasma etching of active hard mask
US8877641B2 (en) * 2009-12-28 2014-11-04 Spansion Llc Line-edge roughness improvement for small pitches
JP5916056B2 (ja) * 2010-08-23 2016-05-11 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US8435727B2 (en) 2010-10-01 2013-05-07 Varian Semiconductor Equipment Associates, Inc. Method and system for modifying photoresist using electromagnetic radiation and ion implantation
CN102915922B (zh) * 2011-08-03 2015-04-22 中芯国际集成电路制造(北京)有限公司 一种制作半导体器件的方法
US20130267097A1 (en) * 2012-04-05 2013-10-10 Lam Research Corporation Method and apparatus for forming features with plasma pre-etch treatment on photoresist
US8999184B2 (en) 2012-08-03 2015-04-07 Lam Research Corporation Method for providing vias
JP6063264B2 (ja) * 2012-09-13 2017-01-18 東京エレクトロン株式会社 被処理基体を処理する方法、及びプラズマ処理装置
US8828744B2 (en) 2012-09-24 2014-09-09 Lam Research Corporation Method for etching with controlled wiggling
TWI653507B (zh) 2014-02-07 2019-03-11 比利時商愛美科公司 用於減低微影製程後線寬粗糙度之電漿方法
US9852924B1 (en) * 2016-08-24 2017-12-26 Lam Research Corporation Line edge roughness improvement with sidewall sputtering

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5834371A (en) * 1997-01-31 1998-11-10 Tokyo Electron Limited Method and apparatus for preparing and metallizing high aspect ratio silicon semiconductor device contacts to reduce the resistivity thereof
US6335292B1 (en) * 1999-04-15 2002-01-01 Micron Technology, Inc. Method of controlling striations and CD loss in contact oxide etch
US6326307B1 (en) * 1999-11-15 2001-12-04 Appllied Materials, Inc. Plasma pretreatment of photoresist in an oxide etch process
US6720247B2 (en) * 2000-12-14 2004-04-13 Texas Instruments Incorporated Pre-pattern surface modification for low-k dielectrics using A H2 plasma
US6630288B2 (en) 2001-03-28 2003-10-07 Advanced Micro Devices, Inc. Process for forming sub-lithographic photoresist features by modification of the photoresist surface
US6936398B2 (en) * 2001-05-09 2005-08-30 Massachusetts Institute Of Technology Resist with reduced line edge roughness
US6811956B1 (en) * 2002-06-24 2004-11-02 Advanced Micro Devices, Inc. Line edge roughness reduction by plasma treatment before etch
US7473377B2 (en) * 2002-06-27 2009-01-06 Tokyo Electron Limited Plasma processing method
US6923920B2 (en) * 2002-08-14 2005-08-02 Lam Research Corporation Method and compositions for hardening photoresist in etching processes
US7022611B1 (en) * 2003-04-28 2006-04-04 Lam Research Corporation Plasma in-situ treatment of chemically amplified resist
US7196017B2 (en) * 2003-10-24 2007-03-27 Avago Technologies Fiber Ip (Singapore) Pte. Ltd. Method for etching smooth sidewalls in III-V based compounds for electro-optical devices
US6949460B2 (en) * 2003-11-12 2005-09-27 Lam Research Corporation Line edge roughness reduction for trench etch
US20050211668A1 (en) * 2004-03-26 2005-09-29 Lam Research Corporation Methods of processing a substrate with minimal scalloping
US7951262B2 (en) * 2004-06-21 2011-05-31 Tokyo Electron Limited Plasma processing apparatus and method
US7316785B2 (en) 2004-06-30 2008-01-08 Lam Research Corporation Methods and apparatus for the optimization of etch resistance in a plasma processing system
JP2006038779A (ja) * 2004-07-30 2006-02-09 Hitachi High-Technologies Corp パターン形状評価方法、評価装置、及び半導体装置の製造方法
JP2006086500A (ja) * 2004-08-18 2006-03-30 Toshiba Corp 半導体装置の製造方法
US7053003B2 (en) * 2004-10-27 2006-05-30 Lam Research Corporation Photoresist conditioning with hydrogen ramping
JP4492949B2 (ja) * 2004-11-01 2010-06-30 ルネサスエレクトロニクス株式会社 電子デバイスの製造方法
US7196014B2 (en) * 2004-11-08 2007-03-27 International Business Machines Corporation System and method for plasma induced modification and improvement of critical dimension uniformity
US7488689B2 (en) * 2004-12-07 2009-02-10 Tokyo Electron Limited Plasma etching method
WO2006073871A1 (en) * 2004-12-30 2006-07-13 Applied Materials, Inc. Line edge roughness reduction compatible with trimming
US20060154184A1 (en) * 2005-01-12 2006-07-13 International Business Machines Corporation Method for reducing feature line edge roughness
KR20070047624A (ko) * 2005-11-02 2007-05-07 주성엔지니어링(주) 박막 패턴 형성 방법
US20070181530A1 (en) * 2006-02-08 2007-08-09 Lam Research Corporation Reducing line edge roughness
JP4717658B2 (ja) * 2006-02-17 2011-07-06 ソニー株式会社 パターン形成方法および半導体装置の製造方法
JP5362176B2 (ja) * 2006-06-12 2013-12-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8367303B2 (en) * 2006-07-14 2013-02-05 Micron Technology, Inc. Semiconductor device fabrication and dry develop process suitable for critical dimension tunability and profile control
US7642193B2 (en) * 2006-08-07 2010-01-05 Tokyo Electron Limited Method of treating a mask layer prior to performing an etching process
US7572386B2 (en) * 2006-08-07 2009-08-11 Tokyo Electron Limited Method of treating a mask layer prior to performing an etching process
US7435671B2 (en) * 2006-08-18 2008-10-14 International Business Machines Corporation Trilayer resist scheme for gate etching applications
US7373216B1 (en) * 2007-03-30 2008-05-13 Tokyo Electron Limited Method and apparatus for verifying a site-dependent wafer

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104345568A (zh) * 2013-08-07 2015-02-11 中芯国际集成电路制造(上海)有限公司 减小光刻胶图形线宽粗糙度的方法
CN104465333A (zh) * 2013-09-17 2015-03-25 中芯国际集成电路制造(上海)有限公司 光刻胶图形的形成方法、晶体管栅极的形成方法
CN104465333B (zh) * 2013-09-17 2017-12-29 中芯国际集成电路制造(上海)有限公司 光刻胶图形的形成方法、晶体管栅极的形成方法

Also Published As

Publication number Publication date
US20130087284A1 (en) 2013-04-11
TWI525693B (zh) 2016-03-11
WO2010008967A3 (en) 2010-03-25
KR20110040933A (ko) 2011-04-20
WO2010008967A2 (en) 2010-01-21
KR101690337B1 (ko) 2016-12-27
US8298958B2 (en) 2012-10-30
TW201009931A (en) 2010-03-01
US20100015809A1 (en) 2010-01-21
CN102089868B (zh) 2014-04-02

Similar Documents

Publication Publication Date Title
CN102089868B (zh) 用于降低极低频线宽粗糙度的方法和设备
CN101461044B (zh) 没有残余物的硬掩模修整
CN101730930B (zh) 在蚀刻高纵横比结构中降低微负载的方法
CN101584027B (zh) 减少刻蚀过程中的线路末端缩短
CN101715604B (zh) 深硅刻蚀上掩膜底切的最小化
US8329585B2 (en) Method for reducing line width roughness with plasma pre-etch treatment on photoresist
CN101506939B (zh) 在斜面蚀刻处理期间避免低k损伤
CN101971301B (zh) 利用稀有气体等离子的线宽粗糙度改进
CN101903977A (zh) 光刻胶两次图案化
US8304262B2 (en) Wiggling control for pseudo-hardmask
CN103105744A (zh) 具有减小的线条边缘粗糙度的蚀刻特征
CN101185157A (zh) 蚀刻形貌控制
US8986492B2 (en) Spacer formation for array double patterning
CN102318037B (zh) 利用arc层打开的cd偏置负载控制
CN101485006B (zh) 相变合金蚀刻
US8668805B2 (en) Line end shortening reduction during etch
CN101558479A (zh) 用于氢氟碳蚀刻的粘着层
CN107785253A (zh) 利用侧边溅射的线边缘粗糙表面改进

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20140402

Termination date: 20140707

EXPY Termination of patent right or utility model