CN102037428A - 具有用于提供降低电源消耗的睡眠状态的次要存储器控制器的集成电路及方法 - Google Patents

具有用于提供降低电源消耗的睡眠状态的次要存储器控制器的集成电路及方法 Download PDF

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Abstract

一种方法，包括判断集成电路(100)已经达到最小操作水平以及睡眠模式为允许的；响应判断已经达到该最小操作水平，将最小操作语境信息存储至该RAM(115)；切换至该RAM(115)中的睡眠模式码(116)；以及，将存储器控制自主要存储器控制器(104)转换至次要存储器控制器，其中，该次要存储器控制器(112)仅控制该RAM(115)。该方法可包含响应判断该睡眠模式为允许的，将该睡眠模式码(116)与唤醒码(117)存储在该RAM中，其中，该唤醒码(117)利用该RAM(115)中所存储的最小操作语境信息以恢复最小操作语境。该方法亦可包含使多个集成电路电源岛进入睡眠模式，并且使得次要存储器控制器电源岛(109)处于正常电源模式。

Description

具有用于提供降低电源消耗的睡眠状态的次要存储器控制器的集成电路及方法
技术领域
本发明关于集成电路，以及在集成电路中的电源管理。
背景技术
以电池供电的电子装置(包含如系统芯片(System-On-Chip；SOC)的集成电路)包含各种当该电子装置闲置时的期间用于节省电源的电源模式。举例而言，为了接收打入的电话，如移动通信装置的电子装置正常情况总是保持电源开启状态，并且可持续许多分钟或小时而没有使用。该装置上的操作软件或其它类似软件可监控该装置的活动及/或使用定时器，使得各种闲置状态造成装置切换进入降低电源的模式。
集成电路技术已经发展出多种用于降低该集成电路的电源消耗的技术，进而节省整体电子装置的电源消耗。此类技术采用具有“电源岛(power island)”的架构，其中，一些功能可互相隔离。举例而言，CPU可位于其本身的电源岛上，使得其它周遭电源岛可处于睡眠模式，或关闭(shutdown)，而不会影响到该CPU。
将了解到，至少有一个电源岛必须是“总是开启的(always-on)”，亦即，“电源开启的(powered-on)”，使得当该集成电路切换至唤醒状态时(正常来说是基于一些经侦测到的事件)，可提供语境(context)以使得该操作系统及/或其它软件与逻辑电路可恢复至其在进入该睡眠模式与(至少暂时的)停止操作(halting operation)之前的个别操作状态。为了完成此工作，必须在该睡眠状态期间存储语境信息且必须可在唤醒事件发生时被撷取(retrieve)。此类信息的存储与存取控制以及恢复此类信息需要电源，而该电源受限于集成电路可进入多“深度”的睡眠(“深度睡眠”)而无须完全重新启动，因此在睡眠状态之前，损失任何的操作语境。
因此，亟欲得到一种维持语境信息并且使许多电源岛尽可能进入睡眠状态的方法。
发明内容
本说明书所揭露的实施例提供一种方法，包括判断集成电路已经达到最小操作水平以及睡眠模式为允许的；响应判断已经达到该最小操作水平，将最小操作语境信息存储至该随机存取存储器(RAM)；切换至该RAM中的睡眠模式码；以及，将存储器控制自主要存储器控制器转换至次要存储器控制器，其中，该次要存储器控制器仅控制该RAM。
该方法可包含响应判断已经达到最小操作水平，将该睡眠模式码与唤醒码存储至该RAM，其中，该唤醒码操作以利用该RAM中所存储的最小操作语境信息以恢复最小操作语境。该方法亦可包含使多个集成电路电源岛进入电源关闭模式(powered off mode)，并且使得次要存储器控制器电源岛处于正常电源模式。该次要存储器控制器电源岛亦可处于低电源模式，其中，所施加的电源较低且时钟(clock)经关断(turn off)或降低。唤醒事件可恢复时钟。
在本发明所揭示的另一实施例中，一种方法包含：当该集成电路正处于睡眠模式时，接收集成电路中的硬件中断；响应接收该硬件中断，接收请求以唤醒该集成电路；通过该次要存储器控制器存取RAM中所存储的唤醒码，该唤醒码用于恢复该集成电路的最小操作语境；执行该唤醒码并恢复该集成电路的最小操作语境；以及，将存储器控制自该次要存储器控制器转换至主要存储器控制器。
该方法亦可包含，在将存储器控制自该次要存储器控制器转换至主要存储器控制器之前：使该集成电路的主要存储器控制器电源岛恢复供电；以及，利用该RAM中所存储的完整操作语境信息恢复该集成电路的完整操作语境。
所述实施例亦包含一种集成电路，具有：随机存取存储器(RAM)；主要存储器控制器，该主要存储器控制器操作地耦接至该RAM与该集成电路的其它存储器，该主要存储器控制器位于多个电路岛的存储器控制器岛上；次要存储器控制器，该次要存储器控制器操作地耦接至该RAM，并且位于次要存储器控制器岛上，该次要存储器控制器用于根据自该主要存储器控制器转换控制以控制该RAM，并且操作以在唤醒操作期间对来自该RAM的最小操作语境信息提供存取；以及，逻辑电路，该逻辑电路操作以将控制自该主要存储器控制器转换至该次要存储器控制器，用于进入该集成电路的睡眠模式，该睡眠模式包含使该存储器控制器岛进入睡眠模式。
所述实施例的集成电路亦可包含处理器，该处理器操作地耦接至该RAM、该主要存储器控制器、以及该次要存储器控制器，并且操作以判断集成电路已经达到最小操作水平以及睡眠模式为允许的；响应判断已经达到该最小操作水平，将最小操作语境信息存储至该RAM；切换至该RAM中的睡眠模式码；以及，将存储器控制自该主要存储器控制器传递至该次要存储器控制器。
附图说明
图1为依据实施例具有多个电路岛、位于主要存储器控制器岛上的主要存储器控制器、以及位于次要岛上的次要存储器控制器的集成电路的方块图；
图2为依据实施例描绘用于集成电路的睡眠模式与用于如图1所示的多个电路岛的各种电源状态的状态图；
图3为依据实施例描绘集成电路正进入睡眠模式的高水平操作的流程图；
图4为依据实施例描绘集成电路正自睡眠模式唤醒的高水平操作的流程图；
图5为描绘一个实施例的额外细节的流程图，其中，集成电路正进入睡眠模式；
图6为描绘一个实施例的额外细节的流程图，其中，集成电路正自睡眠模式唤醒；
图7为依据实施例显示用于正进入睡眠模式的集成电路的各种逻辑电路与软件之间的讯息或其它互动的细节的信号流向图；以及
图8为依据实施例显示用于正自睡眠模式唤醒的集成电路的各种逻辑电路与软件之间的讯息或其它互动的细节的信号流向图。
具体实施方式
现在请参照附加图式，其中，类似的编号代表类似的组件，图1为集成电路(IC)100的方块图，该集成电路100在一些实施例中可为系统芯片。如图1的例示实施例所示，该集成电路100包含位于CPU岛113上的中央处理单元(CPU)。该集成电路100进一步包含位于数字静态相机岛121上的数字静态相机(DSC)处理器以及位于视频岛123上的视频处理器。图中亦显示外围岛102，可支持各种接口(如USB、SD、UART等，但不限于此)。输入/输出模块101提供各种实体接口，所述实体接口可与该外围岛102所支持的接口有关。举例而言，该输入/输出模块101可提供USB实体端口与其它输入/输出端口及/或垫片(pad)。再者，该输入/输出模块101具有输入端口(input port)或垫片，用于接收例如来自电路板的输入电压。该输入/输出模块101亦可连接至外部的双倍数据速率(double data rate)同步随机存取存储器，例如：DDR RAM125。依据图1所描绘的实施例，该集成电路100进一步包含主要存储器控制器岛103。该主要存储器控制器岛103进一步由图形处理器106、音频处理器107、只读存储器RAM 105、以及主要存储器控制器104所构成。图中亦显示次要存储器控制器岛109。此岛为“总是开启的(always-on)”岛。也就是说，即便当该集成电路100进入睡眠模式(稍后将于本说明书中详述)时，亦总是供电至该次要存储器控制器岛109。
该次要存储器控制器岛109包含该次要存储器控制器112、能量控制器110、以及显示控制器111。该次要存储器控制器112操作地耦接至晶粒上随机存取存储器(on-die RAM)115，并且当该集成电路100进入睡眠模式时可控制该晶粒上随机存取存储器115。该晶粒上随机存取存储器(RAM)115进一步包含睡眠模式码116与唤醒码117，该睡眠模式码116与该唤醒码117稍后亦将于本说明书中说明。当必须进入睡眠模式时，该睡眠模式码116与该唤醒码117仅存在于RAM 115中。最后，如图1所示，该集成电路100亦具有系统时钟(system clock)119，用于提供时钟信号至各个岛，并且亦用于在睡眠模式的某些情况下提供较低速率的时钟信号至岛。
应了解到，本说明所提供的图1与其它图式仅为例示而并非意图描绘集成电路的完整示意图。举例而言，图1所示的集成电路可包含图1未显示的例如为了实现完整SOC所必须的其它电路岛或其它组件。因此，本说明书所提供的图1与其它图式仅为例示且说明本说明书所揭示的各种实施例与为使所属领域的技术人员能够制造与使用所需的逻辑电路。因此，图1所示的集成电路中可存在其它电路岛或逻辑电路，且继续存在于依据本说明书所揭示的各个实施例中。再者，除了处理器及/或其它逻辑电路以外，如图所示的各个电路岛可进一步包含电源栅控逻辑电路(power gating logic)，用于控制电源输入及/或电源输出至与自该集成电路的各个岛以及其它部分/组件。再者，为了控制输入/输出至各个岛的电源，电源栅控逻辑电路可存在于该集成电路100的各个位置。
在一些实施例中，图1所描绘的各个电路岛(如该存储器控制器岛103、该外围岛102、该数字静态相机岛121、CPU岛113、以及该视频岛123，但不限定于此)可经内部电源栅控(internally power gated)。再者，在一些实施例中，该晶粒上随机存取存储器115亦可具有内部电源栅控。举例而言，该晶粒上RAM 115可以32KB为增量进行栅控(gate-able in 32KB increment)。该晶粒上随机存取存储器115可存储该唤醒码117，使得位于CPU岛113上的CPU可利用该唤醒码117加速自睡眠模式回复。该次要存储器控制器岛109(如先前所述为总是开启的)具有唤醒源(wake up source)与起动时钟源(boot clock source)，且可与系统时钟119进行互动，以提供经降低的电源时钟信号至该集成电路100的各个电路岛。再者，虽然该次要存储器控制器岛109“总是开启的”亦即总是电源开启的，但不会总是被时钟化(clocked)。举例而言，该次要存储器控制器岛109可为电源开启的，但并未被时钟化，使得其处于如图2所示的暂停状态(suspend state)205。
该次要存储器控制器112的优点(在其它优点之中)在于较该主要存储器控制器104小且较不复杂。举例而言，对于仅存取静态RAM(如晶粒上RAM 115)而不存取动态RAM(如DDR RAM 125)而言，该次要存储器控制器112无须包含复杂的DDR接口逻辑电路。再者，允许较少客户端(client)存取该次要存储器控制器112，(亦即，数字静态相机、视频、音频等无法存取)使得复杂度与尺寸更形降低。因此，相较于该主要存储器控制器104的尺寸，该次要存储器控制器112的较小尺寸提供了在暂停模式中较小漏电流、以及在主动模式中较低电源消耗的优点。
为了节省额外的电源，当集成电路100的各个电路岛处于睡眠状态中时，外部存储器(如该DDR RAM 125)可经控制并且处于自我刷新模式(self-refresh mode)中。同样地，为了节省电源，亦可在例如各个时间关闭该输入/输出模块101的各个逻辑电路。举例而言，在一些实施例中，可于适当时间控制关闭USB实体端口及/或其它端口，藉此节省电源。
图2为描绘可施加于集成电路100的电路岛的各种电源状态的状态图。举例而言，在状态201中，可完全关闭该集成电路100的电源。该集成电路100可进入如正常操作状态(normal operation state)203所示的正常操作状态。在各个实施例中，正常操作可包含例如自最大电源水平(maximum power level)至低电源水平或较低性能水平的电源状态范围，并且亦可包含集成电路100的一些电路岛系经开启或关闭的情况。在待命(standby)209状态中，可关断所述电路岛，然而，有一些系统时钟119仍在活动中。举例而言，一个锁相回路(phase-locked loop；PLL)可继续执行其输出栅控(output gated)，在唤醒期间，该锁相回路可能未经栅控。因为该PLL仍在活动，由于该PLL必须锁定，故无须额外的唤醒时间。在一些实施例中，如缓慢状态(slow state)207的暂时状态(transitory state)可用以自该待命状态209与暂停状态205切换至正常操作状态203。该暂停状态205亦为习知的“睡眠模式”。在该暂停状态205(或睡眠状态)中，除了所述实施例的“总是开启的”次要存储器控制器岛109以外，可关闭该集成电路100的所有电路岛，并且可通过硬件栅控所述系统时钟119。因此，代表该暂停状态205较该待命状态209为该集成电路100节省更多电源。
为了使得该集成电路100判断何时自该正常操作状态203进入待命209或暂停状态205，该集成电路必须具有触发事件(triggering event)。举例而言，在CPU岛113的CPU上所执行的操作系统可监控该集成电路100的活动，且倘若活动不频繁，则采取适当的行动以进入暂停状态205，藉此节省电源。同样地，该集成电路100的唤醒事件可触发CPU岛113的CPU进入暂时的缓慢状态207以及最后进入该正常操作状态203，藉此自该睡眠模式或暂停状态205唤醒。各种事件皆可能触发该集成电路100唤醒，如发生在该输入/输出模块101的输入。所属领域的技术人员可了解其它各种事件。
图3描绘该集成电路100的高水平操作的实施例，其中，该集成电路100进入睡眠模式。因此，举例而言，在步骤301中，该CPU(更具体而言是该CPU上所正执行的操作系统(OS))可判断该集成电路已经达到最小操作水平且允许睡眠模式。依据所述实施例以及步骤303中所示，响应判断已经达到该最小操作水平，该操作系统可将最小操作语境信息存储至随机存取存储器(如晶粒上RAM 115)。在步骤305中，可基于来自CPU岛113上的中央处理单元的命令(command)将存储器控制自该主要存储器控制器104转换至该次要存储器控制器112。在多个实施例中，该次要存储器控制器112仅可控制该晶粒上RAM115。也就是说，不像该主动存储器控制器104可对该集成电路100的其它存储器(如ROM 105，但不限定于此)提供存取，该次要存储器控制器112仅可存取该内部存储器，亦即，晶粒上RAM 115。在一些实施例中，可通过能量控制器110完成自该主要存储器控制器104转换至该次要存储器控制器112。举例而言，该能量控制器110可接收来自该CPU的命令，造成该能量控制器110自该主要存储器控制器104转换至该次要存储器控制器112。
如步骤307所示，响应判断已经达到该最小操作水平，CPU岛113的CPU上所正执行的OS可存储睡眠模式码与唤醒码。如图1所示的睡眠模式码116与唤醒码117，该睡眠模式码与唤醒码将存储在该晶粒上RAM 115上。也就是说，该睡眠模式码116与唤醒码117仅可当被需要时存在于RAM 115中，使得该RAM 115在正常操作期间能够进行其它工作。该唤醒码117用于利用最小操作语境信息恢复最小操作语境并且重新启用(re-enabling)该DDR RAM 125，该最小操作语境信息亦由该操作系统存储在该晶粒上RAM 115中，而该DDR RAM 125可存储完整操作语境信息(complete operation context information)。
图4依据所述实施例描绘该集成电路100的高水平唤醒操作。在步骤401中，CPU岛113上的中央处理单元可接收硬件中断。可通过该CPU接收该硬件中断，同时该集成电路100的各个岛处于睡眠模式。如步骤403所示，该CPU或操作系统可(经由该能量控制器)请求该次要存储器控制器岛109存取该唤醒码117与该最小操作语境信息(亦存储在该晶粒上SRAM 115中)，如步骤405所示。该CPU可接着执行该唤醒码117并且恢复该集成电路100的最小操作语境，如步骤407所示。在步骤409中，该存储器控制可自该次要存储器控制器112转换回到该主要存储器控制器104，以准备恢复该集成电路100在正常操作。
图5针对实施例显示该集成电路100的额外细节，其中，该集成电路进入睡眠模式。在步骤501中，该操作系统监控该集成电路100的活动水平。在步骤503中，该操作系统判断睡眠模式为恰当的。举例而言，该集成电路100可具有多个不同的电路岛或者通常可持续一段时间周期(如定时器所判断)为非活动中的(inactive)。在步骤505中，该操作系统将语境信息存储至该存储器(如晶粒上RAM 115)。依据该睡眠程序，该CPU接着可自该能量控制器110(位于该次要存储器控制器岛109上)请求低电源模式。作为响应，该能量控制器110可传送睡眠中断至该CPU，如步骤509所示。该CPU接着可请求该主要存储器控制器104保留RAM 115中用于睡眠模式码116与唤醒码117的存储器空间，如步骤511所示。在步骤511中，倘若该CPU 113请求，则该存储器控制器亦可标注经保留的RAM 115存储器空间作为固定存储器空间(secure memory)。然而，此存储器保留(memory reservation)及/或标注存储器作为固定存储器空间并未存在于所有实施例中。如步骤513所示，该CPU将该睡眠模式码116与唤醒码117以及语境信息写入至该晶粒上RAM 115。如步骤515所示，该CPU接着跳至该睡眠模式码116。如步骤517所示，该睡眠模式码116接着可使该外部存储器处于自我刷新模式。举例而言，该DDR RAM 125可处于自我刷新模式。在进入该睡眠模式之前，可利用该DDR RAM 125以存储该整体语境信息，使得该OS能够返回该OS在进入该睡眠模式之前的操作状态。依据所述实施例，任何适合的存储器皆可用于存储该语境存储器。通过将该DDR RAM 125保持在自我刷新模式，能够节省电源，同时当需要该整体语境信息进行唤醒操作时，该OS将可撷取该整体语境信息。在所述实施例中，该DDR RAM 125不仅仅存储该整体语境信息，亦存储该总体操作系统(OS)映像(image)。在步骤517之后，如步骤519所示，在一些实施例中，该睡眠模式码116可接着经由该能量控制器110将存储器控制自该主要存储器控制器104转换至该次要存储器控制器112。如步骤521所示，该次要存储器控制器112接着仅存取该晶粒上RAM 115。在步骤523中，包含该CPU岛113的各个岛皆可被关闭或处于暂停状态205。
图6描绘相应于图5所描绘的集成电路100睡眠模式操作500的唤醒操作600。因此，在步骤601中，发生唤醒事件，造成该集成电路100将该CPU恢复至主动，如步骤603所示。在步骤605中，该能量控制器110基于该系统中断(system interrupt)而接收对于正常电源的请求。在步骤607中，该能量控制器重置(reset)CPU岛113上的CPU。接下来，如步骤609所示，该唤醒码117可恢复该主要存储器控制器岛103。在替代实施例中，可通过该能量控制器110达到上述功能。在步骤611中，该唤醒码117可利用晶粒上RAM 115中所存储的语境信息恢复该语境信息。
在步骤613中，该次要存储器控制器112将控制转换回到该主要存储器控制器104。此控制转换可由该CPU或(在一些实施例中)经由该能量控制器110自动启动。如步骤615所示，该主要存储器控制器104可接着使得该DDR RAM 125与其它存储器脱离自我刷新模式。最终，如步骤617所示，控制经传递回到该操作系统。
图7与图8为信号流向图，提供本说明书所揭露利用该睡眠与唤醒程序的实施例的额外细节。在图7与图8中，图式顶部的方块代表软件及/或该集成电路100的组件。举例而言，该软件在该CPU 113上操作。该软件可为操作系统或可为该睡眠模式码116或唤醒码117。此码可位于图式左边行所指示的各个位置。举例而言，该码可位于该随机存取存储器或DDR、仅该随机存取存储器或CPU高速缓存上。该图式右边行指示出当该主要存储器控制器操作时或当该次要存储器控制器操作时所发生的信号流的信号。图7依据所述实施例描绘睡眠模式操作700。
最初，该操作系统系执行在该CPU上且为CPU 113上的软件。该软件或操作系统必须决定可接受该集成电路100进入睡眠模式。一旦发生这种情况，必须将语境存储至例如该DDR RAM 125。上述情况如图7所描绘的信号701。存储至该DDR RAM 125的语境信息为完整语境信息。亦即，在开始睡眠模式程序700之前，用于操作在集成电路100上的所有系统与程序的完整语境信息。该信号701包含该操作系统准备进入低电源模式。因此，CPU 113上的操作系统可传送性能请求703至该能量控制器110，请求低电源性能模式(low power performance mode)。该能量控制器110可以适当的讯息或中断705来响应该操作系统。如先前所讨论，在一些实施例中，如信号701所示，该操作系统可指示该主要存储器控制器104保留该睡眠模式码与唤醒码所需的存储器空间，并且将其标注为固定存储器以防止窜改(tamper)。如信号709所示，该操作系统可接着将该睡眠模式码116与唤醒码117复制至该晶粒上RAM 115。如讯息711所示，该操作系统可接着转换至(或跳至)该晶粒上RAM 115中的睡眠模式码。如图7左侧所示，该CPU 113上的软件现在位于该RAM 115上。
该睡眠模式码116(现正执行作为该CPU 113上的软件)可传送讯息713至该能量控制器110，该能量控制器110接着传送讯息714至该主要存储器控制器104，以指示该主要存储器控制器104将控制转换至该次要存储器控制器。响应该讯息714，该主要存储器控制器亦可使存储器(如DDR RAM 125)进入自我刷新模式。在图7所描绘的实例中，该DDR RAM 125存储该集成电路100的完整语境、以及该总体OS映像。
在一些实施例中，由于存储器即将改变至该自我刷新模式，故该睡眠模式码116可使得该CPU(如信号715所示者)准备自该CPU高速缓存执行剩余的睡眠模式码。然而，当该睡眠模式码可自该SRAM 115整体执行时，在大部分实施例中，不必要使用该CPU高速缓存。这时，该睡眠模式码可传送讯息717至该能量控制器110，指示其开始切换至该次要存储器控制器109。在转换至该次要存储器控制器112之前，该主要存储器控制器104与该能量控制器110之间可能发生信号交换(handshaking)719。该主要存储器控制器104接着可通过信号721使该DDR RAM 125处于自我刷新模式。执行在该CPU上的睡眠模式码116可通过讯息723使得该次要存储器控制器开始活动。当该次要存储器控制器正在活动时，其可经由该能量控制器110与讯息725进行响应。执行在该CPU 113上的睡眠模式码116可经由各种讯息(如讯息727，但不限定于此)与该能量控制器110进一步通信，该讯息727可编程该能量控制器110，使得各个指数(index)符合该集成电路100的电路岛的各种电源模式。该睡眠模式码116可传送讯息(如讯息729)至该存储器控制器114，以设定该存储器控制器114，使得CPU重置向量点(vector point)至该唤醒码117。倘若可能，则该睡眠模式码可传送讯息731至该次要存储器控制器112，以降低该随机存取存储器的各个部分的电源。该软件接着可经由时钟管理讯息(clock management message)733对该能量控制器110实施时钟管理，并且经由讯息735指示该能量控制器110降低该主要存储器控制器103的电源。作为响应，该能量控制器110可传送讯息737至该主要存储器控制器103，使得该主要存储器控制器103经电源栅控。再者，该能量控制器110可如信号739所示般电源栅控该CPU 113，并且经由信号741关断该次要存储器控制器岛109的时钟。
图8描绘相应图7所示的睡眠模式程序700的唤醒程序800。因此，该信号801代表该能量控制器110所接收的中断。该中断符合造成该系统自该睡眠模式苏醒的唤醒事件。应了解到，在图8中，亦存在有中断控制器逻辑电路(虽然未显示)且该中断信号801代表经由中断控制器逻辑电路传递的中断。响应该唤醒事件，该能量控制器110可传送信号803至该次要存储器控制器岛109并且回头开启该时钟。于此时，该能量控制器110亦可(响应该中断唤醒事件信号801)传送相应的中断805至该CPU 113，可结合芯片中断逻辑电路(未显示)完成此传送。该能量控制器110接着可传送重置信号至该CPU 113如同重置809，并且亦可启动时钟信号至该CPU 113。该CPU 113接着可经由该唤醒码117处理该中断，该唤醒码117存储在该晶粒上RAM 115中。
如信号811所示，该CPU 113可转换至(或“跳至”)该RAM 115中所存储的唤醒码117。执行在该CPU 113上来自该SRAM 115的唤醒码117现在可传送指令813至该能量控制器110，指示其经由该主要存储器控制器岛103与讯息815来唤醒该主要存储器控制器104。执行在该CPU 113上的唤醒码117可经由操作(operation)817撷取语境信息(该语境信息存储在该晶粒上RAM 115)，并且将其置于该CPU高速缓存中。然而，对于大部分实施例而言，该唤醒码117将自该晶粒上RAM115被总体执行。当自该次要存储器控制器112转换至该主要存储器控制器104正在发生时，该CPU可接着执行来自该晶粒上RAM 115(或在一些实施例中，来自该高速缓存)的码。该唤醒码117可传送指令819至该能量控制器110，请求转换回到该主要存储器控制器104。该主要存储器控制器104与该能量控制器110之间接着可能发生信号交换821。再者，该主要存储器控制器104可经由指令823使该DDR RAM125脱离自我刷新模式。执行在该CPU 113上的唤醒码117可接着选择该能量控制器110(如讯息825所示)，以检查该主要存储器控制器104是否为活动中。该能量控制器110可传送响应讯息(respond message)827至该CPU，指出该主要存储器控制器104现已再次活动中。如829所示，该CPU 113可接着跳至该恢复码(restoration code)，亦即，存储在该DDR RAM 125中的整体语境信息。如信号831所示，该CPU可接着执行各种清除操作(如CPU重置向量重新映射(vector remapping))(自讯息729所设定的CPU重置向量回复旧观，以表明该唤醒码117)，并且经由信号833恢复时钟频率。最后，如835所示，该操作系统接管，并且如信号837所示由该操作系统处理该唤醒事件。
依据本说明书所揭露的各个实施例，该操作系统(执行在例如CPU岛113的CPU上)清楚地执行该睡眠模式与唤醒模式操作。也就是说，该操作系统不会察觉于该睡眠模式与唤醒模式操作期间所发生的操作。该操作系统仅察觉已经发生的睡眠事件与唤醒事件。依据所述实施例，尽管该集成电路100的多个电路岛(包含该主要存储器控制器电路岛103)处于睡眠模式或者暂停模式，但该集成电路100的完整操作语境根据唤醒事件而恢复。对于所属领域的技术人员而言，各个实施例皆可有多个不同应用。举例而言，经由该主要存储器控制器岛103上的音频处理器107可进行音频应用。在这种情况下，可关闭该CPU岛113而不会对音频有不良影响，进而提供低电源的音频录放模式(low power audio playback mode)。对于所属领域的技术人员而言，将清楚明了其它的可能应用。
在本说明所揭露的例示实施例中，该睡眠模式码116与唤醒码117为例如晶粒上RAM 115中所存储的软件码。然而，其它实施例可包含逻辑电路，操作以执行本说明书所揭露的睡眠模式与唤醒模式操作。又其它实施例可包含该晶粒上RAM 115中所存储的软件码(如睡眠模式码116与唤醒码117)的组合，结合位于该集成电路100上的各个逻辑电路。举例而言，此类逻辑电路可包含在与该次要存储器控制器112在一起的该次要存储器控制器岛109上。对于本说明书所揭露的例示实施例，以及有关图1所描绘的集成电路100实例而言，CPU岛113的CPU结合该睡眠模式码116及/或该唤醒码117配制逻辑电路，操作以将存储器存取控制自该主要存储器控制器104转换至该次要存储器控制器112，用于进入该集成电路100的睡眠模式。所述实施例的睡眠模式可包含将集成电路100的一个或数个电路岛进入睡眠模式，并且例如可包含使该主要存储器控制器岛103进入睡眠模式。
如本说明书中所使用，名词CPU或“处理器”可能涉及一种或多种专用的或非专用的：微处理器、微控制器、序列发生器(sequencer)、微序列发生器、数字信号处理器、处理引擎、硬件加速器(例如：GPU)、专用集成电路(ASIC)、状态机、可编程逻辑电路阵列、及/或能够处理数据或信息的任何单一或集合电路组件，以及上述各者的任何组合。同样地，“存储器”可能涉及任何适合的易失性或非易失性存储器、存储器装置、芯片或电路、或任何存储装置、芯片或电路(如系统存储器、框架缓冲存储器、闪存、随机存取存储器(RAM)、只读存储器(ROM)、缓存器、栓锁(latch)、或上述各者的任何组合，但不限定于此)。为了避免疑虑，“逻辑电路”可能涉及任何电路系统或电路组件(无论一个或多个电路或集成电路)，如处理器(能够执行可执行指令(executable instruction))、晶体管、电子电路系统、存储器、组合逻辑电路、或者上述各者能够提供所欲的操作与功能的任何组合，但不限定于此。名词“集成电路”可用以交换地指出整体电路(例如：芯片)以及局部电路。“信号”可能涉及任何适合的数据、信息或指示器。此外，如同所属领域的技术人员所将了解的，“模块”或处理器的操作、设计与组织可以硬件描述语言(如VerilogTM、VHDL、或其它适合的硬件描述语言(如能够存储在计算机可读取媒体上的硬件描述语言码或指令))进行描述。
以上所详述的说明书与实例仅为说明与描述的目的，并非限定本发明。举例而言，可以任何适合的方式完成上述操作。可以任何适当的顺序完成所述方法步骤，同样能够提供上述的操作结果。因此，本发明实施例意图涵盖落在上述基本原则与本发明附加权利要求书的精神与范畴内的任何及所有变更、变化或等效态样。

Claims (22)

1.一种方法，包括：
响应允许的睡眠模式，将最小操作语境信息存储至随机存取存储器(RAM)；
切换至该RAM中的睡眠模式码；以及
将存储器控制自主要存储器控制器转换至次要存储器控制器，其中，该次要存储器控制器仅控制该RAM。
2.如权利要求1所述的方法，包括：
响应判断已经达到最小操作水平且该睡眠模式为允许的，将该睡眠模式码与唤醒码存储至该RAM，该唤醒码用于利用该RAM中所存储的该最小操作语境信息以恢复最小操作语境。
3.如权利要求1所述的方法，包括：
使多个集成电路电源岛进入电源关闭模式，并且使得次要存储器控制器电源岛处于正常电源模式。
4.如权利要求1所述的方法，在使多个集成电路电源岛进入电源关闭模式，并且使得次要存储器控制器电源岛处于正常电源模式之前，包括：
将整体操作语境信息存储至动态存储器；以及
使该动态存储器进入自我刷新模式。
5.如权利要求1所述的方法，包括：
响应判断已经达到最小操作水平且该睡眠模式为允许的，将完整语境信息存储在存储器中。
6.如权利要求3所述的方法，包括：
使中央处理单元(CPU)电源岛以及主要存储器控制器电源岛进入该电源关闭模式。
7.如权利要求1所述的方法，在切换至该RAM中的睡眠模式码之前，包括：传送命令至该主要存储器控制器，以标注RAM区域作为固定存储器，该RAM区域用于存储该最小操作语境信息与唤醒码。
8.一种方法，包括：
接收集成电路中的硬件中断，该集成电路正处于睡眠模式；
响应接收该硬件中断，接收请求以唤醒该集成电路；
通过该次要存储器控制器存取RAM中所存储的唤醒码，该唤醒码用于恢复该集成电路的最小操作语境；
执行该唤醒码并恢复该集成电路的最小操作语境；以及
将存储器控制自该次要存储器控制器转换至主要存储器控制器。
9.如权利要求8所述的方法，在将存储器控制自该次要存储器控制器转换至主要存储器控制器之前，包括：
使该集成电路的主要存储器控制器电源岛恢复供电；以及
利用该RAM中所存储的完整操作语境信息恢复该集成电路的完整操作语境。
10.如权利要求9所述的方法，包括：
将该集成电路的控制自该唤醒码转换至集成电路操作系统，该集成电路操作系统返回该完整操作语境。
11.如权利要求9所述的方法，包括：
使动态存储器脱离自我刷新模式，其中，该动态存储器存储整体操作语境信息。
12.如权利要求9所述的方法，包括：
使数字静态相机电源岛、视频电源岛、以及外围电源岛恢复供电。
13.如权利要求8所述的方法，其中，位于与该次要存储器控制器一起的次要存储器控制器电源岛上的能量控制器基于该硬件中断接收对于正常操作电源的请求。
14.一种集成电路，包括：
随机存取存储器(RAM)；
主要存储器控制器，该主要存储器控制器操作地耦接至该RAM与该集成电路的其它存储器，该主要存储器控制器位于该多个电路岛的存储器控制器岛上；
次要存储器控制器，该次要存储器控制器操作地耦接至该RAM，并且位于次要存储器控制器岛上，该次要存储器控制器用于根据自该主要存储器控制器转换控制以控制该RAM，该次要存储器控制器操作以在唤醒操作期间对来自该RAM的最小操作语境信息提供存取；以及
逻辑电路，该逻辑电路操作以将控制自该主要存储器控制器转换至该次要存储器控制器，用于进入该集成电路的睡眠模式，该睡眠模式包含使该存储器控制器岛进入睡眠模式。
15.如权利要求14所述的集成电路，包括：
处理器，该处理器操作地耦接至该RAM、该主要存储器控制器、以及该次要存储器控制器，并且操作以：
判断集成电路已经达到最小操作水平以及睡眠模式为允许的；
响应判断已经达到该最小操作水平，将最小操作语境信息存储至该RAM；
切换至该RAM中的睡眠模式码；以及
将存储器控制自该主要存储器控制器传递至该次要存储器控制器。
16.如权利要求15所述的集成电路，其中，该处理器进一步操作以：响应判断已经达到该最小操作水平，将该睡眠模式码与唤醒码存储在该RAM中，该唤醒码利用该RAM中所存储的该最小操作语境信息恢复最小操作语境。
17.如权利要求14所述的集成电路，进一步包括：
能量控制器，该能量控制器位于与该次要存储器控制器一起的次要存储器控制器电源岛上，该能量控制器操作地耦接至该次要存储器控制器与该处理器，该能量控制器操作以：
使多个集成电路电源岛进入睡眠模式，并且使得该次要存储器控制器电源岛处于正常电源模式。
18.如权利要求15所述的集成电路，其中，该处理器进一步操作以：
响应判断已经达到该最小操作水平，将完整语境信息存储在存储器中。
19.如权利要求18所述的集成电路，其中，该主要存储器控制器操作以：
使该存储器进入自我刷新模式。
20.如权利要求16所述的集成电路，其中，该处理器进一步操作以：
当该处理器正处于睡眠模式时，接收硬件中断，该硬件中断相应于唤醒事件；以及
其中，该次要存储器控制器操作以：
存取RAM中所存储的唤醒码，并且用于恢复该集成电路的最小操作语境；
其中，该处理器进一步操作以：
执行该唤醒码并恢复该集成电路的最小操作语境；以及
将存储器控制自该次要存储器控制器传递至该主要存储器控制器。
21.一种存储用于设计处理器的指令的计算机可读取媒体，当制造时，该处理器适于：
响应睡眠模式为允许的，将最小操作语境信息存储至随机存取存储器(RAM)；
切换至该RAM中的睡眠模式码；以及
将存储器控制自主要存储器控制器转换至次要存储器控制器，其中，该次要存储器控制器仅控制该RAM。
22.如权利要求21所述的计算机可读取媒体，其中，该指令包括硬件描述语言指令。
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