CN102034819A - 半导体器件 - Google Patents

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玉田靖宏
高桥政男
丸山孝男
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Abstract

本发明是一种半导体器件，以双极高耐压垂直式PNP工艺为基础，以高耐压、低导通电阻特性的二极管形成串联二极管群。将串联二极管群并联两个予以连接而形成桥接，以构筑一种没有因寄生晶体管等所导致的漏泄电流的高效率全波整流电路。通过电极(AC1)将以P型半导体衬底(1)做为阳极并以N型埋入层(2)做为阴极的二极管及以P+型导电层(8)做为阳极并以N型外延层(5)做为阴极的二极管予以串联连接而形成串联二极管群。这时，形成N+型埋入层(3)及N+型导电层(7)，即使在对电极(AC1)施加有大的正电压的情形也能防止N+型埋入层(3)的电位较P+型埋入层(4)的电位低，而能防止将P+型埋入层(4)、N+型埋入层(3)、及P型半导体衬底(1)分别做为射极、基极、集极的寄生PNP晶体管的导通。

Description

半导体器件
技术领域
本发明涉及一种通过四个二极管(diode)形成桥接(bridge)构成的全波整流电路，特别涉及一种由高耐压二极管所组成的全波整流电路的半导体器件。
背景技术
现有技术中，桥接四个半导体所构成的全波整流电路，是组合便宜的个别二极管所形成。然而，为了对应可携机器等制品全体的小型化等则必须将四个二极管或与该四个二极管相关联的集成电路形成于一个半导体芯片中。这种情形，则必须有用以将高耐压、大电流的二极管形成于一个半导体芯片的办法。举一例子，专利文献1揭露了用以阻止在形成桥接电路的领域以外的半导体衬底部分的绝缘崩溃的方法。于半导体芯片内仅形成有从半导体芯片的两表面并联形成有二极管的桥接电路。
也就是，于桥接全波整流电路，于两个直流电压输出端子间，两个串联地连接的二极管并联连接为两列。从而，该直流电压输出端子间的二极管形成区域以外的半导体区域需要两个份以上的二极管的耐压。因此，在与串联连接于该直流电压输出端子间的两个半导体并联构成的半导体衬底区域串联形成有三个二极管。借此，揭露了使构成整流电路的两个串联二极管部分以外的部分的耐压，较串联形成的两个份二极管的耐压要高，而阻止在构成整流电路的两个串联二极管部分以外的部分发生绝缘崩溃的方法。
此外，于专利文献2揭露了仅从半导体芯片的一主面形成二极管，并形成全波整流电路的例子。于半导体芯片并入有RF电路、存储电路、逻辑电路等。并揭示了在这种情形下，在构成二极管的各要素间产生形成寄生晶体管(transistor)的弊端，以及对应此弊端的处理方法。
专利文献1：日本特开2006-237210号公报
专利文献2：日本特开2006-100308号公报
发明内容
发明所欲解决的问题：
于前述专利文献1，仅揭示了于半导体衬底并联形成从其两表面贯通该半导体衬底的四个二极管，并以这些二极管形成桥接的全波整流电路。此外，在专利文献2中，揭露了仅在P型半导体衬底的一主面形成四个二极管，并由桥接电路组成的全波整流电路。
相对于此，于本发明中与上述两个例子不同，是利用构成高耐压垂直式PNP晶体管(其在双极(bipolar)LSI常被使用)的集极(collector)层的P+型扩散层；构成基极(base)层的N型外延(epitaxial)层；N+型扩散层；构成埋入层的N型层；以及P型半导体衬底，在由两个分离层所包围且分别被分离的两个区域，分别各形成两个二极管，而由全部四个的二极管形成桥接并构筑全波整流电路。个别并联地连接：从P型半导体衬底朝向N型外延层，以朝向P型半导体衬底的垂直方向的串联方式连接的两个二极管群；以及同样地在与前述区域为不同的分离区域从P型半导体衬底朝向N型外延层串联连接的两个二极管群；而形成桥接电路，并构筑全波整流电路。
也就是，于桥接电路的两个直流电压输出端间串联连接两个二极管，该串联连接的二极管是并联两个地连接，两个以串联连接的二极管的一个是通过P型半导体衬底及N型埋入层所构成，而另一个是通过P+型导电层及N型外延层构成。也就是，两个二极管构筑了从P型半导体衬底朝向N型外延层的两层构造。
在这种情形中，如何谋求高耐压化、并且减低二极管电流的电流路径的电阻，此外减低因寄生晶体管导致的漏泄(leak)电流成为了一种课题。
解决问题的手段：
本发明的半导体器件具备有：第二导电型的第一埋入层，形成于第一导电型半导体衬底；第二导电型的第二埋入层，形成于所述第一埋入层内；第一导电型埋入层，形成于所述第二埋入层内；第二导电型的外延层，形成于所述第一导电型半导体衬底上；第二导电型导电层，贯通所述外延层，并与所述第二埋入层的端部重叠而形成；第一导电型导电层，贯通所述外延层，并与所述第一导电型埋入层的端部重叠而形成；形成于与所述第一导电型导电层邻接的所述外延层的第二导电型接触层；形成于所述第二导电型导电层的第二导电型接触层；第一电极，将所述第一导电型导电层及形成于所述第二导电型导电层的所述第二导电型接触层电性连接；第二电极，与形成于所述外延层的第二导电型接触层电性连接；以及第一导电型分离层，用以分离所述外延层；通过所述第一电极把：将所述第一导电型半导体衬底做为阳极并将所述第二导电型的第一埋入层做为阴极的二极管、以及将所述第一导电型导电层做为阳极并将所述第二导电型外延层做为阴极的二极管予以串联连接，而构成串联连接二极管群。
此外，本发明的半导体器件中，具有另一个串联二极管群，形成于由所述分离层所分离的其他的区域，并与所述串联连接二极管群以所述第二电极彼此电性连接。
此外，本发明的半导体器件中，两个所述串联二极管群，通过所述第二电极彼此电性连接，并且共用所述第一导电型半导体衬底，而整体构成桥接电路。
发明效果：
依据本发明的半导体器件，不会产生因寄生晶体管导致的漏泄电流，而可实现通过高耐压、且低导通(on)电阻的二极管形成桥接，并且由有效地活用将P型半导体衬底做为阳极(anode)的高效率的全波整流电路所组成的半导体器件。
附图说明
图1是本发明的实施例的半导体器件的剖面图。
图2是依据比较例的半导体器件的剖面图。
图3是显示利用四个二极管而形成的桥接电路的全波整流电路的运作图。
图4是显示本发明的实施例的半导体器件的制造方法的剖面图。
图5是显示本发明的实施例的半导体器件的制造方法的剖面图。
图6是显示本发明的实施例的半导体器件的制造方法的剖面图。
附图标记说明
1P型半导体衬底     2N型埋入层
3N+型埋入层        4P+型埋入层
5N型外延层         6P+型分离层
7N+型导电层        8P+型导电层
9N型井层           10、14N+型接触层
11绝缘膜           12VDC配线
13层间绝缘膜       VDC、AC1、AC2电极
DD-1、DD-2、TD-1、TD-2二极管
具体实施方式
本发明如前文所述，是利用：构成高耐压垂直式PNP晶体管(其于双极LSI常被使用)的集极层的P+型扩散层；构成基极层的N型外延层；N+型扩散层；构成埋入层的N型层；以及P型半导体衬底形成四个二极管，并通过桥接电路构筑全波整流电路。然而，直接利用现有技术的高耐压垂直式PNP晶体管的构成来构筑全波整流电路时，会产生流通有因寄生晶体管所导致的漏泄电流的不良影响。因此，在说明关于本发明的实施例之前，于下文通过比较例说明关于不改变现有技术的高耐压垂直式PNP晶体管的构成形成二极管群的问题点。
比较例：
依据图2说明比较例的问题点。于图2，记载两个P+型分离层6所包围的二极管的形成区域为以同样构成形成有两个。首先，说明关于图2的两个P+型分离层6所包夹的左侧部分的构成。于P型半导体衬底1内为了确保高耐压而形成有低浓度的N型埋入层2。于N型埋入层2形成有P+型埋入层4。P+型埋入层4是与P+型导电层8连接，而P+型导电层8是延伸至P+型埋入层4的上部的N型外延层5的表面。
在被P+型导电层8包围的N型外延层5形成有N型井层9，于N型井层9形成有N+型接触层10。同时，于被包夹于P+型导电层8及P+型分离层6之间的N型外延层5也形成有N型井层9及N+型接触层14。此外，于N型井层9内的N+型接触层10，形成有与该N+型接触层10电性连接的电极VDC。同时，形成有电性连接P+型导电层8、以及被包夹于P+型导电层8与P+型分离层6之间的N型外延层5的N+型接触层14的电极AC1。
N型外延层5之中，图2的被两个P+型分离层6所包夹的右侧部分也采用同样的构成。左侧部分及右侧部分的各个电极VDC是通过VDC配线12连接，且共有P型半导体衬底1而连接。VDC配线12是隔着未图示的层间绝缘膜而形成。
于图3是显示四个二极管在桥接状态连接的全波整流电路。也就是，二极管DD-1与二极管TD-1串联连接，二极管DD-2与二极管TD-2串联连接。接着，串联连接的两个二极管群彼此并联连接而形成桥接，并构成全波整流电路。连接二极管彼此的直线部，相当于电性连接图2中构成全波整流电路的各个二极管间的区域。于图2，将4个二极管以对应于图3的表示的二极管符号标示，而关于各二极管的配置及该等的连接状态的构成，于下文之中说明。
首先，二极管DD-1是将P型半导体衬底1做为阳极、将N型埋入层2做为阴极而形成。属于阴极的N型埋入层2经由其上的N型外延层5、N型井层9电性连接至N+型接触层14。该N+型接触层14通过电极AC1与成为二极管TD-1的阳极的P+型导电层8电性连接。二极管TD-1的阴极为从与成为阳极的P+型导电层8邻接的N型外延层5经由N型井层9延伸至N+型接触层10的区域。
于成为该阴极的N+型接触层10是连接电极VDC。电极VDC通过VDC配线12与右侧的区块的电极VDC电性连接。该右侧的VDC与形成于其下部的N+型接触层10电性连接。延伸至P+型导电层8的该N+型接触层10、N型井层9及N型外延层5成为二极管TD-2的阴极。与成为该阴极的N型外延层5邻接的P+型导电层8成为二极管TD-2的阳极。成为TD-2的阳极的P+型导电层8是与电极AC2连接，并如图2所示电性连接至邻接的N+型接触层14。
该N+型接触层14是经由N型井层9及N型外延层5，与成为二极管DD-2的阴极的N型埋入层2电性连接。与成为该阴极的N型埋入层2邻接的P型半导体衬底1是成为二极管DD-2的阳极。二极管DD-1的阳极与二极管DD-2的阳极，是一起共用P型半导体衬底而电性连接。结果，显示了图3的通过各二极管构成的桥接全波整流电路，通过于图2中的P型半导体衬底1、N型埋入层2、P+型导电层8及N型外延层5所形成的情形。
接着，于下文详细地说明关于比较例的问题点。在图2的左侧的区域的电极AC1，就施加有例如+140V的输入电压，并在图2的右侧的区块的电极AC2施加0V的情形予以研究。若以图3而言，属于在桥接电路的交流电压输入端子AC1施加+140V，而于AC2施加0V的情形。这种情形，如图3所示，以实线表示的二极管电流I是从施加有+140V的AC1，流通于顺向方向的二极管TD-1并经过负载，同样地经由顺向方向的二极管DD-2而流至施加0V的端子AC2。
若从图2来看此电流流向，于电极AC1施加+140V，并从在顺向方向施加有电压的二极管TD-1的阳极(即P+型导电层8)经由属于阴极的N型外延层5、N型井层9朝向N+型接触层10流通有顺向电流。该电流经由与电极VDC连接的未图示的负载，流入属于在顺方向受偏压(bias)的二极管DD-2的阳极的P型半导体衬底1，往属于阴极的N型埋入层2流去。之后，二极管电流经由邻接于N型埋入层2的N型外延层5、N型井层9、N+型接触层14而流出至施加电压0V的电极AC2。这种情形，会发生以下的问题。
当于二极管TD-1施加有+140V的顺向电压时，流通有从属于阳极的P+型导电层8流至属于阴极的N型外延层5顺向电流，这种情形，电流路径大略区分为图2的A箭号路径(route)及B箭号路径。当然，虽然流通于接近做为阴极的N+型接触层10的A箭号路径的电流较多，但也存在有从P+型导电层8经由P+型埋入层4并从该P+型埋入层4流入N型外延层5的由B箭号路径所形成的电流成分。
二极管TD-1的阴极区域有起因于PN接合的约0.7V的电压下降，除此之外，也有因阴极区域的寄生电阻部分等的电压下降，故电极VDC的电位成为+138V左右。相对于此，关于P+型埋入层4的电位，由于有经由以较高浓度所组成的P+型导电层8流通至较高浓度的P+型埋入层4的B箭号路径的电流所导致的电压下降部分，故AC1的输入电位成为较+140V略低的+139V左右。如图2所示，由于P+型导电层8与其外侧的N+型接触层14是通过电极AC1电性连接，故该N+型接触层14、以及连接其的N型井层9、N型外延层5的电位为+140V。另外，本发明的整流器，为二极管电流10mA至100mA左右的整流器。
这种情形，由于P+型埋入层4的电位+139V较N+型接触层10的电位+138V为高，故以N+型接触层10做为射极(emitter)层、P+型埋入层4做为基极(base)层、而以N+型接触层14做为集极层的寄生NPN晶体管是成为导通状态。如此，从属于集极层的N+型接触层14穿过属于基极层的P+型埋入层4至属于射极的N+型接触层10流通有寄生NPN晶体管的导通电流。
该导通电流所流通的电流路径，也与前文所述的二极管电流相同，如图2所示，由大略分为A’箭号路径及B’箭号路径的两条路径所组成。A’箭号路径的电压下降是因为属于由较高浓度的P+型埋入层4等所组成的电流路径故较小，P+型埋入层4的电位成为+138V左右。相对于此，B’箭号路径是由较低浓度的N型埋入层2成为电流路径，故此部分的电压下降，相较于A’箭号路径一定会为较大，而有降低至+135V左右的情形。
于图2是存在有以虚线显示，以P+型埋入层4为射极层、N型埋入层2为基极层、P型半导体衬底1为集极层的寄生PNP晶体管。以上述电位分布为依据时，属于此寄生PNP晶体管的射极层的P+型埋入层的电位+138V是较属于基极层的N型埋入层2的电位+135要高，故寄生PNP晶体管的导通电流从属于射极层的P+型埋入层4贯穿属于基极层的N型埋入层2朝电位接近0V的属于集极层的P型半导体衬底1流通。
结果，从属于输入端子的电极AC1流入至全波整流电路的电流，无法全部贡献于输出电压形成，一部分会直接漏泄至P型半导体衬底1而产生全波整流电路的电力效率下降的弊端。上文中，虽说明了于电极AC1施加+140V、于电极AC2施加0V的情形，但于电极AC2施加+140V、于电极AC1施加0V的情形，于TD-1、DD-1所产生的情况也会产生于TD-2、DD-2，还是会有从电极AC2朝P型半导体衬底1的漏泄电流产生，并降低全波整流电路的电力效率。
实施例：
本发明是防止从属于交流电压输入端的电极AC1或电极AC2朝P型半导体衬底1流通的漏泄电流(其成为比较例的寄生PNP晶体管的导通电流)的产生，并谋求改善全波整流电路的电力效率。依据图1详细说明其内容。与显示比较例的图2相同的构成是以同样的符号表示。
比较了显示比较例的图2及图1的情形，可认知到有两个相异点。第一个，是于N型埋入层2中形成N+型埋入层3的点，另一个，是形成从N+型接触层14延伸至N+型埋入层3内或者其附近的相较而言杂质浓度较高的N+型导电层7的点。通过做成该构成，以防止图2以虚线显示的寄生PNP晶体管的导通电流的产生，并谋求减低二极管的串联电阻成分，且谋求二极管的高耐压化、低导通电阻化。
接着，对于于电极AC1施加+140V、于电极AC2施加0V的情形，就在本发明防止寄生PNP晶体管的导通电流的产生的方法，说明于下文。于电极AC1施加+140V时，从成为二极管TD-1的阳极的P+型导电层8等朝向成为阴极的N型外延层5流通顺向电流之点是与图2的比较例相同。
此外，该顺向电流是分流于图2的A箭号路径及B箭号路径，且P+型埋入层4的电位变得较N+型接触层10的电位为高，而将以N+型接触层10做为射极层、P+型埋入层4做为基极层、而N+型接触层14做为集极层的寄生NPN晶体管予以导通这点也与比较例的图2相同。这种情形的寄生NPN晶体管的导通电流分流于A’箭号路径及B’箭号路径也与图2相同。
然而，于显示比较例的图2及显示本发明的图1，寄生NPN晶体管的导通电流的电流路径之中，B’箭号路径的构成是大大的不同。此为，相对于于比较例的图2中杂质浓度低的N型埋入层成为电流路径，于本发明的图1中是相较而言杂质浓度较高的N+型埋入层3成为电流路径。附带一提，相对于杂质扩散后的N型埋入层2的薄层电阻(sheetresistance)为100Ω/□以上，N+型埋入层3的薄层电阻为30Ω/□以下。
此外，关于从N+型接触层14至N+型埋入层2的电流路径，在比较例的图2是杂质浓度较低的高电阻N型外延层5设于其间，相对地于本发明例的图1中从N+型接触层14至N+型埋入层3的电流路径是杂质浓度较高的N+型导电层7设于其间。N+型导电层7的杂质浓度为1×1018cm3以上。从而，由于比较例的图2及本发明的图1的构成的不同，寄生NPN晶体管的导通电流之中由于B’箭号路径的电流所导致的电压下降量，在比较例及本发明是大大的不同。
于比较例中，由于B’箭号路径是由高电阻N型外延层5及高电阻N型埋入层2所构成，故如前文所述在该部分的电压下降量大。结果，N型埋入层的电位从AC1的电位+140V降低5V左右，而成为+135V左右。相对于此，于本发明中，由于B’箭号路径是由相较而言为低电阻的N+型导电层7及N+型埋入层3构成，故因在此部分的NPN晶体管的导通电流所导致的电压下降量少，结果，N+型埋入层3的电位可做成较P+型埋入层4的电位+138V要高的+139V左右。
在这种情形，由于成为基极层的N+型埋入层3的电位为+139V左右，较成为寄生PNP晶体管的射极层的P+型埋入层4的电位+138V为高，故寄生PNP晶体管不会导通，可防止从属于输入端子的电极AC1流至P型半导体衬底1的漏泄电流的产生。并且，通过N+型导电层7的采用，可降低二极管DD-1及二极管TD-1间的配线电阻、以及二极管DD-2及二极管TD-2间的配线电阻，而可谋求低导通电阻化。
接着，参照图4至图6简单地说明关于本发明的半导体器件的制造方法。于图4等中，仅记载图1的两个串联二极管群的一个的部分而进行说明。首先，如图4所示，准备P型半导体衬底1，并将氧化硅膜等做为掩模而从涂布于P型半导体衬底1上的含锑(Sb)的SOG(spin-on glass，旋涂式玻璃)膜将锑扩散至既定的P型半导体衬底区域，形成N+型埋入层3。
接着，通过具有较上述掩模更宽的开口的光刻胶掩模(resistmask)将磷(P)离子(ion)植入，借此予以导入至P型半导体衬底1内。之后，进行高温长时间的热扩散处理将磷扩散至较P型半导体衬底内的N+型埋入层为深的位置为止以形成N型埋入层2。形成低杂质浓度的N型埋入层2是为了提高与P型半导体衬底1的绝缘崩溃电压。
接着，通过光刻胶掩模于N+型埋入层3之中离子植入硼(B)等。同时，在形成P+型分离层6的区域也通过光刻胶掩模进行硼等的离子植入。之后通过高温将经植入的硼等驱入(drive-in)于N+型埋入层3内及P型半导体衬底1内。之后，如图5所示，在去除氧化硅膜等之后经过既定的步骤，于P型半导体衬底1上的全表面沉积N型外延层5。
接着，在形成于外延层5表面的薄氧化硅膜上的既定位置通过具有开口部的光刻胶掩模进行高浓度下的磷离子植入。受此离子植入的磷是通过后文所述的高温扩散形成低电阻的N+型导电层7，为此，在此步骤的离子植入量是成为8×1015/cm2左右的高剂量(dose amount)。接着通过光刻胶掩模，进行用以于既定的区域形成N型井层9的磷的离子植入。
接着热处理硅衬底整体，并进行所植入的杂质磷的驱入及氧化硅膜的形成。接着，于氧化硅膜的既定区域通过既定的光蚀刻(photo-etching)形成开口并导入硼等，通过高温下的热处理形成P+型分离层6及P+型导电层8。在这种情形，P+型埋入层4也沉积于N型外延层5内，与P+型导电层8成为一体。
此外，N+型导电层7也扩散于N型外延层5内，并与沉积的N型埋入层2或N+型埋入层3一体化。优选是与N+型埋入层3一体化。P+型分离层6也是形成于P型半导体衬底1内的硼埋入层的沉积及从N型外延层5的表面扩散的硼等一体化以形成P+型分离层6。
接着，如图6所示，于覆盖半导体衬底全表面的氧化硅膜的既定位置通过既定的光蚀刻程序形成开口之后，于N型井层9内及N+型导电层7内在高温炉内通过氧氯化磷等导入磷。所导入的磷是形成N+型接触层10及N+型接触层14。接着通过CVD法等形成绝缘膜11之后，通过既定的光蚀刻程序形成接触孔(contact hole)。
接着在溅镀铝(Al)合金等之后，经过既定的光蚀刻形成电极AC1等。接着，形成层间绝缘膜13，并于层间绝缘膜13设置开口并形成与电极VDC连接的VDC配线12。最后通过形成未图示的保护膜完成期望的半导体器件。

Claims (6)

1.一种半导体器件，其特征在于，具备有：
第二导电型的第一埋入层，形成于第一导电型半导体衬底；
第二导电型的第二埋入层，形成于所述第一埋入层内；
第一导电型埋入层，形成于所述第二埋入层内；
第二导电型的外延层，形成于所述第一导电型半导体衬底上；
第二导电型导电层，贯通所述外延层，并与所述第二埋入层的端部重叠而形成；
第一导电型导电层，贯通所述外延层，并与所述第一导电型埋入层的端部重叠而形成；
形成于与所述第一导电型导电层邻接的所述外延层的第二导电型接触层；
形成于所述第二导电型导电层的第二导电型接触层；
第一电极，将所述第一导电型导电层及形成于所述第二导电型导电层的所述第二导电型接触层电性连接；
第二电极，与形成于所述外延层的第二导电型接触层电性连接；以及
第一导电型的分离层，用以分离所述外延层；
通过所述第一电极将以所述第一导电型半导体衬底做为阳极并以所述第二导电型的第一埋入层做为阴极的二极管、以及以所述第一导电型导电层做为阳极并以所述第二导电型外延层做为阴极的二极管予以串联连接，而构成串联连接二极管群。
2.如权利要求1所述的半导体器件，其特征在于，具有另一个串联二极管群，形成于由所述分离层所分离的其他的区域，并与所述串联连接二极管群以所述第二电极彼此电性连接。
3.如权利要求2所述的半导体器件，其特征在于，两个所述串联二极管群，通过所述第二电极彼此电性连接，并且共用所述第一导电型半导体衬底，而整体构成桥接电路。
4.如权利要求1至3中任一项权利要求所述的半导体器件，其特征在于，所述第一导电型导电层包围所述外延层。
5.如权利要求1至3中任一项权利要求所述的半导体器件，其特征在于，所述第二导电型导电层包围所述第一导电型导电层。
6.如权利要求1至3中任一项权利要求所述的半导体器件，其特征在于，所述第二导电型的第二埋入层接触于所述第一导电型埋入层的底部。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103426883A (zh) * 2012-05-20 2013-12-04 朱江 一种可调节电势分布的半导体装置及其制备方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5711646B2 (ja) * 2010-11-16 2015-05-07 株式会社豊田中央研究所 ダイオード
CN102956512A (zh) * 2011-08-17 2013-03-06 美丽微半导体股份有限公司 覆晶式半导体全波整流元件及其制造方法
JP2015012184A (ja) * 2013-06-28 2015-01-19 株式会社東芝 半導体素子
TWI628792B (zh) 2017-09-21 2018-07-01 新唐科技股份有限公司 半導體基底結構及半導體裝置
CN112420850B (zh) * 2019-08-23 2024-04-12 苏州捷芯威半导体有限公司 一种半导体器件及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5432368A (en) * 1992-06-25 1995-07-11 Sgs-Thomson Microelectronics S.A. Pad protection diode structure
CN1365151A (zh) * 2000-12-25 2002-08-21 三洋电机株式会社 半导体集成电路装置及其制造方法
CN1783492A (zh) * 2004-09-28 2006-06-07 三洋电机株式会社 半导体装置、全波整流电路和半波整流电路
JP2006237210A (ja) * 2005-02-24 2006-09-07 Shindengen Electric Mfg Co Ltd 半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5545909A (en) * 1994-10-19 1996-08-13 Siliconix Incorporated Electrostatic discharge protection device for integrated circuit
US5708289A (en) * 1996-02-29 1998-01-13 Sgs-Thomson Microelectronics, Inc. Pad protection diode structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5432368A (en) * 1992-06-25 1995-07-11 Sgs-Thomson Microelectronics S.A. Pad protection diode structure
CN1365151A (zh) * 2000-12-25 2002-08-21 三洋电机株式会社 半导体集成电路装置及其制造方法
CN1783492A (zh) * 2004-09-28 2006-06-07 三洋电机株式会社 半导体装置、全波整流电路和半波整流电路
JP2006237210A (ja) * 2005-02-24 2006-09-07 Shindengen Electric Mfg Co Ltd 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103426883A (zh) * 2012-05-20 2013-12-04 朱江 一种可调节电势分布的半导体装置及其制备方法
CN103426883B (zh) * 2012-05-20 2016-08-24 朱江 一种可调节电势分布的半导体装置及其制备方法

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