CN101981793A - 可变电压直流-直流转换器 - Google Patents

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Abstract

一种DC-DC转换器，被配置为改变输出电压，包括：振荡器电路，被配置为输出第一时钟信号；数字-模拟转换器，基于输入到其的第一时钟信号来控制该数字-模拟转换器，且该数字-模拟转换器被配置为输出根据电压设置信号的电压；延迟电路，被配置为输出相对于输入到其的第一时钟信号延迟预定延迟时间的第二时钟信号；误差放大器电路，将输入到其的数字-模拟转换器的输出电压作为基准电压；脉宽调制比较器，提供有误差放大器电路的输出和流过电感器的电流转换为的电压；和控制部分，被配置为基于由延迟电路输出的第二时钟信号和脉宽调制比较器的输出来控制DC-DC转换器的开关晶体管。

Description

可变电压直流-直流转换器
技术领域
在这里讨论的一个或多个实施例的某个方面涉及能够改变电压的DC-DC转换器，比如使用数模(d/a)转换器的输出电压用于基准电压的DC-DC转换器。
背景技术
这些年中，也需要在环境措施的方面节省能量。在使用电池的设备中，比如蜂窝电话和数码相机中，也在更长的电池服务寿命方面，减少在设备内消耗的功率变得日益重要。因此，使用高效且在尺寸上可减小的电感器的非隔离DC-DC转换器通常用作电源电路。
另外，设备变得更加复杂，例如，使得比静态图像更频繁地记录和再现视频。结果，设备中使用的CPU的性能变得更高以在更高的时钟频率操作。但是，更高的时钟频率引起与时钟频率的增大成正比的电流消耗增大的问题。另外，更高的时钟频率需要更高的供应电压。这造成实质上的功耗增大。因此，对于在常规操作时更低的时钟频率减小供应电压，且仅当需要高速处理(如在处理视频的情况下那样)时对于更高的时钟频率增大供应电压，由此最小化功耗的增大。
为了满足这种要求，需要能够根据电压设置信号改变输出电压的DC-DC转换器。
作为改变输出电压的方法，已知日本特开专利申请No.2007-116804中说明的方法，其中d/a转换器(数字-模拟转换器)的输出电压用作用于DC-DC转换器的基准电压，且将从比如CPU之类的控制电路馈送的电压设置信号输入到d/a转换器，由此改变d/a转换器的输出电压。
但是，如果相同的时钟信号用于使得d/a转换器操作并用于切换DC-DC转换器，这造成改变DC-DC转换器的输出电压的响应速度减小的问题。
给出该问题的更加详细的描述。图1是使用d/a转换器的输出电压作为基准电压的现有DC-DC转换器的电路示意图。
参考图1，作为电流模式受控DC-DC转换器的DC-DC转换器100包括振荡器电路(OSC)111、d/a转换器(DAC)112、误差放大器电路(AMP)113、脉宽调制(PWM)比较器(CMP)114、电感器电流检测器电路(I/V)115、R-S触发电路(RSFF)116、驱动控制电路117、开关晶体管M1、同步整流晶体管M2、电感器L11、电容器C11、电阻器R11和电阻器R12。
振荡器电路111输出时钟信号CLK，该时钟信号CLK被输入到d/a转换器112和R-S触发电路116的SET输入S。
图2是说明d/a转换器112的图。参考图2给出d/a转换器112的描述。
参考图2，d/a转换器112包括向上/向下计数器121、数字比较器122、设置电压寄存器123、代码-电压转换器电路124和与(AND)电路125。
向上/向下计数器121对通过与电路125输入的时钟信号CLK的脉冲进行计数，并将计数的结果输出到数字比较器122和代码-电压转换器电路124作为输出代码信号。另外，向上/向下计数器121根据向上/向下信号U/D向上计数或向下计数。
设置电压寄存器123存储由控制电路(没有图示)输出的电压设置信号Voset，并将电压设置信号Voset的值输出到数字比较器122作为输出代码信号。
数字比较器122比较设置电压寄存器123的输出代码和向上/向下计数器121的输出代码。如果输出代码相等，则从数字比较器122的输出端DCout输出的信号电平是低(LOW)，或者如果输出代码不同，则从数字比较器122的输出端DCout输出的信号电平是高(HIGH)。另外，如果向上/向下计数器121的输出代码大于设置电压寄存器123的输出代码，则将向上/向下信号U/D切换为向下(DOWN)，且如果向上/向下计数器121的输出代码小于设置电压寄存器123的输出代码，则将向上/向下信号U/D切换为向上(UP)。
代码电压转换器电路124将向上/向下计数器121的输出代码转换为电压，并输出该电压。该输出是d/a转换器121的输出且用作DC-DC转换器100的基准电压Vref。
d/a转换器112的输出连接到误差放大器电路113的正相输入端。将通过在电阻器R11和电阻器R12之间对DC-DC转换器的输出电压Vo分压而产生的电压Vfb输入到误差放大器电路113的反相输入端。误差放大器电路113的输出端连接到PWM比较器114的反相输入端。电感器电流检测器电路115的输出端连接到PWM比较器114的正相输入端。
电感器电流检测器电路115将流过电感器L11的电流转换为电压，并输出经历用于防止次谐波振荡的倾斜补偿的斜坡电压。
当电感器电流检测器电路115的输出达到误差放大器电路113的输出电压时，PWM比较器114的输出电平变为高以复位R-S触发电路116。
R-S触发电路116被设置为当输入到其SET输入端S的时钟信号CLK的电平变为高时将其Q输出端转变为高。Q输出端连接到驱动控制电路117。
当驱动控制电路117的输入电平变为高时，驱动控制电路117将控制信号PHS转变为低。另一方面，当驱动控制电路117的输入电平变为低时，驱动控制电路117将控制信号PHS转变为高。
将控制信号PHS输入到作为p沟道MOS晶体管(在下文中，PMOSFET)的开关晶体管M1的栅极，以使得开关晶体管M1根据控制信号PHS导通(OFF)或截止(OFF)。
控制作为n沟道MOS晶体管(在下文中，NMOSFET)的同步整流晶体管M2以使得与开关晶体管M1互补地导通或截止。
假定由控制电路(没有图示)输出电压设置信号Voset，以使得基准电压Vref的新目标值被写入设置电压寄存器123。在该情况下，在数字比较器122的输出端DCout的电平变为高，从而开启与电路125的栅极。结果，将时钟信号CLK施加到向上/向下计数器121的时钟输入端。如果新目标值高于先前的目标值，则数字比较器122输出向上信号。结果，向上/向下计数器121向上计数。
代码-电压转换器电路124输出根据向上/向下计数器121的输出代码的电压作为d/a转换器112的输出电压(基准电压Vref)。因此，每次将时钟信号CLK的脉冲输入到向上/向下计数器121，d/a转换器112的输出电压(Vref)改变一位。
图3是说明时钟信号CLK以及d/a转换器112和DC-DC转换器100的操作的信号的时序图。为了解释的目的，将时钟信号CLK的脉冲编号为P1到P6。
在增大基准电压Vref的情况下，电压设置信号Voset使得电压的代码高于要写入到设置电压寄存器123的基准电压Vref的当前值。之后，在数字比较器122的输出端DCout的电平变为高从而开启与电路125的栅极。结果，将时钟信号CLK输入到向上/向下计数器121。另外，由于数字比较器122输出向上信号，因此向上/向下计数器121向上计数。
当时钟信号CLK在P1变为高(在电平上)时，向上/向下计数器121的计数递增一，以使得基准电压Vref增大一位。但是，在基准电压Vref增大一位之前，向上/向下计数器121和/或代码-电压转换器电路124的处理时间引起时间延迟Td。
另一方面，当时钟信号CLK在P1变为高时，控制信号PHS立即变为低(在电平上)，以使得DC-DC转换器100通过导通开关晶体管M1而开始开关晶体管M1的切换。但是，这时的基准电压Vref仍在时钟信号CLK在P1变为高之前的电平。因此，基准电压Vref等于输出电压Vo的分压Vfb，且在开关晶体管M1的导通时间中未反映基准电压Vref的改变。因此，输出电压Vo(电压Vfb)在时钟信号CLK的P1处不改变。
输出电压Vo在时钟信号CLK的P2的输入处开始改变。但是，在该情况下，也基于在时钟信号CLK的P1处已改变的基准电压Vref确定开关晶体管M1的导通时间。因此，输出电压Vo的改变总是延迟一个时钟周期。
在减小基准电压Vref的情况下，也存在输出电压Vo的改变总是延迟一个时钟周期的问题，如图3中的时钟信号CLK的P5和P6所指示的那样。
发明内容
根据本发明的一个方面，提供了其输出电压可以快速跟随基准电压的改变的DC-DC转换器。
根据本发明的一个实施例，提供配置以改变输出电压的DC-DC转换器，其包括：振荡器电路，被配置为输出第一时钟信号；数字-模拟转换器，基于输入到其的第一时钟信号控制该数字-模拟转换器，并且该数字-模拟转换器被配置为输出根据电压设置信号的电压；延迟电路，被配置为输出相对于输入到其的第一时钟信号延迟预定延迟时间的第二时钟信号；误差放大器电路，将输入到其的数字-模拟转换器的输出电压作为基准电压；脉宽调制比较器，提供有误差放大器电路的输出和流过电感器的电流转换为的电压；和控制部分，被配置为基于由延迟电路输出的第二时钟信号和脉宽调制比较器的输出来控制DC-DC转换器的开关晶体管。
附图说明
从结合附图阅读的以下的详细说明中，本发明的其它目的、特征和优点将变得更明显，在附图中：
图1是说明使用d/a转换器的输出电压作为基准电压的现有DC-DC转换器的电路示意图；
图2是说明d/a转换器的操作的框图；
图3是说明现有DC-DC转换器的操作的信号的时序图；
图4是说明根据本发明实施例的DC-DC转换器的电路示意图；且
图5是说明根据本发明实施例的DC-DC转换器的操作的信号的时序图。
具体实施方式
下面参考附图给出本发明的实施例的描述。
图4是说明根据本发明实施例的DC-DC转换器的电路示意图。
参考图4，该实施例的DC-DC转换器10是电流模式受控DC-DC转换器，其包括振荡器电路(OSC)11、d/a转换器(DAC)12、误差放大器电路(AMP)13、延迟电路18、脉宽调制(PWM)比较器(CMP)14、电感器电流检测器电路(I/V)15、R-S触发电路(RSFF)16、驱动控制电路17、由PMOSFET形成的开关晶体管M1、由NMOSFET形成的同步整流晶体管M2、电感器L1、电容器C 1、电阻器R1和电阻器R2。
延迟电路18连接在振荡器电路11和R-S触发电路16的SET输入端S之间。
振荡器电路11输出第一时钟信号CLK1，该第一时钟信号CLK1被输入到d/a转换器12和延迟电路18。第一时钟信号CLK1对应于图1到图3中图示的时钟信号CLK。
延迟电路18将输入的第一时钟信号CLK1延迟预定时间，并将已延迟的第一时钟信号CLK1作为第二时钟信号CLK2输出到R-S触发电路16的SET输入端S。
预定延迟时间基本上等于自从将第一时钟信号CLK1输入到d/a转换器12起，在d/a转换器12的输出电压(Vref)改变一位之前，d/a转换器12的稳定时间(settling time)。因此，该预定延迟时间也由Td表示。
延迟电路18可以是任意延迟电路，比如使用电阻器和电容器的延迟电路或使用移位寄存器或计数器的延迟电路。延迟电路18可以是现有使用的延迟电路。
d/a转换器12的输出端连接到误差放大器电路13的正相输入端。d/a转换器12的输出端用作DC-DC转换器10的基准电压Vref。d/a转换器12具有与图2所示的d/a转换器112相同的配置，因此省略d/a转换器12的配置的描述以避免冗余。
将通过在电阻器R1和电阻器R2之间对DC-DC转换器10的输出电压Vo进行分压而获得的电压Vfb输入到误差放大器电路113的反相输入端。误差放大器电路113的输出端连接到PWM比较器14的反相输入端。电感器电流检测器电路15的输出端连接到PWM比较器14的正相输入端。
电感器电流检测器电路15将流过电感器L1的电流转换为电压，并输出经历用于防止次谐波振荡的倾斜补偿的斜坡电压。
当电感器电流检测器电路15的输出达到误差放大器电路13的输出电压时，PWM比较器14的输出电平变为高以复位R-S触发电路16。
R-S触发电路16被设置为当输入到其SET输入端S的第二时钟信号CLK2的电平变为高时将其Q输出端转变为高。Q输出端连接到驱动控制电路17。
当驱动控制电路17的输入电平变为高时，驱动控制电路17将控制信号PHS转变为低。另一方面，当驱动控制电路17的输入电平变为低时，驱动控制电路117将控制信号PHS转变为高。
将控制信号PHS输入到作为PMOSFET的开关晶体管M1的栅极，以使得开关晶体管M1根据控制信号PHS而导通或截止。
控制作为NMOSFET的同步整流晶体管M2，从而与开关晶体管M1互补地导通或截止。
图5是用于说明图4的电路的操作的信号的时序图。与图3的时序图相比，图5的时序图另外包括由延迟电路18输出的第二时钟信号CLK2。通过将第一时钟信号CLK1延迟预定延迟时间Td来产生第二时钟信号CLK2。
在增大基准电压Vref的情况下，当第一时钟信号CLK1在P1变为高(在电平上)时，向上/向下计数器121的计数递增1，以使得基准电压Vref增大一位。但是，正是当自从第一时钟信号CLK1在P1变为高起已经经过延迟时间Td时，基准电压Vref才完成等于一位的增大。
由于第二时钟信号CLK2在经过延迟时间Td之后上升(变为高)，因此基准电压Vref在DC-DC转换器10执行切换控制时已经增大了一位。基于该增大的基准电压Vref控制开关晶体管M1的导通时间。因此，就像由图5中的虚线所指示的分压Vfb那样，输出电压Vo(分压Vfb)根据基准电压Vref而增大。
如上所述，根据该实施例，输出电压Vo的响应延迟仅由d/a转换器12的时间延迟Td和由于切换控制引起的延迟造成，以使得可以与现有系统相比实质上提高响应速度。
另外，第一时钟信号CLK1和第二时钟信号CLK2之间的时间延迟(间隔)基本上等于d/a转换器的时间延迟Td。因此，可以最小化输出电压Vo的响应延迟。
在减小基准电压Vref的情况下也是这样。当第一时钟信号CLK1在P5变为高(在电平上)时，在经过延迟时间Td之后基准电压减小一位。第二时钟信号CLK2在自从第一时钟信号CLK1在P5变为高起经过相同的延迟时间Td之后变为高(在电平上)。因此，当开关晶体管M1导通时，基准电压Vref已经减小了一位，以使得可以基于该减小的基准电压Vref控制开关晶体管M1的导通时间。因此，与在增大输出电压Vo的情况下相同，输出电压Vo(分压Vfb)的响应延迟仅由d/a转换器12的时间延迟Td加上由于切换控制引起的延迟造成，以使得可以与现有系统相比实质上提高响应速度。
因此，根据本发明的一个方面，相对于用于改变基准电压的时钟信号，将用于控制开关晶体管的时钟信号延迟基准电压改变一位所用的稳定时间。因此，可以实质上改善改变DC-DC转换器的输出电压时的响应延迟。
本发明不限于特定公开的实施例，其在每个方面都是示例性且是非限制性的，可以在不脱离本发明的范围的情况下进行修改和变更。
本申请基于2008年4月11日提交的日本优先权专利申请No.2008-104003，将其全部内容通过引用合并于此。

Claims (3)

1.一种DC-DC转换器，被配置为改变输出电压，包括：
振荡器电路，被配置为输出第一时钟信号；
数字-模拟转换器，基于输入到该数字-模拟转换器的第一时钟信号来控制该数字-模拟转换器，且该数字-模拟转换器被配置为输出根据电压设置信号的电压；
延迟电路，被配置为输出相对于输入到其的第一时钟信号延迟预定延迟时间的第二时钟信号；
误差放大器电路，将输入到其的数字-模拟转换器的输出电压作为基准电压；
脉宽调制比较器，提供有误差放大器电路的输出和流过电感器的电流转换为的电压；和
控制部分，被配置为基于由延迟电路输出的第二时钟信号和脉宽调制比较器的输出来控制DC-DC转换器的开关晶体管。
2.如权利要求1所述的DC-DC转换器，其中，预定延迟时间基本上等于在数字-模拟转换器操作了一个时钟周期时改变数字-模拟转换器的输出电压的稳定时间。
3.如权利要求1所述的DC-DC转换器，其中，数字-模拟转换器包括向上/向下计数器，且被配置为根据向上/向下计数器的输出代码输出电压。
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