CN101872749A - 凹穴芯片封装结构及使用其的层叠封装结构 - Google Patents

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Abstract

本发明揭示一种凹穴芯片封装结构，其包含一个第一芯片、一基板以及多个连接点。该第一芯片包含一第一有源面、一第一背面和设于该第一有源面上的多个第一焊垫。该基板包含一第一表面及一相对于该第一表面的第二表面，其中该第一表面具有一凹穴，且该第一芯片是配置于该凹穴内。该些连接点设于该第一表面及该凹穴的底部中至少一者的表面，并与该多个第一焊垫电性相连。本发明还揭示一种使用该凹穴芯片封装结构的层叠封装结构。

Description

凹穴芯片封装结构及使用其的层叠封装结构
技术领域
本发明是关于一种半导体芯片的封装结构，特别是关于一种凹穴芯片封装结构。
背景技术
对于电子产品的移动性及高性能等功能需求，促进了多芯片模组化(Multichip Module)的封装技术的发展。多芯片模组化封装技术是将两个或两个以上的半导体芯片组合在单一封装结构中，借由此多芯片封装成单一封装结构的技术，不仅可缩减原有集成电路封装后的所占体积，并可因多芯片封装结构可减少芯片间连接线路的长度、降低信号延迟、以及存取时间而提升电性功能。
然而，传统的多芯片模组是设置于一平面基板，经打线及胶体封装后，形成一厚的封装体。虽然多芯片模组的结构可将原本个别独立的芯片所需的体积加以减缩，可是堆叠的多芯片仍因具有突出的厚度而使利用多芯片模组让体积缩小的成效受限，造成发展高性能的移动电子装置的困扰。
另，在前述的多芯片模组中，各芯片以金属线电性连接至平面基板的电路。然而，位于多芯片模组靠近顶部处的芯片，由于其金属线路变长，因此容易影响其信号传递的品质。
鉴于上述的问题，有必要针对电子产品的移动性及高性能等功能需求开发能更进一步缩小体积且不会造成信号传递不良的封装结构。
发明内容
本发明揭示一种凹穴芯片封装结构，利用该凹穴芯片封装结构可增加使用此结构的电子产品的移动性及提高该电子产品的性能，且不会造成信号传递不良。
本发明的凹穴芯片封装结构的第一实施例包含一个第一芯片、一基板以及多个连接点。该第一芯片包含一第一有源面、一第一背面和设于该第一有源面上的多个第一焊垫。该基板包含一第一表面及一相对于该第一表面的第二表面，其中该第一表面具有一凹穴，且该第一芯片是配置于该凹穴内。该些连接点设于该第一表面及该凹穴的底部中至少一者的表面，并与该多个第一焊垫电性相连。
本发明的层叠封装结构的一实施例包含一具有前述第一实施例的凹穴芯片封装结构的第一封装元件及一第二封装元件。第一封装元件中另包含设于该第一封装元件内的基板的第二表面上的多个第二焊垫及分别设于该多个第二焊垫上的多个第二金属导电料，例如是锡球或凸块，而第二封装元件是固定于该多个第二金属导电料，并和第一封装元件电性相连。
本发明的凹穴芯片封装结构的第二实施例包含多个芯片、一基板以及多个连接点。各该多个芯片包含一有源面、一背面和设于该有源面上的多个焊垫。基板包含一第一表面及一相对于该第一表面的第二表面，其中该第一表面具有一凹穴及围绕于该凹穴的至少一个阶梯表面，并该多个芯片是堆叠收容于该凹穴内。该些连接点设于该第一表面、该凹穴的底部及该阶梯表面中至少一者的表面，其中芯片的该些焊垫与该些连接点是电性相连。
本发明的层叠封装结构的一实施例包含一具有前述第二实施例的凹穴芯片封装结构的第一封装元件及一第二封装元件。第一封装元件中另包含设于该第一封装元件内的基板的第二表面上的多个第二焊垫及分别设于该多个第二焊垫上的多个第二金属导电料，例如是锡球或凸块，而第二封装元件是固定于该多个第二金属导电料，并和第一封装元件电性相连。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1显示本发明的第一实施例的打线接合的凹穴芯片封装结构的示意图；
图2显示本发明的第二实施例的打线接合的凹穴芯片封装结构的示意图；
图3显示本发明的第三实施例的利用打线接合的凹穴芯片封装结构的示意图；
图4显示本发明的一实施例的倒装焊的凹穴芯片封装结构的示意图；
图5和图6显示本发明的其他实施例的倒装焊的凹穴芯片封装结构的示意图；
图7显示本发明的第一实施例的多芯片堆叠的凹穴芯片封装结构的示意图；
图8显示本发明的第二实施例的多芯片堆叠的凹穴芯片封装结构的示意图；
图9显示本发明的第三实施例的多芯片堆叠的凹穴芯片封装结构的示意图；
图10显示本发明的第四实施例的多芯片堆叠的凹穴芯片封装结构的示意图；
图11显示本发明第一实施例的具有凹穴芯片封装结构的层叠封装结构的示意图；
图12显示本发明第二实施例的具有凹穴芯片封装结构的层叠封装结构的示意图；
图13显示本发明第三实施例的具有凹穴芯片封装结构的层叠封装结构的示意图；
图14显示本发明第四实施例的具有凹穴芯片封装结构的层叠封装结构的示意图；
图15显示本发明第五实施例的具有凹穴芯片封装结构的层叠封装结构的示意图；
图16显示本发明第六实施例的具有凹穴芯片封装结构的层叠封装结构的示意图；
图17显示本发明第七实施例的具有凹穴芯片封装结构的层叠封装结构的示意图；
图18显示本发明第八实施例的具有凹穴芯片封装结构的层叠封装结构的示意图；及
图19显示本发明第九实施例的具有凹穴芯片封装结构的层叠封装结构的示意图。主要元件符号说明：
10a至10j  凹穴芯片封装结构
12        第一芯片
14        第二芯片
15        第三芯片
16        粘胶层
18a至18g  基板
20        第一表面
22        第二表面
24        凹穴
26a、26b、26c、26d  连接点
27a       焊锡材料
28        焊垫
30        金属导电料
32        底部
34        导线
36a、36b  凸块
38        焊垫
40a、40b  阶梯表面
42        第一芯片
44        凸块
46、48    第二芯片
50        第三芯片
52        第四芯片
54        粘胶层
60a至60i  层叠封装结构
62a至62i  第一封装元件
64        第二封装元件
66        芯片
68            焊垫
70            金属导电料
122、142、152、422、462、502 有源面
124、144、444、504           背面
126、146、156、426、466、486、506  焊垫
662    有源面
664    焊垫
具体实施方式
图1显示本发明的第一实施例的打线接合的凹穴芯片封装结构10a的示意图。本实施例揭示的凹穴芯片封装结构10a包含一第一芯片12、一第二芯片14、一粘胶层16及一基板18a。基板18a包含一第一表面20、一相对于该第一表面20的第二表面22及一凹穴24，凹穴24设于该第一表面20上，其是用于配置封装芯片，借以使凹穴芯片封装结构10a的高度降低，以达体积缩小的目的。第一表面20上另设置多个连接点26a和26b与焊垫28，焊垫28上可形成相对应的金属导电料30，例如是锡球或凸块。基板18a的第二表面22上另可设有多个焊垫38。
第一芯片12与第二芯片14分别包含一有源面(122和142)及一背面(124和144)，该些有源面(122和142)上具有多个焊垫(126和146)。第一芯片12与第二芯片14是以堆叠的方式设置于凹穴芯片封装结构10a中，其中第一芯片12是贴设于该凹穴24的底部32，接着粘胶层16设于该第一芯片12的有源面122上，然后第二芯片14设于粘胶层16上。而凹穴芯片封装结构10a的电性连接的方式是以第一芯片12的该些焊垫126和第二芯片14的该些焊垫146相对应地与第一表面20上的该些连接点26a和26b电性相连。
于本实施例中，凹穴24的深度d是依照不同设计而定，换言之，较佳的凹穴24的深度d可使该些第一芯片12、第二芯片14与基板18a间有较佳的电性表现。为考量电性表现，与第二芯片14的焊垫146相对应的连接点26b上可设置一凸块36a，该些凸块例如可是结线凸块(stud bump)或者其他金属凸块。于另一实施例中，该凹穴芯片封装结构10a也可不需包含该凸块36a。
第一芯片12与第二芯片14间以粘胶层16粘接。于本案实施例中，粘胶层16可约略覆盖住整个第一芯片12的有源面122，且将连接于焊垫126的导线34的部份埋入于其中。第一芯片12与第二芯片14的组合方式是先将粘胶层16贴附于第二芯片14的背面144，待第一芯片12完成打线制程后，再以粘胶层16面向第一芯片12的方式将第二芯片14贴附于其上。在一实施例中，粘胶层16可为薄膜覆盖焊线(Film on Wire；FOW)层，可降低封装高度与提供导线保护的功效而提升导线的稳定度。上述该些第一芯片与第二芯片的组合态样可以为存储器芯片与存储器芯片的组合、存储器芯片与控制芯片的组合、存储器芯片与特殊用途集成电路ASIC芯片的组合、存储器芯片与DSP芯片的组合；其中该存储器芯片的型态可为SRAM、DRAM、Flash、Mask ROM、EPROM或者EEPROM。
图2显示本发明的第二实施例的打线接合的凹穴芯片封装结构10b的示意图。本发明第二实施例揭示的凹穴芯片封装结构10b是与本发明第一实施例揭示的凹穴芯片封装结构10a具有类似结构，只是第二实施例中，设于基板18b的第一表面20上的凹穴24较第一实施例中的凹穴24具有大的底部面积与较深的深度d′，使第二芯片表面可与基板的一表面切齐。同样地，凹穴24的深度d ′可设计使该第一芯片、第二芯片14与基板具有较佳的电性表现。第一芯片12上的焊垫126以相对应的导线34连接至设于凹穴24的底部32上的连接点26a，为考量电性表现，底部32上的连接点26a更可设有一凸块36b，例如是结线凸块或者其他金属凸块。于另一实施例中，该凹穴芯片封装结构10b也可不需包含该凸块36b。
图3显示本发明的第三实施例的利用打线接合的凹穴芯片封装结构10c的示意图。本发明第三实施例揭示的凹穴芯片封装结构10c包含第一芯片12、第二芯片14、第三芯片15、多个层粘胶层16及一基板18c。第一芯片12、第二芯片14与第三芯片15分别包含一有源面(122、142和152)，而各该些有源面(122、142和152)上包含多个焊垫(126、146和156)。基板18c包含第一表面20、一相对于该第一表面20的第二表面22及一凹穴24，凹穴24设于该第一表面20上。第一芯片12、第二芯片14与第三芯片15相叠设置且收容于凹穴24中，其中第一芯片12、第二芯片14与第三芯片15的有源面(122、142和152)均背向凹穴24的底部32且两相邻芯片间设有粘胶层16。由于第一芯片12、第二芯片14与第三芯片15是相叠设置，使其焊垫(126、146和156)呈阶梯式分布，为缩短连接至焊垫(126、146和156)的导线34的长度，第一表面20上可设围绕凹穴24的多个阶梯表面(40a和40b)，且于各阶梯表面(40a和40b)上设有相对应于该些焊垫(126、146)的连接点(26a和26b)，又第一表面20上亦设有相对应于焊垫156的连接点26c，借此达成缩短导线34的长度的目的。各阶梯表面(40a和40b)的高度(或阶梯级数)可与相叠芯片的相对应的阶层高度(或数量)配合设置，使各相叠芯片的焊垫(126、146和156)可以较佳的电连接路径连接至相对应的连接点(26a、26b和26c)。第一表面20上可另设置多个焊垫28，焊垫28上可形成相对应的金属导电料30例如是锡球或者凸块。基板18c的第二表面22上则可另设有多个焊垫38。
图4显示本发明的一实施例的倒装焊的凹穴芯片封装结构10d的示意图。本实施例揭示的凹穴芯片封装结构10d包含一第一芯片42及一基板18d。基板18d包含一第一表面20、一相对于该第一表面20的第二表面22及设于该第一表面20上的一凹穴24。第一芯片42包含一有源面422，该有源面422具有多个焊垫426。凹穴24的底部具有多个连接点26a，该些连接点26a是与该些焊垫426相对应，且各相对应的连接点26a与焊垫426间以一凸块44电性相连。于本实施例中，该凸块44是锡铅凸块、无铅凸块、结线凸块、金凸块、金属态样的高分子凸块、弹性凸块或者是复合金属凸块。第一表面20上可另设置多个焊垫28，而焊垫28上可形成相对应的金属导电料30例如是锡球或者凸块。基板18d的第二表面22上则另可设有多个焊垫38。
图5和图6显示本发明的其他实施例的倒装焊的凹穴芯片封装结构(10e和10f)的示意图。图5和图6例示的凹穴芯片封装结构(10e和10f)与图4例示的凹穴芯片封装结构10d具有类似的构造，惟三者的倒装焊的技术方法不同。图5例示的凹穴芯片封装结构10e内，其第一芯片42的焊垫426与凹穴底部的连接点26a电性连接的凸块44为铜柱，该些从焊垫426凸伸的铜柱是焊接于相对应的连接点26a，较佳地更可以利用一焊锡材料27a(连接点26a上方的元件)以增进接合。于其他实施例中，该铜柱表面也可配置一层由金所组成的金属层，利用热压合或者是超声波键结方式使铜柱44与连接点26a接合，而不需要焊锡材料27a。而图6例示的凹穴芯片封装结构10f内，其第一芯片42的焊垫426与凹穴底部的连接点26a电性连接的凸块44为金凸块。
图7显示本发明的第一实施例的多芯片堆叠的凹穴芯片封装结构10g的示意图。本实施例揭示的凹穴芯片封装结构10g包含一第一芯片42、一第二芯片46及一基板18e。基板18e包含一第一表面20、一相对于该第一表面20的第二表面22及一凹穴24，该凹穴24设于该第一表面20上且其底部32设有多个连接点26a。第一芯片42的有源面422上包含多个与连接点26a相对应的焊垫426，其中连接点26a和相对应的焊垫426间是以覆晶技术电性相连。第二芯片46的背面464贴附于第一芯片42的背面424，其有源面462上包含多个焊垫466，而该些焊垫466是以打线技术电性相连于设于基板18e的第一表面20且周设于凹穴24的连接点26b。第一表面20另包含多个焊垫28，而焊垫28上可形成相对应的金属导电料30。基板18e的第二表面22上可设有多个焊垫38。
图8显示本发明的第二实施例的多芯片堆叠的凹穴芯片封装结构10h的示意图。本实施例揭示的凹穴芯片封装结构10h包含一第一芯片42、一第二芯片48及一基板18f。基板18f包含一第一表面20、一相对于该第一表面20的第二表面22及一凹穴24，该凹穴24设于该第一表面20上且其底部32设有多个连接点26a。该凹穴24旁周设阶梯表面40a，其中该阶梯表面40a设有多个连接点26b。第一芯片42的有源面422上包含多个与连接点26a相对应的焊垫426，其中连接点26a和相对应的焊垫426间是以覆晶技术电性相连。第二芯片48的有源面482上设有多个与连接点26b相对应的焊垫486，其中连接点26b和相对应的焊垫486间是以覆晶技术电性相连。第一表面20另包含多个焊垫28，而焊垫28上可形成相对应的金属导电料30。基板18f的第二表面22上可设有多个焊垫38。上述该些第一芯片与第二芯片的组合态样可以为存储器芯片与存储器芯片的组合、存储器芯片与控制芯片的组合、存储器芯片与特殊用途集成电路ASIC芯片的组合、存储器芯片与DSP芯片的组合；其中该存储器芯片的型态可为SRAM、DRAM、Flash、Mask ROM、EPROM或者EEPROM。
图9显示本发明的第三实施例的多芯片堆叠的凹穴芯片封装结构10i的示意图。本实施例揭示的凹穴芯片封装结构10i包含一第一芯片42、一第二芯片48、一第三芯片50及一基板18f。基板18f包含一第一表面20、一相对于该第一表面20的第二表面22及一凹穴24，该凹穴24旁周设阶梯表面40a。第一芯片42与第二芯片48是如图8实施例所示，分别以覆晶技术电性相连于凹穴24的底部与阶梯表面40a。第三芯片50以其背面504贴附于第二芯片48，且第三芯片50的有源面502上的焊垫506是以打线技术电性连接至第一表面20上的连接点26c。连接点26c上更例如可设有凸块36b，例如是结线凸块或者是锡铅凸块或者无铅凸块，以增进电连接特性。于另一实施例中，该凹穴芯片封装结构10i也可不需包含该凸块36b。
第一表面20另包含多个焊垫28，而焊垫28上可形成相对应的金属导电料30。基板18f的第二表面22上可设有多个焊垫38。
图10显示本发明的第四实施例的多芯片堆叠的凹穴芯片封装结构10j的示意图。本实施例揭示的凹穴芯片封装结构10j包含一第一芯片42、一第二芯片48、一第三芯片50、一第四芯片52、一粘胶层54及一基板18g。基板18g包含一第一表面20、一相对于该第一表面20的第二表面22及一凹穴24，该凹穴24旁周设多个阶梯表面40a和40b。第一芯片42和第二芯片48分别以覆晶技术电性相连于凹穴24的底部与阶梯表面40a。第三芯片50如图9所示贴附于第二芯片48，并以打线技术电性连接至阶梯表面40b上的连接点26c，而粘胶层54包覆第三芯片的打线的一部份。本实施例中，粘胶层54可为薄膜覆盖导线(Film on Wire；FOW)层，可降低封装高度与提供导线保护的功效而提升导线的稳定度。连接点26c上更例如可设有凸块36b例如是结线凸块或者是锡铅凸块或者无铅凸块，以增进电连接特性。第四芯片52以粘胶层54粘着于第三芯片50的有源面502上，并以打线技术电性连接至第一表面20上的连接点26d。第一表面20另包含多个焊垫28，而焊垫28上可形成相对应的金属导电料30。基板18g的第二表面22上可设有多个焊垫38。上述该些第一芯片、第二芯片、第三芯片与第四芯片的组合态样可以为存储器芯片与存储器芯片的组合、存储器芯片与控制芯片的组合、存储器芯片与特殊用途集成电路ASIC芯片的组合、存储器芯片与DSP芯片的组合；其中该存储器芯片的型态可为SRAM、DRAM、Flash、Mask ROM、EPROM或者EEPROM。
图11显示本发明第一实施例的具有凹穴芯片封装结构的层叠封装结构(Package on Package)60a的示意图。本实施例的层叠封装结构60a包含第一封装元件62a及第二封装元件64。第一封装元件62a具有凹穴芯片封装结构，其包含一芯片66及一基板18a。基板18a的第一表面20上具有一凹穴24，芯片66配置于该凹穴24，并以打线技术将芯片66上位于有源面662的焊垫664电性连接于第一表面20上的连接点26a，较佳地，该焊垫664更可配置有一凸块例如是结线凸块，以增进打线接合能力跟电连接特性。于另一实施例中，该凹穴芯片封装结构10j也可不需包含该凸块。
基板18a的第二表面22包含多个焊垫68，该些焊垫68分别设有相对应的多个金属导电料70。在本实施例中，第二封装元件64与第一封装件62a结构相同，在此不多赘述。利用该些金属导电料70，第一封装元件62a及第二封装元件64得电性连接。于其他实施例中，第二封装件的架构也可不同于第一封装件62a。
图12显示本发明第二实施例的具有凹穴芯片封装结构的层叠封装结构60b的示意图。本实施例的层叠封装结构60b包含第一封装元件62b及第二封装元件64。第一封装元件62b与第二封装元件64是具有如图3所示的凹穴芯片封装结构10c，其第二表面22上的焊垫38设有多个对应的金属导电料70。第一封装元件62b及第二封装元件64利用该些金属导电料70电性连接。于其他实施例中，第二封装元件64的架构也可不同于第一封装元件62b。
图13显示本发明第三实施例的具有凹穴芯片封装结构的层叠封装结构60c的示意图。本实施例的层叠封装结构60c包含第一封装元件62c及第二封装元件64。第一封装元件62c及第二封装元件64具有如图4所示的凹穴芯片封装结构18d，其第二表面22上的焊垫38设有多个对应的多个金属导电料70。第一封装元件62c及第二封装元件64利用该些金属导电料70电性连接。于其他实施例中，第二封装元件64的架构也可不同于第一封装元件62c。
图14显示本发明第四实施例的具有凹穴芯片封装结构的层叠封装结构60d的示意图。本实施例的层叠封装结构60d包含第一封装元件62d及第二封装元件64。第一封装元件62d及第二封装元件64具有如图5所示的凹穴芯片封装结构10e，其第二表面22上的焊垫38设有多个对应的多个金属导电料70。第一封装元件62d及第二封装元件64利用该些金属导电料70电性连接。于其他实施例中，第二封装元件64的架构也可不同于第一封装元件62d。
图15显示本发明第五实施例的具有凹穴芯片封装结构的层叠封装结构60e的示意图。本实施例的层叠封装结构60e包含第一封装元件62e及第二封装元件64。第一封装元件62e及第二封装元件64具有如图6所示的凹穴芯片封装结构10f，其第二表面22上的焊垫38设有多个对应的多个金属导电料70。第一封装元件62e及第二封装元件64利用该些金属导电料70电性连接。于其他实施例中，第二封装元件64的架构也可不同于第一封装元件62d。
图16显示本发明第六实施例的具有凹穴芯片封装结构的层叠封装结构60f的示意图。本实施例的层叠封装结构60f包含第一封装元件62f及第二封装元件64。第一封装元件62f及第二封装元件64具有如图7所示的凹穴芯片封装结构10g，其第二表面22上的焊垫38设有多个对应的多个金属导电料70。第一封装元件62f及第二封装元件64利用该些金属导电料70电性连接。于其他实施例中，第二封装元件64的架构也可不同于第一封装元件62f。
图17显示本发明第七实施例的具有凹穴芯片封装结构的层叠封装结构60g的示意图。本实施例的层叠封装结构60g包含第一封装元件62g及第二封装元件64。第一封装元件62g及第二封装元件64具有如图8所示的凹穴芯片封装结构10h，其基板18f的第二表面22上的焊垫38设有多个对应的多个金属导电料70。第一封装元件62g及第二封装元件64利用该些金属导电料70电性连接。于其他实施例中，第二封装元件64的架构也可不同于第一封装元件62f。
图18显示本发明第八实施例的具有凹穴芯片封装结构的层叠封装结构60h的示意图。本实施例的层叠封装结构60h包含第一封装元件62h及第二封装元件64。第一封装元件62h及第二封装元件64具有如图9所示的凹穴芯片封装结构10i，其基板18f的第二表面22上的焊垫38设有多个对应的多个金属导电料70。于另一实施例的层叠封装结构中，该第一封装元件62h也可不需包含该连接点上的凸块36b。
第一封装元件62h及第二封装元件64利用该些金属导电料70电性连接。于其他实施例中，第二封装元件64的架构也可不同于第一封装元件62f。
图19显示本发明第九实施例的具有凹穴芯片封装结构的层叠封装结构60i的示意图。本实施例的层叠封装结构60i包含第一封装元件62i及第二封装元件64。第一封装元件62i及第二封装元件64具有如图10所示的凹穴芯片封装结构10j，其基板18g的第二表面22上的焊垫38设有多个对应的多个金属导电料70。第一封装元件62i及第二封装元件64利用该些金属导电料70电性连接。于其他实施例中，第二封装元件64的架构也可不同于第一封装元件62f。于另一实施例的层叠封装结构中，该第一封装元件62i也可不需包含该连接点上的凸块36b。
一实施例中，图11至图19揭示的第二封装元件64亦可具有凹穴芯片封装结构。上述该些第一封装元件与第二封装元件的组合态样可以为存储器芯片封装元件与存储器芯片封装元件的组合、存储器芯片封装元件与控制芯片封装元件的组合、存储器芯片封装元件与特殊用途集成电路ASIC芯片封装元件的组合、存储器芯片封装元件与DSP芯片封装元件的组合；其中该存储器芯片封装元件的型态可为SRAM、DRAM、Flash、Mask ROM、EPROM或者EEPROM。
上述各实施例中，基板的材质可为有机材质、陶瓷、玻璃、硅或金属等。
综上所述，借由本发明揭示的凹穴芯片封装结构可降低芯片封装后的高度，故可增加运用此结构的电子产品的移动性。凹穴芯片封装结构中具有较佳电连接路径的设计，故可提高该电子产品的性能且不会造成信号传递不良。同时本发明揭示粘胶层可为薄膜覆盖焊线(Film on Wire；FOW)层，因此可降低封装高度与提供导线保护的功效而提升导线的稳定度。
本发明的技术内容及技术特点已揭示如上，然而熟悉本项技术的人士仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示的内容，而应包括各种不背离本发明的替换及修饰，并为所附的权利要求书所涵盖。

Claims (21)

1.一种凹穴芯片封装结构，包含：
一个第一芯片，包含一第一有源面、一第一背面和设于该第一有源面上的多个第一焊垫；
一基板，包含一第一表面及一相对于该第一表面的第二表面，其中该第一表面具有一凹穴，并该第一芯片是配置于该凹穴；以及
多个连接点，设于该第一表面及该凹穴的底部中至少一者的表面；
其中，该多个第一焊垫与该多个连接点是电性相连。
2.根据权利要求1的凹穴芯片封装结构，其特征在于，还包含多个凸块，其中该多个第一焊垫与该多个连接点是借由该多个凸块而彼此电性相连。
3.根据权利要求2的凹穴芯片封装结构，其特征在于，还包含一个第二芯片及多个第一导线，其中该第二芯片包含一第二有源面、一第二背面和设于该第二有源面上的多个第二焊垫，又该第二背面和该第一背面相接合，并该多个第二焊垫与该多个第一连接点是借由该多个第一导线而彼此电性相连。
4.根据权利要求1的凹穴芯片封装结构，其特征在于，还包含一个第二芯片、多个导线及一粘胶层，其中该第二芯片包含一第二有源面、一第二背面和设于该第二有源面上的多个第二焊垫，又该第二背面和该第一有源面借由该粘胶层相接合，并该多个第一焊垫及该多个第二焊垫是借由该多个导线与该多个连接点电性相连。
5.根据权利要求4的凹穴芯片封装结构，其特征在于，该粘胶层是一薄膜覆盖焊线层。
6.根据权利要求3或4的凹穴芯片封装结构，其特征在于，该些芯片的组合态样可以为存储器芯片与存储器芯片的组合、存储器芯片与控制芯片的组合、存储器芯片与特殊用途集成电路ASIC芯片的组合、存储器芯片与DSP芯片的组合；其中该存储器芯片的型态为SRAM、DRAM、Flash、Mask ROM、EPROM或者EEPROM。
7.一种层叠封装结构，包含：
一具有权利要求1至5任一项的凹穴芯片封装结构的第一封装元件，其中该第一封装元件另包含设于该基板的该第二表面上的多个第二焊垫及分别设于该多个第二焊垫上的多个第二金属导电料；以及
一第二封装元件；
其中，该第二封装元件是固定于该多个第二金属导电料，并和该第一封装元件电性相连。
8.根据权利要求7的层叠封装结构，其特征在于，该第二封装元件具有权利要求1至5任一项的凹穴芯片封装结构。
9.根据权利要求7的层叠封装结构，其特征在于，该些第一封装元件与该第二封装元件的组合态样可以为存储器芯片封装元件与存储器芯片封装元件的组合、存储器芯片封装元件与控制芯片封装元件的组合、存储器芯片封装元件与特殊用途集成电路ASIC芯片封装元件的组合、或存储器芯片封装元件与DSP芯片封装元件的组合；其中该存储器芯片封装元件的型态可为SRAM、DRAM、Flash、Mask ROM、EPROM或者EEPROM。
10.一种凹穴芯片封装结构，包含：
多个芯片，各芯片包含一有源面、一背面和设于该有源面上的多个焊垫；
一基板，包含一第一表面及一相对于该第一表面的第二表面，其中该第一表面具有一凹穴及围绕于该凹穴的至少一个阶梯表面，并该多个芯片是堆叠收容于该凹穴内；以及
多个连接点，设于该第一表面、该凹穴的底部及该阶梯表面中至少一者的表面；
其中该多个焊垫与该多个连接点是电性相连。
11.根据权利要求10的凹穴芯片封装结构，其特征在于，还包含多个金属导线，其中该多个芯片的多个焊垫分别借由该多个金属导线电性相连至对应的该阶梯表面上的该多个连接点、该第一表面上的该多个连接点及/或该凹穴的该底部的该多个连接点。
12.根据权利要求11的凹穴芯片封装结构，其特征在于，还包含至少一粘胶层，两相邻该芯片的该有源面及该背面借由该粘胶层相接合。
13.根据权利要求12的凹穴芯片封装结构，其特征在于，该粘胶层是一薄膜覆盖焊线层。
14.根据权利要求10的凹穴芯片封装结构，其特征在于，还包含多个凸块，其中该多个焊垫与该多个连接点系借由该多个凸块而彼此电性相连。
15.根据权利要求10的凹穴芯片封装结构，其特征在于，还包含多个金属导线及多个凸块，其中一部分的该多个芯片的该多个焊垫借由该多个金属导线电性相连至对应的该多个连接点，另一部份的该多个芯片的该多个焊垫借由该多个凸块电性相连至对应的该多个连接点。
16.根据权利要求15的凹穴芯片封装结构，其特征在于，还包含至少一薄膜覆盖焊线层，两相邻该芯片的一该有源面及一该背面借由该薄膜覆盖焊线层相接合。
17.根据权利要求15的凹穴芯片封装结构，其特征在于，还包含至少一粘着层，两相邻该芯片的两该背面借由该粘着层相接合。
18.根据权利要求10的凹穴芯片封装结构，其特征在于，该些芯片的组合态样可以为存储器芯片与存储器芯片的组合、存储器芯片与控制芯片的组合、存储器芯片与特殊用途集成电路ASIC芯片的组合或存储器芯片与DSP芯片的组合；其中该存储器芯片的型态可为SRAM、DRAM、Flash、Mask ROM、EPROM或者EEPROM。
19.一种层叠封装结构，包含：
一具有权利要求10至17任一项的凹穴芯片封装结构的第一封装元件，其中该第一封装元件另包含设于该基板的该第二表面上的多个第二焊垫及分别设于该多个第二焊垫上的多个第二金属导电材；以及
一第二封装元件；
其中，该第二封装元件是固定于该多个第二金属导电材，并和该第一封装元件电性相连。
20.根据权利要求19的层叠封装结构，其特征在于，该第二封装元件具有权利要求10至17任一项的凹穴芯片封装结构。
21.根据权利要求19的层叠封装结构，其特征在于，该些第一封装元件与该第二封装元件的组合态样可以为存储器芯片封装元件与存储器芯片封装元件的组合、存储器芯片封装元件与控制芯片封装元件的组合、存储器芯片封装元件与特殊用途集成电路ASIC芯片封装元件的组合、或存储器芯片封装元件与DSP芯片封装元件的组合；其中该存储器芯片封装元件的型态可为SRAM、DRAM、Flash、Mask ROM、EPROM或者EEPROM。
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