CN101826495B - 窗口型半导体封装构造 - Google Patents

窗口型半导体封装构造 Download PDF

Info

Publication number
CN101826495B
CN101826495B CN 200910126072 CN200910126072A CN101826495B CN 101826495 B CN101826495 B CN 101826495B CN 200910126072 CN200910126072 CN 200910126072 CN 200910126072 A CN200910126072 A CN 200910126072A CN 101826495 B CN101826495 B CN 101826495B
Authority
CN
China
Prior art keywords
window
substrate
wiring passage
shaped semiconductor
semiconductor encapsulation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN 200910126072
Other languages
English (en)
Other versions
CN101826495A (zh
Inventor
李国源
陈永祥
邱文俊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Walton Advanced Engineering Inc
Original Assignee
Walton Advanced Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Walton Advanced Engineering Inc filed Critical Walton Advanced Engineering Inc
Priority to CN 200910126072 priority Critical patent/CN101826495B/zh
Publication of CN101826495A publication Critical patent/CN101826495A/zh
Application granted granted Critical
Publication of CN101826495B publication Critical patent/CN101826495B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Wire Bonding (AREA)

Abstract

本发明是有关于一种窗口型半导体封装构造，主要包含一基板、一芯片、一黏晶胶以及一模封胶体。基板的上表面与下表面各形成有一第一防焊层与一第二防焊层。黏晶胶黏接芯片的主动面至基板的第一防焊层，并使芯片的焊垫对准于基板的接线通道内。第一防焊层具有一开孔，其显露接线通道但不与接线通道切齐，以使第一防焊层至接线通道的侧边之间构成一可供模封胶体填入的缺口，能防止在接线通道的侧边处造成芯片主动面的受损，以确保制成品的结构完整性及优良率。

Description

窗口型半导体封装构造
技术领域
本发明涉及一种半导体装置，特别是涉及一种窗口型半导体封装构造。
背景技术
在半导体封装领域中，窗口型半导体封装构造能将内部电性传输路径集中于基板的接线通道(依细部架构或形状不同，接线通道或可称为通孔、槽孔或窗口)，以能有效缩小封装产品的尺寸，因而得以符合电子产品轻薄短小的发展趋势。接线通道可允许金属线或是其它已知的线状导电元件穿过基板，以电性连接基板与芯片，故可有效隐藏金属线而减少封装厚度。另以利用一模封胶体将金属线与芯片适当密封，以达到保护效果。然而在接线通道的边缘为模封胶体与黏晶胶的接合处，导致芯片的主动面同时被模封胶体与黏晶胶所覆盖。又，芯片主动面为积体电路形成表面，比芯片背面更为敏感，容易受到封胶影响而产生损伤。
请参阅图1所示，一种现有习知的窗口型半导体封装构造100主要包含一基板110、一芯片120、一黏晶胶130、多个金属线140以及一模封胶体150。该基板110具有一上表面111、一下表面112以及一接线通道113。通常该基板110具有线路图案与防焊层结构，例如印刷电路板。该上表面111与该下表面112各形成有一内防焊层114与一外防焊层115。设在该基板110的该下表面112的多个球垫117外露于该外防焊层115。该基板110的上表面111用以承载该芯片120，其是利用该黏晶胶130黏着该芯片120的一主动面121。该黏晶胶130涂布于该基板110的该上表面111且不覆盖该接线通道113，用以黏接该芯片120的该主动面121至该基板110的该上表面111。并利用所述金属线140通过该接线通道113，以电性连接该芯片120的多个焊垫122至该基板110。藉由该模封胶体150包覆该芯片120与所述焊垫122。此外，多个焊球160是设置于所述球垫117，以供对外表面接合。
如图1所示，当进行模封程序时该模封胶体150填充入该接线通道113以及形成在该接线通道113周边与在该芯片120与该基板110之间的缝隙，以包覆该黏晶胶130。由于该缝隙比该接线通道113更为狭小，仅约有该黏晶胶130的厚度，该模封胶体150不容易填入该缝隙，在芯片120的主动面121会形成气洞(void)，并且形成该模封胶体150的模流冲击与模封后的应力会损伤该芯片120的该主动面121，影响整体封装构造100的品质。
请参阅图2所示，为另一种现有习知的窗口型半导体封装构造，该窗口型半导体封装构造200与前例大致相同，但省略了内防焊层的设置，可节省了内防焊层的设置成本并有利于该基板110与该模封胶体150的结合。然而，在此构造中，即使该基板110的该上表面111不具有内防焊层，形成在该接线通道113周边与在该芯片120与该基板110之间的缝隙仍是狭小并且容易受到黏晶压力与黏晶胶130的黏度特性而产生变化，对于该芯片120的该主动面121受到损伤的问题仍无法改善。此外，该基板110的该下表面111具有该外防焊层115，在升温条件下，该基板110容易因上下表面的热应力(theraml stress)不同，而产生翘曲(warpage)现象，翘曲引起的应力会使内部的芯片破裂(crack)或电子元件损坏。
由此可见，上述现有的窗口型半导体封装构造在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型的窗口型半导体封装构造，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
发明内容
本发明的主要目的在于，克服现有的窗口型半导体封装构造存在的缺陷，而提供一种新型的窗口型半导体封装构造，所要解决的技术问题是使其能防止在接线通道的侧边处造成芯片主动面的受损，以确保制成品的结构完整性及优良率，非常适于实用。
本发明的另一目的在于，提供一种新型的窗口型半导体封装构造，所要解决的技术问题是使其基板在局部挖空(routing)以形成接线通道的过程中，防止在基板的上表面的防焊层产生断裂或剥离分层，从而更加适于实用。
本发明的再一目的在于，提供一种新型的窗口型半导体封装构造，所要解决的技术问题是使其有效控制黏晶胶的溢流，以避免溢胶至芯片焊垫，以确保黏晶作业的品质，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种窗口型半导体封装构造，包含：一基板，具有一上表面、一下表面以及至少一接线通道，其中该上表面形成有一第一防焊层；一芯片，具有一主动面以及多个设于该主动面的焊垫；一黏晶胶，黏接该芯片的该主动面至该基板的该第一防焊层，并使所述焊垫对准于该接线通道内；多个金属线，是经过该接线通道而电性连接该芯片的所述焊垫至该基板；以及一模封胶体，至少形成于该接线通道内，以密封所述金属线；其中，该第一防焊层具有一第一开孔，其显露该接线通道但不与该接线通道切齐，以使该第一防焊层至该接线通道的侧边之间构成一可供该模封胶体填入的缺口，并且该模封胶体填入于该缺口的厚度大于该黏晶胶的厚度。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的窗口型半导体封装构造，其中所述的缺口为环形，并围绕该接线通道。
前述的窗口型半导体封装构造，其中所述的缺口包含多个条形，其排列于该接线通道的两侧。
前述的窗口型半导体封装构造，其中所述的缺口包含多个区块状，其位于该接线通道的两侧中央。
前述的窗口型半导体封装构造，其中所述的缺口为一槽道，其是连通该基板的该上表面的两相对侧。
前述的窗口型半导体封装构造，其中所述的模封胶体更形成于该基板的该上表面，并且该模封胶体完全密封该芯片与该黏晶胶。
前述的窗口型半导体封装构造，其中所述的下表面形成有一第二防焊层，具有一显露区，以显露但不与该接线通道切齐。
前述的窗口型半导体封装构造，其中所述的第二防焊层具有多个第二开孔，并另包含多个焊球，其是通过所述第二开孔接合至该基板的多个球垫。
前述的窗口型半导体封装构造，其中所述的基板另具有多个接球孔，以显露位于该上表面的多个球垫，并且该窗口型半导体封装构造另包含多个焊球，其是通过所述接球孔接合至所述球垫。
前述的窗口型半导体封装构造，其中所述的基板为一种仅有单面线路层的基板。
前述的窗口型半导体封装构造，其中所述的基板的该第一防焊层具有多个周边开孔，所述周边开孔邻近于该芯片的侧缘。
前述的窗口型半导体封装构造，其中所述的周边开孔与该第一开孔连接而呈环形。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明窗口型半导体封装构造至少具有下列优点及有益效果：
一、利用可黏接黏晶胶的第一防焊层在基板的上表面的非完整覆盖方式作为其中的一技术手段，以使该第一防焊层至该接线通道的侧边之间构成一可供该模封胶体填入的缺口，并且该模封胶体填入于该缺口的厚度大于该黏晶胶的厚度，能防止在接线通道的侧边处造成芯片主动面的受损，以确保制成品的结构完整性及优良率。此外，能有助于模封胶体填满该缺口，以防止气洞产生。
二、利用两面防焊层在基板的上下表面的非完整覆盖方式作为其中的一技术手段，使上下防焊层皆不覆盖到基板的接线通道的切割线，基板在局部挖空(routing)以形成接线通道的过程中，能防止或减轻在基板的上表面的防焊层产生断裂或剥离分层。
三、利用可黏接黏晶胶的第一防焊层在基板的上表面的非完整覆盖方式作为其中的一技术手段，第一防焊层至接线通道的侧边之间构成一可供该模封胶体填入的缺口，能提供黏晶胶的溢流空间，有效控制黏晶胶的溢流，更有利于溢胶至芯片焊垫的控制，以确保黏晶作业的品质。
综上所述，本发明揭示一种窗口型半导体封装构造，主要包含一基板、一芯片、一黏晶胶以及一模封胶体。基板的上表面与下表面各形成有一第一防焊层与一第二防焊层。黏晶胶黏接芯片的主动面至基板的第一防焊层，并使芯片的焊垫对准于基板的接线通道内。第一防焊层具有一开孔，其显露接线通道但不与接线通道切齐，以使第一防焊层至接线通道的侧边之间构成一可供模封胶体填入的缺口，能防止在接线通道的侧边处造成芯片主动面的受损，以确保制成品的结构完整性及优良率。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1为一种现有习知的窗口型半导体封装构造的截面示意图。
图2为另一种现有习知的窗口型半导体封装构造的截面示意图。
图3为依据本发明的第一具体实施例的一种窗口型半导体封装构造的截面示意图以及第一防焊层的缺口的局部放大图。
图4A至图4D为依据本发明的第一具体实施例的窗口型半导体封装构造的第一防焊层的缺口不同变化例的俯视图。
图5A至图5B为依据本发明的第一具体实施例的窗口型半导体封装构造的基板在局部挖空(routing)以形成接线通道的过程中的截面示意图。
图6为依据本发明的第二具体实施例的另一种窗口型半导体封装构造的截面示意图。
图7为依据本发明的第三具体实施例的另一种窗口型半导体封装构造的截面示意图。
L：切割线
100：窗口型半导体封装构造
110：基板         111：上表面      112：下表面
113：接线通道     114：内防焊层
115：外防焊层     117：球垫
120：芯片         121：主动面      122：焊垫
130：黏晶胶       140：金属线      150：模封胶体
160：焊球
200：窗口型半导体封装构造
300：窗口型半导体封装构造
310：基板         311：上表面      312：下表面
313：接线通道     314：第一防焊层  314A：第一开孔
315：第二防焊层   315A：第二开孔   315B：显露区
316：缺口         317：球垫
320：芯片         321：主动面      322：焊垫
330：黏晶胶       340：金属线      350：模封胶体
360：焊球         400：窗口型半导体封装构造
414B：周边开孔    500：窗口型半导体封装构造
518接球孔
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的窗口型半导体封装构造其具体实施方式、结构、特征及其功效，详细说明如后。
有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明，当可对本发明为达成预定目的所采取的技术手段及功效得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。
依据本发明的第一具体实施例，一种窗口型半导体封装构造说明于图3的截面示意图。该窗口型半导体封装构造300主要包含一基板310、一芯片320、一黏晶胶330、多个金属线340以及一模封胶体350。
上述的基板310可为一具有单层线路或多层线路的线路基板，例如印刷电路板、陶瓷基板、玻璃基板、薄膜基板或是预模导线架。较佳地，该基板310可选用一种可降低成本制作的仅有单面线路层的基板，可省去电性布局的复杂度与工艺(即制程，本文均称为工艺)困扰，提高信号处理高速化，并降低基板的制作成本并提供适当的载体刚性。如为多层线路，则该基板310内另应设有电性导通孔(图中未绘出)，以连接不同层的线路层。
上述的基板310具有一上表面311、一下表面312以及至少一接线通道313，其中该上表面311形成有一第一防焊层314。在本实施例中，如图3所示，该下表面312可形成有一第二防焊层315。该第一防焊层314与该第二防焊层315即是俗称的“绿漆”(solder mask or solder resist)，主要是以液态方式涂布于基板的表面，以形成一遮覆导电迹线免于受外界水气、污染物侵害的保护层，通常该第一防焊层314与该第二防焊层315可为液态感光性防焊层(liquid photoimagable solder mask，LPI)、感光性覆盖层(photoimagable cover layer，PIC)、或可为一般非感光性介电材质的非导电油墨或覆盖层(cover layer)。在本实施例中，如图3与图4A所示，该接线通道313可为狭长形的中央槽孔，并贯穿该上表面311与该下表面312。在本实施例中，一线路层可形成于该基板310的该下表面312，以构成多个球垫317与多个内接垫，并可达到电性连接。
如图3所示，该芯片320是面朝下而贴设于该基板310的该上表面311，该芯片320具有一主动面321以及多个设于该主动面321的焊垫322。该芯片320为微处理芯片、图形显示芯片或各种存储器芯片。在本实施例中，所述焊垫322是分布排列于该芯片320的主动面321的中央，即中央焊垫(central pad)。
上述的黏晶胶330是黏接该芯片320的该主动面321至该基板310的该第一防焊层314，并使所述焊垫322对准于该接线通道313内。详细而言，该黏晶层330是局部覆盖于该第一防焊层314上，该黏晶层330的材质可以选自B阶胶体、黏性胶片(film)、环氧黏胶(epoxy)、非导电胶或液态胶体或是其它可多阶固化的黏晶材料。
所述金属线340是经过该接线通道313而电性连接该芯片320的所述焊垫322至该基板310，例如接合至该基板310位于该下表面312的接指。在本实施例中，所述金属线340是打线形成的焊线(bonding wires)。该模封胶体350至少形成于该接线通道313内，以密封所述金属线340。该模封胶体350可为具有填充物的树脂化合物，例如环氧模封化合物(EMC)。详细而言，该模封胶体350可更形成于该基板310的该上表面311，更可完全密封该芯片320与该黏晶胶330，以使该芯片320及所述金属线340与外界气密隔离，而不致受外界冲击(impact)或污染物侵害。
详细而言，如图3及其放大图所示，该第一防焊层314具有一第一开孔314A，其是显露该接线通道313但不与该接线通道313切齐，以使该第一防焊层314至该接线通道313的侧边之间构成一缺口316。该缺口316可供该模封胶体350的填入。并且，该模封胶体350填入于该缺口316的厚度大于该黏晶胶330的厚度。因此，利用该缺口316能扩大形成在该接线通道313侧边与在该芯片220与该基板210之间的缝隙，故该模封胶体350填入在该缺口316的厚度可等于该黏晶胶330的厚度加上该第一防焊层314的厚度，相较于现有习知的封装构造，厚度与空间明显增多，特别是在黏晶工艺中，无法准确控制该黏晶胶330的厚度时，该缺口316提供了该模封胶体350填入黏晶缝隙的最低下限值，有利于该模封胶体350在模封时填充至该缺口316，并能防止在该接线通道313处造成该芯片320的该主动面321的受损，以确保制成品的结构完整性及优良率。
具体而言，如图4A至图4C所示，该第一防焊层314的该缺口316的形状可选自环形、矩形或其他形状。如图4A所示，该缺口316为环形，并围绕该接线通道313，以使该第一防焊层314完全不与该接线通道313切齐。或者，如图4B所示，该缺口316可包含多个条形，其是排列于该接线通道313的两侧，以使该第一防焊层314不与该接线通道313的两平行侧边切齐。或者，在一变化例中，如图4C所示，该缺口316可包含多个区块状，其是位于该接线通道313的两侧中央，以使该第一防焊层314不与该接线通道313的两平行侧边的某一容易形成气洞的区段相切齐。或者，在另一变化例中，如图4D所示，该缺口316可为一槽道，其是连通该基板310的该上表面311的两相对侧，可帮助该模封胶体350的模流可由该接线通道313的一端导入以及由另一端排出，达到方便在该接线通道313进行灌注胶体的功效。该缺口316的形状可由制作该第一防焊层314时使用的曝光显影技术加以控制。或者，该缺口316能在该第一防焊层314的涂布工艺中同步形成，兼具有制造容易而不会额外增加基板制造成本及制造步骤的功效。
此外，该缺口316能提供该黏晶胶330的溢流空间、有效控制该黏晶胶330的溢胶状况，当有溢胶时，将被导流至该第一防焊层314的该缺口316(如图3的放大图所示)，但以不填满该缺口316为较佳，以使该黏晶胶330不致溢胶至所述焊垫322而产生不当的溢胶问题，以确保黏晶作业的品质。
如图3所示，该第二防焊层315可具有多个第二开孔315A，并另包含多个焊球360，其是通过所述第二开孔315A接合至该基板310的所述球垫317，使该封装构造300具有球格阵列封装型态，以对外表面接合。具体而言，该第二防焊层315另包含有一显露区315B，以显露该接线通道313与所述内接垫，以供后续打线。因此，该基板310的两面防焊层314与315皆非完整覆盖在该基板310的上下表面，不与该接线通道313相切齐，具有改善在基板工艺中局部挖空(routing)以形成该接线通道313的工艺优良率。
请参阅图5A与图5B的截面示意图，本发明进一步说明该基板310在局部挖空(routing)以形成该接线通道313的过程，以彰显本案的功效。
如图5A所示，该第一防焊层314与该第二防焊层315分别形成在该基板310的该上表面311与该下表面312。该第一防焊层314与该第二防焊层315的涂布方式大致可分为：网印(screen printing)、帘幕涂布(curtaincoating)、喷雾涂布(spray coating)、滚轮涂布(roller coating)等。该第一防焊层314与该第二防焊层315的厚度通常为相同，但在不同实施例中，亦可适当加厚该第一防焊层314的厚度以达到蓄胶与容易封胶填满的功效。
如图5A与图5B所示，该第一防焊层314的该第一开孔314A显露该基板310的该接线通道313的切割线L，即不覆盖到该切割线L并不与该接线通道313切齐。该第二防焊层315的该显露区315B是显露该接线通道313与所述内接垫，不覆盖到该切割线L，故不与切割后形成的该接线通道313切齐。
如图5B所示，在局部挖空(routing)以形成该接线通道313的过程中，切割刀(图未绘出)是不会磨切到或减少磨切该第一防焊层314与该第二防焊层315。
因此，在上述的窗口型半导体封装构造300中，利用该第一防焊层314形成该缺口316，有利于该模封胶体350在模封时填充至该缺口316，扩充该缺口316的空间，能防止在该接线通道313处造成该芯片320的该主动面321的受损，以确保制成品的结构完整性及优良率。此外，该基板310在局部挖空(routing)以形成该接线通道313的过程中，防止在该基板310的该第一防焊层314与该第二防焊层315产生断裂或剥离分层。
依据本发明的第二具体实施例，另一种窗口型半导体封装构造说明于图6的截面示意图。该窗口型半导体封装构造400主要包含一基板310、一芯片320、一黏晶胶330、多个金属线340以及一模封胶体350。其中与第一实施例相同的主要元件将以相同符号标示，故可理解亦具有上述的相同作用，在此不再予以赘述。
较佳地，该基板310的该第一防焊层314具有多个周边开孔414B，所述周边开孔414B邻近于该芯片320的侧缘。尤佳地，所述周边开孔414B与该第一开孔314A可连接而呈环形，以环绕在该芯片320的侧缘到靠近所述焊垫322的一中心部位，以使该第一防焊层314在该芯片320的下方呈现至少两个岛状支撑垫，以作为该黏晶胶330的设置区域并提供黏晶后的基本灌胶缝隙，该第一防焊层314的厚度加上该黏晶胶330的厚度可作为在该芯片320与该基板310之间的灌胶缝隙。因此，该缺口316与所述周边开孔414B能提供该黏晶胶330的溢流空间，有效控制该黏晶胶330的溢胶状况，当有溢胶时，将被导流至该第一防焊层314的该缺口316与所述周边开孔414B，以使该黏晶胶330不致溢胶至所述焊垫322与流出该基板310的该上表面311而产生不当的溢胶问题，以确保黏晶作业的品质。
依据本发明的第三具体实施例，另一种窗口型半导体封装构造说明于图7的截面示意图。其中与第一实施例相同的主要元件将以相同符号标示，不再细加赘述。该窗口型半导体封装构造500主要包含一基板310、一芯片320、一黏晶胶330、多个金属线340以及一模封胶体350。
在本实施例中，该基板310可为一种仅有单面线路层的基板，可降低成本制作以及可省去电性布局的复杂度与工艺困扰。如图7所示，所述金属线340可为该基板310的内部元件，例如悬空内引线。位于该基板310上表面311的该线路层可构成所述球垫317与所述金属线340，并可利用内引脚压合治具(ILB bonding head)将所述金属线340压合接触至所述焊垫322，而与该芯片320电性连接。该基板310可另具有多个接球孔518，以显露位于该上表面311的所述球垫317。所述焊球360是通过所述接球孔518并接合至所述球垫317，以作为与外部连接的电性端子。该第一防焊层314是非完整形成于该基板310的该上表面311。更具体地，除了具有第一开孔314A，该第一防焊层314的周边可不对齐该基板310的该上表面311，以构成在该基板310上的一体贴附的、独立的且电绝缘的支撑垫，并提供该接线通道313的侧边上可供该模封胶体350填入的缺口316。
在黏晶步骤时，该缺口316能提供该黏晶胶330的溢流空间、有效控制该黏晶胶330的溢胶状况，并有利于该模封胶体350在模封时填充至该缺口316。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (12)

1.一种窗口型半导体封装构造，其特征在于其包含：
一基板，具有一上表面、一下表面以及至少一接线通道，其中该上表面形成有一第一防焊层；
一芯片，具有一主动面以及多个设于该主动面的焊垫；
一黏晶胶，黏接该芯片的该主动面至该基板的该第一防焊层，并使所述焊垫对准于该接线通道内；
多个金属线，是经过该接线通道而电性连接该芯片的所述焊垫至该基板；以及
一模封胶体，至少形成于该接线通道内，以密封所述金属线；
其中，该第一防焊层具有一第一开孔，其显露该接线通道但不与该接线通道切齐，以使该第一防焊层至该接线通道的侧边之间构成一供该模封胶体填入的缺口，并且该模封胶体填入于该缺口的厚度大于该黏晶胶的厚度。
2.根据权利要求1所述的窗口型半导体封装构造，其特征在于其中所述的缺口为环形，并围绕该接线通道。
3.根据权利要求1所述的窗口型半导体封装构造，其特征在于其中所述的缺口包含多个条形，其排列于该接线通道的两侧。
4.根据权利要求1所述的窗口型半导体封装构造，其特征在于其中所述的缺口包含多个区块状，其位于该接线通道的两侧中央。
5.根据权利要求1所述的窗口型半导体封装构造，其特征在于其中所述的缺口为一槽道，其是连通该基板的该上表面的两相对侧。
6.根据权利要求1所述的窗口型半导体封装构造，其特征在于其中所述的模封胶体更形成于该基板的该上表面，并且该模封胶体完全密封该芯片与该黏晶胶。
7.根据权利要求1所述的窗口型半导体封装构造，其特征在于其中所述的下表面形成有一第二防焊层，具有一显露区，以显露但不与该接线通道切齐。
8.根据权利要求7所述的窗口型半导体封装构造，其特征在于其中所述的第二防焊层具有多个第二开孔，并另包含多个焊球，其是通过所述第二开孔接合至该基板的多个球垫。
9.根据权利要求1所述的窗口型半导体封装构造，其特征在于其中所述的基板另具有多个接球孔，以显露位于该上表面的多个球垫，并且该窗口型半导体封装构造另包含多个焊球，其是通过所述接球孔接合至所述球垫。
10.根据权利要求1、8或9项所述的窗口型半导体封装构造，其特征在于其中所述的基板为一种仅有单面线路层的基板。
11.根据权利要求1所述的窗口型半导体封装构造，其特征在于其中所述的基板的该第一防焊层具有多个周边开孔，所述周边开孔邻近于该芯片的侧缘。
12.根据权利要求11所述的窗口型半导体封装构造，其特征在于其中所述周边开孔与该第一开孔连接而呈环形。
CN 200910126072 2009-03-06 2009-03-06 窗口型半导体封装构造 Expired - Fee Related CN101826495B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 200910126072 CN101826495B (zh) 2009-03-06 2009-03-06 窗口型半导体封装构造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 200910126072 CN101826495B (zh) 2009-03-06 2009-03-06 窗口型半导体封装构造

Publications (2)

Publication Number Publication Date
CN101826495A CN101826495A (zh) 2010-09-08
CN101826495B true CN101826495B (zh) 2011-07-27

Family

ID=42690326

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 200910126072 Expired - Fee Related CN101826495B (zh) 2009-03-06 2009-03-06 窗口型半导体封装构造

Country Status (1)

Country Link
CN (1) CN101826495B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102184908A (zh) * 2011-04-26 2011-09-14 日月光半导体制造股份有限公司 进阶式四方扁平无引脚封装结构及其制作方法
CN109192660A (zh) * 2018-09-12 2019-01-11 三星半导体(中国)研究开发有限公司 柔性封装件
US11482504B2 (en) 2020-09-16 2022-10-25 Micron Technology, Inc. Edge-notched substrate packaging and associated systems and methods

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW486721B (en) * 2000-08-30 2002-05-11 Acer Display Tech Inc Plasma display having auxiliary bonding pad
US6501187B1 (en) * 2001-11-21 2002-12-31 Nai Hua Yeh Semiconductor package structure having central leads and method for packaging the same
CN2566454Y (zh) * 2002-08-21 2003-08-13 南茂科技股份有限公司 防止压模溢胶的电路基板
CN101207095A (zh) * 2006-12-21 2008-06-25 力成科技股份有限公司 防止溢胶的球格阵列封装构造

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW486721B (en) * 2000-08-30 2002-05-11 Acer Display Tech Inc Plasma display having auxiliary bonding pad
US6501187B1 (en) * 2001-11-21 2002-12-31 Nai Hua Yeh Semiconductor package structure having central leads and method for packaging the same
CN2566454Y (zh) * 2002-08-21 2003-08-13 南茂科技股份有限公司 防止压模溢胶的电路基板
CN101207095A (zh) * 2006-12-21 2008-06-25 力成科技股份有限公司 防止溢胶的球格阵列封装构造

Also Published As

Publication number Publication date
CN101826495A (zh) 2010-09-08

Similar Documents

Publication Publication Date Title
CN101998213B (zh) 一种mems麦克风的封装结构及晶圆级封装方法
CN102543937B (zh) 一种芯片上倒装芯片封装及制造方法
CN100568498C (zh) 半导体器件及其制造方法
CN102709259B (zh) 非数组凸块的覆晶模封构造与方法
US8455989B2 (en) Package substrate having die pad with outer raised portion and interior recessed portion
JP2002270638A (ja) 半導体装置および樹脂封止方法および樹脂封止装置
JP2012253190A (ja) 半導体パッケージ及びその実装方法
US7642662B2 (en) Semiconductor device and method of manufacturing the same
TWI380424B (en) Window type semiconductor package
CN101789414B (zh) 超薄半导体芯片封装结构及其制造工艺
CN101826495B (zh) 窗口型半导体封装构造
CN103681358B (zh) 芯片封装基板和结构及其制作方法
JP2009177061A (ja) 半導体装置及び半導体装置の製造方法
TWI417040B (zh) 形成雙面電磁遮蔽層之半導體封裝方法及構造
CN100463157C (zh) 防止粘晶胶污染芯片焊垫的封装构造及其基板
CN103303012B (zh) 阻容与裸片共面的印刷方法
CN110635016B (zh) 一种miniled基板封装方法
CN104254190B (zh) 电路板的制作方法
KR101478510B1 (ko) 반도체 패키지 제조 방법
JP2011096865A (ja) 基板部材、モジュール、電気機器、およびモジュールの製造方法
TWI435429B (zh) 孔對孔貫穿之半導體封裝構造
CN101777502B (zh) 倒装芯片封装方法
TWI417039B (zh) 增進電磁遮蔽層接地連接之半導體封裝構造
CN102751203A (zh) 半导体封装结构及其制作方法
US8878070B2 (en) Wiring board and method of manufacturing a semiconductor device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110727

CF01 Termination of patent right due to non-payment of annual fee