CN101819957A - 晶片封装结构及封装基板 - Google Patents

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Abstract

一种晶片封装结构及封装基板，该晶片封装结构，适于放置在一承载器上且包括一封装基板及一晶片。封装基板包括一叠合层、一图案化导电层、一防焊层、至少一外部接垫及一垫高图案。图案化导电层配置于叠合层的一第一表面上且具有至少一内部接垫。防焊层配置于第一表面上且具有至少一暴露出内部接垫的开口。外部接垫配置于防焊层上，位于开口内并与内部接垫连接。垫高图案配置于防焊层上且其相对于第一表面的高度大于外部接垫相对于第一表面的高度。当封装基板经由垫高图案放置在承载器上时，外部接垫不接触承载器。晶片位于叠合层的一第二表面，且电性连接至封装基板。本发明可提升晶片组装至封装基板后的可靠度。

Description

晶片封装结构及封装基板
技术领域
本发明有关于一种晶片封装技术，且特别有关于一种封装基板及采用此封装基板的晶片封装结构。
背景技术
目前在半导体封装技术中，封装基板(package substrate)是经常使用的构装组件之一。封装基板包括多层图案化线路层(patterned conductive layer)以及多层介电层(dielectric layer)交替叠合而成，且两线路层之间可通过导电孔(conductive via)而彼此电性连接。两最外层的图案化导电层具有多个接垫。封装基板还具有两分别覆盖两最外层图案化导电层的防焊层(solder mask layer)，而这些防焊层具有多个开口，且这些开口分别暴露出这些接垫的一部分，用以定义出接垫的接合区域。
晶片可通过覆晶接合(flip chip bonding)或打线接合(wirebonding)等方式组装至封装基板，以形成一晶片封装结构。此外，封装基板还可经由多个焊球(solder ball)组装至外部组件(例如印刷电路板)，其中焊球配置于封装基板的接垫上。然而，当接垫的接合区域由防焊层的开口所定义，即接垫为焊罩定义(Solder Mask Defined，SMD)型的接垫时，焊球仅与部分的接垫表面相接合。因此，焊球可能无法稳固地附着于接垫上，因而影响晶片封装结构的可靠度。此外，基于不同封装基板的结构需求，在制程上亦需要对应的调整。
发明内容
本发明提供一种封装基板，具有较佳的可靠度。
本发明提供一种晶片封装结构，其采用上述的封装基板，具有较佳的可靠度。
本发明还提出一种晶片封装结构，适于放置在一承载器上。晶片封装结构包括一封装基板及一晶片。封装基板包括一叠合层、一图案化导电层、一防焊层、至少一外部接垫及一垫高图案。叠合层具有彼此相对的一第一表面与一第二表面。图案化导电层配置于叠合层的第一表面上，且具有至少一内部接垫。防焊层配置于叠合层的第一表面上，且具有至少一开口，其中开口暴露出内部接垫。外部接垫配置于防焊层上且位于开口内，其中外部接垫与开口所暴露出的内部接垫连接。垫高图案配置于防焊层上。垫高图案相对于叠合层的第一表面的高度大于外部接垫相对于叠合层的第一表面的高度。当封装基板经由垫高图案放置在承载器上时，外部接垫不接触承载器。晶片配置于封装基板上，位于叠合层的第二表面，且电性连接至封装基板。
本发明还提出一种晶片封装结构，适于连接一电子组件。晶片封装结构包括一封装基板、一晶片及至少一焊球。封装基板包括一叠合层、一图案化导电层、一防焊层、至少一外部接垫及一垫高图案。叠合层具有彼此相对的一第一表面与一第二表面。图案化导电层配置于叠合层的第一表面上，且具有至少一内部接垫。防焊层配置于叠合层的第一表面上，且具有至少一开口，其中开口暴露出内部接垫。外部接垫配置于防焊层上且位于开口内，其中外部接垫与开口所暴露出的内部接垫连接。垫高图案配置于防焊层上，其中垫高图案相对于叠合层的第一表面的高度大于外部接垫相对于叠合层的第一表面的高度。晶片配置于封装基板上，位于叠合层的第二表面，且电性连接至封装基板。焊球连接外部接垫，且当封装基板经由焊球连接电子组件时，垫高图案不接触电子组件。
本发明提出一种封装基板，其包括一叠合层、一图案化导电层、一防焊层、至少一外部接垫及一垫高图案。叠合层具有一表面。图案化导电层配置于叠合层的表面上，且具有至少一内部接垫。防焊层配置于叠合层的表面上，且具有至少一开口，其中开口暴露出内部接垫。外部接垫配置于防焊层上且位于开口内，其中外部接垫与开口所暴露出的内部接垫连接。垫高图案配置于防焊层上，其中垫高图案相对于叠合层的表面的高度大于外部接垫相对于叠合层的表面的高度。
基于上述，本发明的封装基板具有与内部接垫相连接的外部接垫，因此可增加焊球与接垫的接触面积，以提升焊球焊接至封装基板后的可靠度。此外，本发明的封装基板亦具有垫高图案，且此垫高图案相对于叠合层的表面的高度大于外部接垫相对于叠合层的表面的高度。因此，当封装基板经由垫高图案放置在承载器上时，可避免外部接垫接触承载器，以提升晶片组装至封装基板后的可靠度。
附图说明
图1A为本发明的一实施例的一种晶片封装结构的剖面示意图。
图1B为图1A的封装基板的仰视示意图。
图2为本发明的另一实施例的一种晶片封装结构的剖面示意图。
具体实施方式
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
图1A为本发明的一实施例的一种晶片封装结构的剖面示意图。图1B为图1A的封装基板的仰视示意图。请先参考图1A，晶片封装结构20包括一封装基板100及一晶片200，而晶片200组装至封装基板100上。特别是，在本实施例中，封装基板100或是已组装晶片200的晶片封装结构20适于放置在承载器10上，此承载器10例如作为制程中输送搬运之用的承载器。
封装基板100包括一叠合层110、一图案化导电层120、一防焊层130、至少一外部接垫140(图1A中示意地绘示多个)及一垫高图案150(图1A中示意地绘示二个)。叠合层110具有一第一表面112与相对于第一表面112的一第二表面114。在本实施例中，叠合层110由多个图案化导电层113与多个介电层115交替叠合而成，且这些图案化导电层113之间可通过至少一导电孔117而彼此电性连接。
外层的图案化导电层120配置于叠合层110的第一表面112上，且此外层的图案化导电层120具有至少一内部接垫122(图1A中示意地绘示多个)。防焊层130配置于叠合层110的第一表面112上，且防焊层130具有至少一开口132(图1A中示意地绘示多个)，其中这些开口132分别暴露出对应的这些内部接垫122。这些外部接垫140配置于防焊层130上且位于对应的这些开口132内，其中这些外部接垫140与相对应的这些开口132所暴露出的这些内部接垫122在结构上及电性上连接。
在本实施例中，每一外部接垫140包括一主体部142与一金属保护层144，其中这些主体部142分别与这些内部接垫122连接，而这些金属保护层144分别覆盖这些主体部142所暴露出的表面，用以作为这些主体部142的抗氧化层。此处所述的这些金属保护层144例如是镍/金层、镍/钯/金层、镍/锡层、钯层、金层或其它适当的金属层，在此并不加以限制。
这些垫高图案150配置于叠合层110的第一表面112上。在本实施例中，这些垫高图案150配置于防焊层130上。特别是，这些垫高图案150相对于叠合层110的第一表面112的高度H 1大于这些外部接垫140相对于叠合层110的第一表面112的高度H2。换言之，相对于叠合层110的第一表面112，这些垫高图案150的顶面是高于外部接垫140的顶面。因此，当封装基板100经由这些垫高图案150放置在承载器10上时，这些外部接垫140不会接触承载器10，意即外部接垫140与承载器10之间存有一间隔距离D1。取而代之的，是由这些垫高图案150与承载器10接触。这些外部接垫140为导电结构，并且基于设计的需求会与外层的图案化导电层120、叠合层110的多个图案化导电层113、晶片200电性连接。若承载器10(例如：用于制程输送的承载器)上存有静电电流或是其它非预期的电流，通过这些垫高图案150的配置，则可以有效避免因这些外部接垫140与承载器10接触，而使静电电流或是其它非预期的电流通过外部接垫140、外层的图案化导电层120、叠合层110的多个图案化导电层113而导通至晶片200，进而造成晶片200损伤的问题。
请参考图1B，在本实施例中，这些垫高图案150包括多个垫高点152(图1B中仅示意地绘示四个)，其中这些垫高点152分别分布于防焊层130的多个角落134(图1B中仅示意地绘示四个)。也就是说，本实施例的这些垫高图案150呈现点状分布或非连续分布的型态分布于防焊层130的这些角落134上。此外，在其它未绘示的实施例中，这些垫高图案150亦可呈现连续分布的型态分布于防焊层130的周围，例如这些垫高图案150为条状分布、或是点状与条状的组合来分布。换言之，本发明在此并不限定的这些垫高图案150的结构形态，已知的其它能达到同等提升封装基板100的可靠度的结构设计，仍属于本发明可采用的技术方案，不脱离本发明所欲保护的范围。此外，这些垫高图案150的材质例如是防焊材料。
晶片200位于叠合层110的第二表面114，且电性连接至封装基板100。在本实施例中，封装基板100还包括一防焊层160，其配置于叠合层110的第二表面114上，且防焊层160具有至少一开口162(图1A中示意地绘示多个)，其中这些开口162分别暴露出配置于第二表面114的部分图案化导电层113。
晶片封装结构20还包括多个凸块210及一封装胶体220，其中这些凸块210配置于晶片200与封装基板100之间且分别位于这些开口162所暴露出的部分图案化导电层113上，而晶片200通过这些凸块210与封装基板100相电性连接。此外，封装胶体220填充于晶片200与封装基板100之间，且封装胶体220包覆这些凸块210。
基于上述，在本实施例中，晶片200以覆晶接合(flip chipbonding)的方式电性连接至封装基板100。在另一未绘示实施例中，晶片200可以打线接合(wire bon ding)或其它的方式电性连接至封装基板100。
由于本实施例的封装基板100具有分别与这些内部接垫122连接的这些外部接垫140，因此相对于现有由防焊层的开口所定义的接垫区域而言，本实施例的配置于防焊层130上的这些外部接垫140可具有较大的接垫面积。
此外，由于本实施例的封装基板100具有这些垫高图案150，且这些垫高图案150相对于叠合层110的第一表面112的高度大于这些外部接垫140相对于叠合层110的第一表面112的高度(即这些垫高图案150的顶面高于这些外部接垫140的顶面)。因此，当封装基板100经由这些垫高图案150放置在承载器10上时，可避免这些外部接垫140接触承载器10，以降低静电电流或是其它非预期的电流经由外部接垫140而导入晶片200的可能性，因而提升晶片200组装至封装基板100后的可靠度。
图2为本发明的另一实施例的一种晶片封装结构的剖面示意图。本实施例沿用前述实施例的组件标号与部分内容，其中采用相同的标号来表示相同或近似的组件，并且省略了相同技术内容的说明。关于省略部分的说明可参照前述实施例，本实施例不再重复赘述。
请参考图2，本实施例的晶片封装结构30与前述实施例的晶片封装结构20相似，其主要的差异在于：图2的晶片封装结构30还包括至少一焊球300(图2中示意地绘示多个)，其中这些焊球300分别连接至这些外部接垫140，以通过这些焊球300与外部组件相电性连接。
详细来说，这些垫高图案150相对于叠合层110的第一表面112的高度H1小于这些焊球300相对于叠合层110的第一表面112的高度H3。换言之，相对于叠合层110的第一表面112，这些垫高图案150的顶面低于这些焊球300的顶面。在依实施例中，这些垫高图案150相对于防焊层130的高度至少小于这些焊球300相对于防焊层130的高度的1/2。因此，当晶片封装结构30的焊球300与外部的一电子组件12欲连接时，这些垫高图案150不会与外部的电子组件12接触，意即垫高图案150与外部的电子组件12之间存有一间隔距离D2，故不会影响焊球300与外部的电子组件12的接合。在一实施例中，外部的电子组件12例如是一电路基板、一电子封装体或是其它的电子组件。
综上所述，由于本实施例的封装基板具有分别与这些内部接垫相连接的这些外部接垫，因此相对于现有由防焊层的开口所定义的接垫区域而言，本实施例的每一焊球与对应的外部接垫可具有较大接触面积，故可提升焊球组装至封装基板后的可靠度。此外，本发明的封装基板具有这些垫高图案，且这些垫高图案相对于叠合层的表面的高度大于这些外部接垫相对于叠合层的表面的高度。因此，当封装基板经由这些垫高图案放置在承载器上时，可避免这些外部接垫接触承载器，可提升晶片封装至封装基板后的可靠度。另外，本发明的封装基板具有这些垫高图案，且这些垫高图案相对于叠合层的表面的高度小于这些焊球相对于叠合层的表面的高度。因此，当封装基板经由这些焊球与外部的电子组件连接时，这些垫高图案的配置不会影响这些焊球与外部的电子组件的接合。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
10：承载器
12：电子组件
20、30：晶片封装结构
100：封装基板
110：叠合层
112：第一表面
113：导电层
114：第二表面
115：介电层
117：导电孔
120：图案化导电层
122：内部接垫
130、160：防焊层
132、162：开口
134：角落
140：外部接垫
142：主体部
144：金属保护层
150：垫高图案
152：垫高点
200：晶片
210：凸块
220：封装胶体
300：焊球
D1、D2：间隔距离
H1、H2、H3：高度。

Claims (13)

1.一种晶片封装结构，其特征在于，适于放置在一承载器上，该晶片封装结构包括：
一封装基板，包括：
一叠合层，具有彼此相对的一第一表面与一第二表面；
一图案化导电层，配置于该叠合层的该第一表面上，且具有至少一内部接垫；
一防焊层，配置于该叠合层的该第一表面上，且具有至少一开口，其中该开口暴露出该内部接垫；
至少一外部接垫，配置于该防焊层上且位于该开口内，其中该外部接垫与该开口所暴露出的该内部接垫连接；以及
一垫高图案，配置于该防焊层上，其中该垫高图案相对于该叠合层的该第一表面的高度大于该外部接垫相对于该叠合层的该第一表面的高度，且当该封装基板经由该垫高图案放置在该承载器上时，该外部接垫不接触该承载器；以及
一晶片，配置于该封装基板上，位于该叠合层的该第二表面，且电性连接至该封装基板。
2.根据权利要求1所述的晶片封装结构，其特征在于，该外部接垫与该承载器之间存有一间隔距离。
3.根据权利要求1所述的晶片封装结构，其特征在于，该垫高图案分布于该防焊层的多个角落。
4.根据权利要求1所述的晶片封装结构，其特征在于，该垫高图案的材质包括防焊材料。
5.一种晶片封装结构，其特征在于，适于连接一电子组件，该晶片封装结构包括：
一封装基板，包括：
一叠合层，具有彼此相对的一第一表面与一第二表面；
一图案化导电层，配置于该叠合层的该第一表面上，且具有至少一内部接垫；
一防焊层，配置于该叠合层的该第一表面上，且具有至少一开口，其中该开口暴露出该内部接垫；
至少一外部接垫，配置于该防焊层上且位于该开口内，其中该外部接垫与该开口所暴露出的该内部接垫连接；以及
一垫高图案，配置于该防焊层上，其中该垫高图案相对于该叠合层的该第一表面的高度大于该外部接垫相对于该叠合层的该第一表面的高度；
一晶片，配置于该封装基板上，位于该叠合层的该第二表面，且电性连接至该封装基板；以及
至少一焊球，连接该外部接垫，且当该封装基板经由该焊球连接该电子组件时，该垫高图案不接触该电子组件。
6.根据权利要求5所述的晶片封装结构，其特征在于，当该焊球连接至该电子组件时，该垫高图案与该电子组件之间存有一间隔距离。
7.根据权利要求5所述的晶片封装结构，其特征在于，该垫高图案相对于该叠合层的该第一表面的高度小于该焊球相对于该叠合层的该第一表面的高度。
8.根据权利要求5所述的晶片封装结构，其特征在于，该垫高图案相对于该防焊层的高度小于该焊球相对于该防焊层的高度的1/2。
9.根据权利要求5所述的晶片封装结构，其特征在于，该垫高图案分布于该防焊层的多个角落。
10.根据权利要求5所述的晶片封装结构，其特征在于，该晶片封装结构，适于放置在一承载器上，且当该封装基板经由该垫高图案放置在该承载器上时，该外部接垫不接触该承载器。
11.根据权利要求5所述的晶片封装结构，其特征在于，该电子组件为一电路基板或一电子封装体。
12.一种封装基板，其特征在于，包括：
一叠合层，具有一表面；
一图案化导电层，配置于该叠合层的该表面上，且具有至少一内部接垫；
一防焊层，配置于该叠合层的该表面上，且具有至少一开口，其中该开口暴露出该内部接垫；
至少一外部接垫，配置于该防焊层上且位于该开口内，其中该外部接垫与该开口所暴露出的该内部接垫连接；以及
一垫高图案，配置于该防焊层上，其中该垫高图案相对于该叠合层的该表面的高度大于该外部接垫相对于该叠合层的该表面的高度。
13.根据权利要求12所述的封装基板，其特征在于，该垫高图案分布于该防焊层的多个角落。
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