CN1753159A - 整合打线及倒装封装的芯片结构及制程 - Google Patents

整合打线及倒装封装的芯片结构及制程 Download PDF

Info

Publication number
CN1753159A
CN1753159A CNA2004100118616A CN200410011861A CN1753159A CN 1753159 A CN1753159 A CN 1753159A CN A2004100118616 A CNA2004100118616 A CN A2004100118616A CN 200410011861 A CN200410011861 A CN 200410011861A CN 1753159 A CN1753159 A CN 1753159A
Authority
CN
China
Prior art keywords
chip
layer
patterning
flip
packaged
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100118616A
Other languages
English (en)
Other versions
CN100350581C (zh
Inventor
蔡孟锦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Priority to CNB2004100118616A priority Critical patent/CN100350581C/zh
Publication of CN1753159A publication Critical patent/CN1753159A/zh
Application granted granted Critical
Publication of CN100350581C publication Critical patent/CN100350581C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

本发明涉及一种整合打线及倒装封装的芯片制程，其包含下列步骤：首先，提供一芯片，该芯片上具有一保护层及多个露出保护层的芯片焊垫；接着，形成一依序由铝/镍－钒/铜金属所组成的球底金属层于每一该等芯片焊垫上；之后，将部分芯片焊垫上的球底金属层中的铜层及镍－钒层移除，以使部分芯片焊垫上的球底金属层只由铝层所组成；接着，以光阻定义出多个开口，以暴露出含有铝/镍－钒/铜金属的球底金属层，并填入焊料于开口中；最后，进行一回焊步骤，以形成多个焊球于含有铝/镍－钒/铜金属的球底金属层上。此外，本发明另提供通过上述的整合打线及倒装封装的芯片制程所制造的整合打线及倒装封装的芯片结构。

Description

整合打线及倒装封装的芯片结构及制程
技术领域
本发明涉及一种整合打线及倒装封装的芯片制程及结构，特别是一种可简化制程及减少制程材料的整合打线及倒装封装的芯片结构及制程。
背景技术
在高度信息化社会的今日，多媒体应用市场不断地急速扩张，集成电路封装技术也随之朝电子装置的数字化、网络化、区域连接化以及使用人性化的趋势发展。为达成上述的要求，电子元件必须配合高速处理化、多功能化、积集化、小型轻量化及低价化等多方面的要求，也因此集成电路封装技术也跟着朝向微型化、高密度化发展。其中球格阵列式构装(Ball Grid Array，BGA)，芯片尺寸构装(Chip-ScalePackage，CSP)，倒装构装(Flip Chip，F/C)，多芯片模块(Multi-ChipModule，MCM)等高密度集成电路封装技术也因应而生。
其中倒装构装技术(Flip Chip Packaging Technology)主要是利用面阵列(area array)的排列方式，将多个芯片焊垫(bonding pad)配置于芯片(die)的主动表面(active surface)，并在各个芯片焊垫上形成凸块(bump)，接着再将芯片翻面(flip)之后，利用芯片焊垫上的凸块分别电性(electrically)及机械(mechanically)连接至基板(substrate)或印刷电路板(PCB)的表面所对应的接合垫(mounting pad)。再者，由于倒装接合技术可应用于高接脚数(High Pin Count)的芯片封装结构，并同时具有缩小封装面积及缩短信号传输路径等多项优点，所以倒装接合技术目前已经广泛地应用在芯片封装领域。然而在多芯片封装构造中，芯片不仅需要与另一芯片倒装接合，更需通过打线接合的方式与基板电性连接，因此整合打线及倒装封装的芯片结构及制程也当然地变成倒装封装技术的下一世代的发展重点。
而所谓的整合打线及倒装封装的芯片结构及制程，常见于倒装技术(flip chip)中，主要是在形成有多个芯片的晶圆上对外的接点(通常是芯片焊垫)上形成球底金属层(UBM，Under Bump Metallurgy)，接着于部分的球底金属层上再设置另一供打金线(导电线)接合的润湿层及阻障层于其上。接着，接着则形成多个凸块或植入焊球于未设有供打金线接合的润湿层及阻障层的球底金属层上以作为后续芯片(或晶圆)与基板(substrate)倒装接合电性导通的连接接口。承上所述，一般而言，当芯片焊垫为铝垫时，球底金属层通常依序由铝/镍-钒/铜金属所组成，而上述所提的供打金线接合的润湿层及阻障层通常则由镍金属层及金层所组成。
请参照图1，为现有的整合打线及倒装封装的芯片制程，其包含下列步骤。首先，提供一芯片100，且每一芯片上具有多个芯片焊垫102及暴露出该等芯片焊垫102的保护层104。接着，分别形成一球底金属层106于每一该等芯片焊垫102上。其中，芯片焊垫102为铝金属，而球底金属层106为铝106a/镍-钒合金106b/铜106c三层金属结构，其利用电镀或溅镀等方式形成于晶圆表面，再接续利用光阻覆盖于球底金属层上并利用显影及蚀刻等方式图案化光阻层及球底金属层以定义出所需的球底金属层结构。之后，于部分球底金属层的铜金属层106c上依序形成镍金属层106a及金层106b。接着，形成一光阻层109于芯片上，以暴露出未设置有镍金属层106a及金层106b覆盖的球底金属层106上。再者，于开口填充焊料，以形成多个凸块110。最后，进行一回焊步骤，以使凸块110与球底金属层106固定接合如图2所示。
承上所述，球底金属层106形成于芯片焊垫102上可为图案化的球底金属层或未经图案化的球底金属层，当球底金属先经图案化，则焊料可通过印刷的方式设置于球底金属层上；而当球底金属未经图案化，则焊料可通过电镀的方式设置于球底金属层上，惟此步骤为凸块制程中的标准制程，故在此不另赘述。
由于上述的整合打线及倒装封装的芯片构造，需另于球底金属上形成镍金属层及金层以供打金线接合之用，故不仅增加制程的步骤，且须增加镍金属层及金层的材料耗费及使用。因此，提供解决上述现有整合打线及倒装封装的芯片结构的缺点及其相关制程的方法，实为本发明的重要课题。
发明内容
有鉴于上述课题，本发明的目的在于克服现有技术的不足与缺陷，提供一种整合打线及倒装封装的芯片构造及制程，特别是一种可简化制程及减少制程材料的整合打线及倒装封装的芯片结构及制程。
为达上述目的，本发明提出一种整合打线及倒装封装的芯片制程，其包含下列步骤。首先，提供一晶圆，该晶圆上具有多个芯片焊垫及一使该等芯片焊垫暴露出的保护层。接着，分别形成一球底金属层于每一该等芯片焊垫上，其中球底金属层由黏着层、阻障层及润湿层所组成。再者，将部分设置于芯片焊垫上的球底金属层上的阻障层及润湿层移除，以暴露出黏着层作为导电线接合之用。之后，于未移除阻障层及润湿层的球底金属层上的润湿层设置凸块。最后，进行一回焊步骤，以使凸块与球底金属层接合。一般而言，芯片焊垫为铝垫时，黏着层为铝金属层，阻障层为镍-钒层，而润湿层为铜金属层。
再者，本发明另提出一种通过上述整合打线及倒装封装的芯片制程所形成的整合打线及倒装封装的芯片结构，其包含：一芯片，其具有一主动表面、一保护层、多个芯片焊垫及一球底金属层，其中该保护层及该等芯片焊垫形成于该主动表面上，该保护层暴露出该等芯片焊垫，且该球底金属层设置于该等芯片焊垫上；部分的球底金属层上未设置阻障层及润湿层以作为导电线接合之用；另外，多个凸块，其形成于每一该等芯片焊垫上的设置有阻障层及润湿层的球底金属层相接合。
综前所述，当芯片焊垫为铝垫时，黏着层一般由铝金属层所形成，故能直接作为金线的打线接合端点，故本发明特别适用于整合打线及倒装封装的铝芯片结构及制程，然而当芯片为铜垫时，仍可利用本发明所述的制程，在部分的阻障层及润湿层移除后，于暴露的黏着层上另形成一铝金属层或其它适合作为打线接合的金属层即可。
附图说明
图1至图2为一现有整合打线及倒装封装的芯片制程的剖面示意图；
图3为依照本发明较佳实施例的整合打线及倒装封装的芯片结构剖面示意图；
图4至图8为一整合打线及倒装封装的芯片制程的剖面示意图，显示为依照本发明较佳实施例的整合打线及倒装封装的芯片结构及制程；
图8至图13为另一整合打线及倒装封装的芯片制程的剖面示意图，显示为依照本发明较佳实施例的整合打线及倒装封装的芯片结构及制程。
图中符号说明
100   芯片
102   芯片焊垫
104   保护层
106   球底金属层
106a  黏着层(铝金属层)
106b  阻障层(镍-钒合金)
106c  润湿层(铜金属层)
107a  供打线合用的润湿层
107b  供打线合用的阻障层
109   光阻层
110   焊料凸块
200   芯片
202   芯片焊垫
204   保护层
206   球底金属层
206a  黏着层
206b  阻障层
206c  润湿层
208   焊料凸块
300   芯片
302   芯片焊垫
304   保护层
306   球底金属层
306a  黏着层
306b  阻障层
306c  润湿层
307   光阻层
308   光阻层
309   焊料凸块
400   芯片
402   芯片焊垫
403   保护层
404a  未图案化的黏着层
404b  未图案化的阻障层
404c  未图案化的润湿层
405   光阻层
406   焊料凸块
407   图案化球底金属层
407a  图案化的黏着层
407b  图案化的阻障层
407c  图案化的润湿层
410   光阻层
411   图案化光阻层
具体实施方式
以下将参照相关附图，说明依本发明较佳实施例的整合打线及倒装封装的芯片结构及制程。
请参考图3，其显示根据本发明的较佳实施例的整合打线及倒装芯片结构的剖面示意图。
请先参考图3，为表示芯片200的部分结构示意图。芯片200具有芯片焊垫202、保护层204及形成于芯片焊垫202上的球底金属层206。其中，保护层204配置于芯片表面上，用以保护芯片200表面并暴露出焊垫202，而部分的球底金属层由黏着层206a、阻障层206b及润湿层206c所组成，作为凸块208与芯片焊垫202接合的接合金属层。另外，部分的芯片焊垫202上的球底金属层206中的润湿层206c及阻障层206b皆被移除而只暴露出黏着层206a，以作为导电线接合之用。
值得注意的是，当芯片焊垫为铝焊垫时，球底金属层206一般依序为铝层/镍-钒层/铜层，惟用以导电线接合用的芯片焊垫上只设置有包含铝层的球底金属层。当芯片焊垫为铜焊垫时，球底金属层206一般依序为钛层/镍-钒层/铜层，然而当芯片焊垫上方移除镍-钒层/铜层欲作为芯片打线接合用的端点时，除可保留钛层作为导电线接合用的端点外，(亦即球底金属层上只包含有钛金属层)亦可于钛层上再设置一与金线接合且与钛层接合能力较佳的铝金属层，作为导电线接合用的端点。
接着，请参考图4至图7，其显示根据本发明的较佳实施例的整合打线及倒装封装的芯片结构及制程的剖面示意图。
首先，请参照图4，提供一芯片300，芯片300上形成有有多个芯片焊垫302及保护层304。其中，保护层304配置于芯片300表面上，用以保护芯片300表面并使焊垫302暴露出。
接着，再请继续参照图4，形成球底金属层306于该芯片上并覆盖芯片焊垫302。其中，球底金属层306包含黏着层306a、阻障层306b及润湿层306c。其中，球底金属层306可依序先形成形成黏着层、阻障层及润湿层的金属于芯片上，再利用光阻进行微影及蚀刻制程，以使该金属图案化而使球底金属层306只形成于芯片焊垫302上方。接着，请再参考图4，形成另一光阻层307于芯片300上，并暴露出部分位于芯片焊垫302上方的球底金属层306。接着，使用适当的蚀刻液，以将部分的润湿层306c及阻障层306b去除，而使黏着层306a仍留置于部分的芯片焊垫上302。接着，将光阻层307移除，如图5所示。
接着，如图6所示，设置另一光阻层308于芯片300上，并形成多个开口以暴露出未移除阻障层306b及润湿层306c的球底金属层。之后，将焊料填入光阻层308所定义的开口中，以形成多个焊料凸块309。最后，将光阻层308移除并进行回焊步骤，以使焊料凸块309与球底金属层306固接(如图7所示)。
承上所述，球底金属层形成于芯片焊垫上可为图案化的球底金属层或未经图案化的球底金属层，当球底金属先经图案化，则焊料可通过印刷的方式设置于球底金属层上；而当球底金属未经图案化，则焊料可通过电镀的方式设置于球底金属层上，并可接续通过已形成的焊料凸块为屏蔽，以图案化球底金属层及移除欲作为导电线接合用的焊垫上方的润湿层及阻障层，惟此步骤可利用凸块电镀制程中的标准步骤来实施，如图8至图13所示的步骤。
接着，请参照图8，提供一芯片400，芯片400上形成有有多个芯片焊垫402及保护层403。其中，保护层403配置于芯片400表面上，用以保护芯片400表面并使焊垫402暴露出。
之后，再请继续参照图8，依序将组成黏着层404a、阻障层404b及润湿层404c的金属形成于芯片400上并覆盖芯片焊垫402。接着，设置一光阻层405于球底金属层上并定义出多个开口以暴露出部分的润湿层404c。之后，将焊料填入光阻层405所定义的开口中，以形成多个焊料凸块406。当焊料凸块406是以电镀的方式形成时，此时可先行将光阻层405移除。接着，以焊料凸块406为屏蔽并配合适合的蚀刻液将润湿层及阻障层依序移除或同时移除(如图9所示)，以形成图案化的润湿层407c及阻障层407b。
请接着参照图10，形成另一光阻层410于芯片上(如图10所示)，并通过微影及蚀刻的方式以图案化光阻层410使图案化的光阻层411覆盖于未覆盖有焊料凸块406的芯片焊垫上的黏着层404a上。之后，以图案化的光阻层411及焊料凸块406为屏蔽以图案化黏着层404a而形成图案化的黏着层407a(如图11及图12所示)。最后，将图案化光阻层411移除并进行回焊步骤，以使焊料凸块406与图案化球底金属层407固接(如图13所示)，以完成整合打线及倒装封装的芯片制程而形成本发明的整合打线及倒装封装的芯片结构。
在本实施例中，由于本发明所述的整合打线及倒装封装的芯片结构，不需另于球底金属上形成供导电线打线接合用的阻障层及润湿层(如镍金属层及金层)，故不仅可简化制程步骤，更可免除镍金属层及金层的材料耗费及使用。因此，实为解决现有整合打线及倒装封装的芯片结构的缺点及其相关制程的最佳方法。
于本实施例的详细说明中所提出的具体的实施例仅为了易于说明本发明的技术内容，而并非将本发明狭义地限制于该实施例，因此，在不超出本发明的精神及权利要求书的情况，可作种种变化实施。

Claims (27)

1.一种整合打线及倒装封装的芯片制程，其特征在于，包含：
提供一芯片，该芯片上具有一保护层及多个芯片焊垫，且该保护层暴露出该等芯片焊垫；
形成一图案化球底金属层于每一该等芯片焊垫上，其中该图案化球底金属层包含一图案化黏着层、一图案化阻障层及一图案化润湿层；
移除设置于该等芯片焊垫之一的上方的该图案化阻障层及图案化润湿层；及
设置多个凸块于未移除该图案化阻障层及该图案化润湿层的球底金属层上。
2.如权利要求1所述的整合打线及倒装封装的芯片制程，其中，该图案化黏着层为一铝金属层、或为一钛金属层。
3.如权利要求1所述的整合打线及倒装封装的芯片制程，其中，该图案化阻障层为一镍钒金属层。
4.如权利要求1所述的整合打线及倒装封装的芯片制程，其中，该图案化润湿层为一铜金属层。
5.如权利要求1所述的整合打线及倒装封装的芯片制程，其中，该等凸块为焊料凸块。
6.如权利要求5所述的整合打线及倒装封装的芯片制程，其中，更包含一回焊步骤，以使该等焊料凸块固接于该图案化润湿层上。
7.如权利要求1所述的整合打线及倒装封装的芯片制程，其中，该保护层的材质包含氮化物、或是包含氮化硅、或是包含磷硅玻璃、或是包含氧化硅。
8.如权利要求3所述的整合打线及倒装封装的芯片制程，其中，更包含设置一金层于该图案化黏着层上。
9.如权利要求3所述的整合打线及倒装封装的芯片制程，其中，更包含设置一铝层于该图案化黏着层上。
10.一种整合打线及倒装封装的芯片制程，其特征在于，包含：
提供一芯片，该芯片上具有一保护层及多个芯片焊垫，且该保护层暴露出该等芯片焊垫；
形成一球底金属层于每一该等芯片焊垫上，其中该球底金属层包含一黏着层、一阻障层及一润湿层；
设置一凸块于该等芯片焊垫之一的上方的球底金属层上；
以该凸块为屏蔽移除未被该凸块覆盖的阻障层及润湿层以形成一图案化阻障层及一图案化润湿层；
设置一光阻层于未被凸块覆盖且设置于该等芯片焊垫上方的该黏着层上；及
以该凸块及该光阻层为屏蔽图案化该黏着层以形成一图案化黏着层。
11.如权利要求10所述的整合打线及倒装封装的芯片制程，其中，更包含一回焊步骤，以使该等焊料凸块固接于该图案化润湿层上。
12.如权利要求11所述的整合打线及倒装封装的芯片制程，其中，于进行回焊步骤前，更包含进行去除该光阻层的步骤。
13.如权利要求10所述的整合打线及倒装封装的芯片制程，其中，该图案化黏着层为一铝金属层、或是为一钛金属层。
14.如权利要求10所述的整合打线及倒装封装的芯片制程，其中，该图案化阻障层为一镍钒金属层。
15.如权利要求10.所述的整合打线及倒装封装的芯片制程，其中，该图案化润湿层为一铜金属层。
16.如权利要求10所述的整合打线及倒装封装的芯片制程，其中，该等凸块为焊料凸块。
17.如权利要求10所述的整合打线及倒装封装的芯片制程，其中，该保护层的材质包含氮化物、或是包含氮化硅、或是包含磷硅玻璃、或是包含氧化硅。
18.如权利要求13所述的整合打线及倒装封装的芯片制程，其中，更包含设置一金层于该图案化黏着层上。
19.如权利要求13所述的整合打线及倒装封装的芯片制程，其中，更包含设置一铝层于该图案化黏着层上。
20.一种整合打线及倒装封装的芯片结构，其特征在于，包含：
一芯片，其具有一主动表面、一保护层、多个芯片焊垫，其中该保护层及该等芯片焊垫形成于该主动表面上，该保护层暴露出该等芯片焊垫；
一图案化黏着层、一图案化阻障层及一图案化润湿层依序设置于该等芯片焊垫之一的上方，其余的该等芯片焊垫上只设置有该图案化黏着层；及
一焊料凸块，形成于该图案化润湿层上。
21.如权利要求20所述的整合打线及倒装封装的芯片结构，其中，该图案化黏着层为一铝金属层、或是为一钛金属层。
22.如权利要求20所述的整合打线及倒装封装的芯片结构，其中，该图案化阻障层为一镍钒金属层。
23.如权利要求20所述的整合打线及倒装封装的芯片结构，其中，该图案化润湿层为一铜金属层。
24.如权利要求20所述的整合打线及倒装封装的芯片结构，其中，该等凸块为焊料凸块。
25.如权利要求20所述的整合打线及倒装封装的芯片结构，其中，该保护层的材质包含氮化物、或是包含氮化硅、或是包含磷硅玻璃、或是包含氧化硅。
26.如权利要求21所述的整合打线及倒装封装的芯片结构，其中，更包含设置一金层于该图案化黏着层上。
27.如权利要求21所述的整合打线及倒装封装的芯片结构，其中，更包含设置一铝层于该图案化黏着层上。
CNB2004100118616A 2004-09-22 2004-09-22 整合打线及倒装封装的芯片结构及工艺 Active CN100350581C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNB2004100118616A CN100350581C (zh) 2004-09-22 2004-09-22 整合打线及倒装封装的芯片结构及工艺

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNB2004100118616A CN100350581C (zh) 2004-09-22 2004-09-22 整合打线及倒装封装的芯片结构及工艺

Publications (2)

Publication Number Publication Date
CN1753159A true CN1753159A (zh) 2006-03-29
CN100350581C CN100350581C (zh) 2007-11-21

Family

ID=36679932

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100118616A Active CN100350581C (zh) 2004-09-22 2004-09-22 整合打线及倒装封装的芯片结构及工艺

Country Status (1)

Country Link
CN (1) CN100350581C (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100464399C (zh) * 2006-04-05 2009-02-25 日月光半导体制造股份有限公司 保护测试焊垫的凸块制程及晶圆结构
CN101819957A (zh) * 2010-01-13 2010-09-01 威盛电子股份有限公司 晶片封装结构及封装基板
CN101771015B (zh) * 2008-12-31 2011-10-12 奇景光电股份有限公司 晶片结构以及晶片封装结构
US8053906B2 (en) 2008-07-11 2011-11-08 Advanced Semiconductor Engineering, Inc. Semiconductor package and method for processing and bonding a wire
US8110931B2 (en) 2008-07-11 2012-02-07 Advanced Semiconductor Engineering, Inc. Wafer and semiconductor package
CN103107155A (zh) * 2013-01-29 2013-05-15 福州瑞芯微电子有限公司 一种双铝垫结构及其实现方法
CN103311202A (zh) * 2012-03-16 2013-09-18 台湾积体电路制造股份有限公司 集成电路的引线接合结构
CN103681558A (zh) * 2012-09-03 2014-03-26 矽品精密工业股份有限公司 半导体封装件中的连接结构
CN109065459A (zh) * 2018-07-27 2018-12-21 大连德豪光电科技有限公司 焊盘的制作方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6630736B1 (en) * 2000-07-27 2003-10-07 National Semiconductor Corporation Light barrier for light sensitive semiconductor devices
US6462426B1 (en) * 2000-12-14 2002-10-08 National Semiconductor Corporation Barrier pad for wafer level chip scale packages
US6667195B2 (en) * 2001-08-06 2003-12-23 United Microelectronics Corp. Laser repair operation
TW530402B (en) * 2002-03-01 2003-05-01 Advanced Semiconductor Eng Bump process

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100464399C (zh) * 2006-04-05 2009-02-25 日月光半导体制造股份有限公司 保护测试焊垫的凸块制程及晶圆结构
US8053906B2 (en) 2008-07-11 2011-11-08 Advanced Semiconductor Engineering, Inc. Semiconductor package and method for processing and bonding a wire
US8110931B2 (en) 2008-07-11 2012-02-07 Advanced Semiconductor Engineering, Inc. Wafer and semiconductor package
CN101771015B (zh) * 2008-12-31 2011-10-12 奇景光电股份有限公司 晶片结构以及晶片封装结构
CN101819957A (zh) * 2010-01-13 2010-09-01 威盛电子股份有限公司 晶片封装结构及封装基板
CN103311202A (zh) * 2012-03-16 2013-09-18 台湾积体电路制造股份有限公司 集成电路的引线接合结构
CN103311202B (zh) * 2012-03-16 2016-01-20 台湾积体电路制造股份有限公司 集成电路的引线接合结构
CN103681558A (zh) * 2012-09-03 2014-03-26 矽品精密工业股份有限公司 半导体封装件中的连接结构
CN103107155A (zh) * 2013-01-29 2013-05-15 福州瑞芯微电子有限公司 一种双铝垫结构及其实现方法
CN109065459A (zh) * 2018-07-27 2018-12-21 大连德豪光电科技有限公司 焊盘的制作方法

Also Published As

Publication number Publication date
CN100350581C (zh) 2007-11-21

Similar Documents

Publication Publication Date Title
JP4790157B2 (ja) 半導体装置
TWI317548B (en) Chip structure and method for fabricating the same
US7242081B1 (en) Stacked package structure
JP4660643B2 (ja) プリ半田構造を形成するための半導体パッケージ基板及びプリ半田構造が形成された半導体パッケージ基板、並びにこれらの製法
US20070111398A1 (en) Micro-electronic package structure and method for fabricating the same
US8703600B2 (en) Electronic component and method of connecting with multi-profile bumps
EP1137067A2 (en) Multi-chip ball grid array ic packages
US20080230925A1 (en) Solder-bumping structures produced by a solder bumping method
US6849955B2 (en) High density integrated circuit packages and method for the same
JP2008244437A (ja) ダイ収容開口部を備えたイメージセンサパッケージおよびその方法
CN101232033A (zh) 影像感测器模块与其方法
CN1368757A (zh) 半导体装置和制造半导体设备的方法
CN101593734A (zh) 倒装芯片封装及半导体芯片封装
JP3651346B2 (ja) 半導体装置およびその製造方法
CN1956158A (zh) 焊料凸块的制造方法、中间结构
JP2005129955A (ja) 超薄型フリップチップパッケージの製造方法
US20040046255A1 (en) Chip package structure
CN100350581C (zh) 整合打线及倒装封装的芯片结构及工艺
JP3823636B2 (ja) 半導体チップモジュール及びその製造方法
WO2024067275A1 (zh) 一种具有高密度连接层的芯片封装方法及其芯片封装结构
KR101211724B1 (ko) 반도체 패키지 및 그 제조방법
JP4986523B2 (ja) 半導体装置およびその製造方法
CN1747161A (zh) 半导体装置及半导体装置的制造方法
US20230136788A1 (en) Semiconductor substrate structure and manufacturing method thereof
CN1851912A (zh) 芯片封装体

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant