CN101802923A - 用于非易失性存储器的增强型写中断机制 - Google Patents

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Abstract

在具有控制器和由控制器控制的非易失性存储器阵列的非易失性存储器(NVM)器件中，电压管理器电路监视为NVM器件供电的电压源的输出。电压管理器电路可以是NVM器件的一部分或者耦连到它。电压管理器电路被配置为响应于检测到为NVM器件供电的电压源的输出下降到预定值以下，使“低电压”信号有效。该控制器被配置为当“低电压”信号无效时将数据写到存储器阵列中，以及当“低电压”信号有效时暂停写数据。响应于“低电压”信号的有效，该控制器完成未决情况下的写周期/编程操作，以及在“低电压”信号的有效期间阻止任何另外的(一个或多个)写周期/编程操作。

Description

用于非易失性存储器的增强型写中断机制
相关申请的声明
本发明可以被视为与申请人共有的以发明人Steven T.Sprouse、DhavalParikh和Arjun Kappour的名义于同一天提交的发明名称为“用于非易失性存储器的增强型写中断机制(Enhanced Write Abort Mechanism forNon-Volatile Memory)”的共同未决美国专利申请序列号11/xxx,xxx(代理人案号SDA-1181X(060589-004))相关。
技术领域
本发明大体上涉及用于非易失性存储器的写中断(abort)机制。
背景技术
二进制和多级单元(MLC)NAND(与非)闪存是具有高数据存储密度和高性能的非易失性存储器(NVM)的形式，然而，由于热拔(hot removal)、供电不足(brownout)、供电中断(blackout)等引起的电力故障(power failure)可能导致由于数据被写入这类存储器的方式的特性而造成数据损坏或丢失。典型地，一次将“一页”或一组比特写到NVM。如果在写周期/编程操作期间发生电力故障，则可能少于该页的所有比特的一些比特被成功编程到NVM中。当读回包含未成功编程的比特的页时，一些比特将具有新的值，而一些将具有旧的值，因此，该页将被损坏。在一些之前的方法中，将主机数据的复杂的数据结构和多重拷贝保存在NVM器件中，以保证在大部分环境下的适度的恢复。不幸的是，该方法降低了性能和数据存储密度。例如，典型地，使用闪速类型的存储器的NVM编程周期取决于存储器的类型而具有0.5-10毫秒的数量级。
可以通过使用被布置来直接对NVM供电的诸如电池或非常大的值的电容器(1000uF的数量级)之类的备用或次级电源来解决该问题，但这些解决方案通常成本高或需要过多的空间。改进的解决方案将是期望的。
发明内容
在具有控制器和由控制器控制的非易失性存储器阵列的非易失性存储器(NVM)器件中，电压管理器电路监视为NVM器件供电的电压源(voltagesupply)的输出。电压管理器电路可以是NVM器件的一部分或者耦连到它。电压管理器电路被配置为响应于检测到为NVM器件供电的电压源的输出下降到预定值以下，使“低电压”信号有效(assert)。控制器被配置为当“低电压”信号无效(deassert)时将数据写到存储器阵列中，以及当“低电压”信号有效时暂停写数据。响应于“低电压”信号的有效，控制器完成未决(pending)情况下的写周期/NVM编程操作，以及在“低电压”信号的有效期间阻止任何另外的(一个或多个)写周期/编程操作。在一个实施例中，公开了一种用于执行写中断处理来在低电压条件期间暂停由存储器控制器将数据写到非易失性存储器阵列中的尝试的方法。该方法可以包括：监视为非易失性存储器阵列供电的电压源的输出；确定在电压源的输出处是否存在低电压条件；以及在低电压条件存在时暂停任何未处理的写命令。而且，公开了一种包括非易失性存储器阵列的非易失性存储器装置。该非易失性存储器装置还可以包括电压管理器电路，被配置为监视为该装置供电的电压源的输出，并且响应于检测到电压源的输出处于低电压状态，使信号有效。另外，可以包括存储器控制器，它与存储器阵列通信，并且被配置为当信号无效时将数据写到存储器阵列中，以及响应于该信号的有效而暂停写数据。
附图说明
合并在说明书中并组成说明书的一部分的附图图示了一个或多个实施例的示例，并且与示例实施例的描述一起，用于解释实施例的原则和实施方式。
在附图中：
图1是图形化地图示来自个人计算机的一个典型电源的断电概况的电压/时间图。
图2是图形化地图示来自个人计算机的另一典型电源的断电概况的类似的电压/时间图。
图3图示了根据一个实施例的耦连到主机的非易失性(NVM)存储器器件的示意性框图。
图4图示了根据一个实施例的理想的电压/时间图和可用来完成未决的写操作的时间。
具体实施方式
这里，在具有控制从/向相关联的非易失性存储器阵列读和写数据的控制器的该类非易失性存储器器件的上下文中，描述示例实施例。本领域技术人员将意识到，下面的描述仅仅是说明性的，并且不试图以任何方式来限制。对于得益于该公开的这种技术人员将容易想到其他实施例。现在将详细进行参考以实现如附图中所图示的示例实施例。贯穿于附图和下面的描述，将使用相同的参考标记来表示相同或类似的项目。
为了清楚，没有示出和描述在这里描述的实施方式的所有常规特征。当然，将理解的是，在任何这种实际实施方式的开发中，必须作出许多实施方式特定的决定以达到诸如符合应用和商业相关的限制之类的开发者的特定目标，并且这些特定目标将在不同实施方式和不同开发者之间改变。而且，将理解的是，这种开发努力可能是复杂和耗时的，但是对于得益于该公开的本领域技术人员，将是常规的工程任务。
根据该公开，可以使用各种类型的操作系统、计算平台、计算机程序和/或通用的机器来实现在这里描述的部件、处理步骤和/或数据结构。另外，本领域技术人员将意识到在不脱离在这里描述的发明构思的范围和精神的情况下，也可以使用诸如硬连线器件、现场可编程门阵列(FPGA)、专用集成电路(ASIC)等具有更少通用目特性的器件。在由计算机或机器来实现包括一系列处理步骤的方法且那些处理步骤可以被存储为由该机器可读的一系列指令的情况下，可以将它们存储在有形介质上，例如计算机存储器器件(例如，ROM(只读存储器)、PROM(可编程只读存储器)、EEPROM(电可擦除可编程只读存储器)、FLASH存储器、跳跃盘等)、磁存储介质(例如，磁带、磁盘等)、光存储介质(例如，CD-ROM、DVD-ROM、纸卡、纸带等)以及其他类型的程序存储器。
在NVM的嵌入式应用中，在(例如，由于存储器器件相对地不可触及、或焊接在位(soldered in place)等)热拔不是实质问题的情况下，可能利用(leverage)该系统的固有电容(例如，电源电容器和印刷电路板电容)来允许“未决”或处理中的NVM程序或者写周期的成功完成。
返回到图1和2，图1是图形化地图示来自个人计算机的一个典型电源的断电概况的电压/时间图。图2是来自个人计算机的另一典型电源的断电概况的类似电压/时间图。在每种情况下，垂直比例尺是每个刻度1伏DC(VDC)，以及水平比例尺是每个刻度20毫秒。有趣的是如下事实：在关闭电源时，电源能够在保持该电压达几乎两个刻度，然后电压开始下降。该电压在4.5VDC和2.7VDC之间的电压范围中花了大约25毫秒。在一个实施例中，期望NVM应该能够在大约0.5-5毫秒中完成写周期/编程操作，从而如果在中断电力时存储器正要完成当前的写周期/编程操作并且不开始其他的(一个或多个)写周期/编程操作，则可以在这种NVM应用中消除数据损坏问题。
为了利用大电源的该特征，如图3所示的电压管理器电路304用于检测电压什么时候明显下降——在此(从刚好在5.0VDC以上)到4.5VDC以下的预定电平。在这点上，电压管理器电路被配置为使指示低于电源的正常电压输出的“低电压信号”有效(assert)来警告NVM控制器暂停向NVM存储器阵列进一步写。该方法充分利用如下事实：尽管指定的Vcc_min是4.5VDC，但是控制器和存储器将继续运作(在一个实施例中)，直到电压下降到大约2.7VDC。如果斜坡下降率足够低，如图4所示，例如在一个实施例中在大约5-20毫秒中从4.4VDC下降到2.7VDC，则将存在足够的时间来完成未决的写周期/编程操作，并且当由电压管理器电路304继续使“低电压”信号有效时，将暂停进一步的(一个或多个)写周期/编程操作。可以以本领域技术人员已知的便利方式来得到电压管理器电路304的实施方式。
在图3中，系统框图图示了耦连到主机电源302和主机设备304的NVM器件300的配置。主机电源302和主机设备304是传统设计。NVM器件300包括非易失性存储器控制器306、闪存阵列308和电压管理器电路310。在检测到电源的输出电压(Vcc-GND)低于预定值(这里，我们使用5VDC系统中的示例4.4VDC)时，在一个实施例中的电压管理器电路310在线312上使“低电压”信号或“中断”有效。控制器306响应于该信号的有效，完成任何未决(例如，已经启动了)的写周期/NVM编程操作，然后(在一个实施例中)执行重复的算法或循环来重复检测以看低电压信号是否无效(deassert)，如同在导致整个电力关闭之前供电中断/供电不足自己解决了的情况下将出现的。运行该重复算法的结果是锁定控制器306，使得(在不使它重置的情况下)没有进一步的写周期/编程操作可以被启动。当然，如果没有恢复电力，则控制器306将最终由于缺乏电力而重置，但是因为很快解决了许多电力小故障，所以该方法在避免不必要的重置的同时保护了存储器内容。在另一实施例中，将“低电压”信号应用为已知为“就绪/繁忙”或“rb”信号的标准闪存控制信号。根据该方法，如果电压管理器310要检测到低电压条件并且从而使该信号有效，则存储器阵列308将完成任何未决的(一个或多个)写周期/编程操作，并且内部地，它将使它的“就绪/繁忙”线无效来向控制器306发信号告知它准备好了执行另一命令(例如，另一写)。然而，电压管理器310可以通过向控制器306使“就绪/繁忙”有效，在效果上推翻(override)来自闪存阵列308的信号，从而阻止存储器有效地发信号告知它做好了准备。以这种方式，控制器306被欺骗以至于作出存储器仍然繁忙的结论(即，直到电压管理器310对于控制器306使“就绪/繁忙”无效)。
根据各种各样的实施例，电压管理器电路304可以是在包括闪存阵列308和控制器306的封装(例如，支持并互连多电路部件的多芯片(chip)模块或者其他封装技术)或裸片(die)(也就是来自半导体晶片的裸片)的外部(该封装或芯片经由与外部电压管理器310的电耦连来接收低电压信号)，或者可以将电压管理器电路310集成到包括闪存阵列308和控制器306的封装或裸片中，被实现为封装或裸片自身的一部分的电压管理器电路310从在该封装或裸片外面的电源(例如，从主机电源302)接收+Vcc和GND电力信号。类似地，可以将闪存阵列308和电压管理器310一起集成到单一封装或裸片中，并耦连到外部的控制器306。在这种实施方式中，在包括该阵列/电压管理器的封装/裸片处检测低电压条件，并且电压管理器向外部的控制器306发回信号。而且预期，可以将控制器306和电压管理器310一起集成到与闪存阵列308分开的单个封装/裸片中。
注意，在图3中示出的实施方式中，没有直接向闪存阵列308提供电力线Vcc，而是通过将控制器306耦连到闪存阵列308的控制/数据线来从控制器306提供向闪存阵列308提供的电力。
虽然，示出和描述了实施例和应用，但是将明显的是，对于得益于该公开的本领域技术人员，比上述多的许多修改是可能的而不脱离在此公开的发明构思。因此，除了所附权利要求的精神之外，本发明不受限制。

Claims (18)

1.一种用于执行写中断处理来在低电压条件期间暂停由存储器控制器将数据写到非易失性存储器阵列中的尝试的方法，所述方法包括：
监视为所述非易失性存储器阵列供电的电压源的输出；
确定在所述电压源的输出处是否存在低电压条件；以及
在所述低电压条件存在时暂停任何未处理的写命令。
2.根据权利要求1所述的方法，其中监视所述电压源的输出包括：用电压管理器电路监视所述电压源的输出。
3.根据权利要求1所述的方法，其中确定所述低电压条件是否存在包括：
用电压管理器电路检测在所述电压源的输出处的所述低电压条件，以及如果检测到所述低电压条件，则使低电压条件信号有效。
4.根据权利要求3所述的方法，其中在所述低电压条件存在时暂停任何未处理的写命令包括：完成任何未决的写周期并且阻止后续写命令的任何处理。
5.根据权利要求3所述的方法，其中暂停任何未处理的写命令包括：所述存储器控制器重复执行用于检查以确定所述低电压条件信号的无效的算法，直到所述低电压条件信号无效。
6.根据权利要求2所述的方法，其中确定所述低电压条件是否存在包括：用所述电压管理器电路检测所述电压源的所述低电压条件，以及响应于此，在所述存储器控制器的就绪/繁忙信号线上使低电压条件信号有效。
7.根据权利要求6所述的方法，其中在所述低电压条件存在时暂停任何未处理的写命令包括：
通过使所述控制器响应于在所述存储器控制器的所述就绪/繁忙信号线上的所述低电压条件信号的有效而将所述非易失性存储器阵列视为繁忙以及继续将所述非易失性存储器阵列视为繁忙直到所述低电压条件信号无效，来在所述就绪/繁忙信号线上使所述低电压条件信号有效时暂停任何未处理的写命令。
8.一种非易失性存储器装置，包括：
非易失性存储器阵列；
电压管理器电路，被配置为监视为所述装置供电的电压源的输出，并且响应于检测到所述电压源的输出处于低电压状态，使低电压条件信号有效；以及
存储器控制器，与所述非易失性存储器阵列通信，并且被配置为从所述电压管理器电路接收所述低电压条件信号，其中所述存储器控制器还被配置为在所述低电压条件信号无效时将数据写到所述非易失性存储器阵列中，以及响应于所述低电压条件信号的有效而暂停写数据。
9.根据权利要求8所述的装置，其中所述非易失性存储器阵列、所述存储器控制器和所述电压管理器电路被集成到单一封装中。
10.根据权利要求8所述的装置，其中所述非易失性存储器阵列、所述存储器控制器和所述电压管理器电路被集成到单一裸片中。
11.根据权利要求8所述的装置，其中所述非易失性存储器阵列和所述存储器控制器被集成到单一封装中，以及所述电压管理器电路在所述封装之外。
12.根据权利要求8所述的装置，其中所述非易失性存储器阵列和所述存储器控制器被集成到单一裸片中，以及所述电压管理器电路在所述裸片之外。
13.根据权利要求8所述的装置，其中所述非易失性存储器阵列和所述电压管理器电路被集成到单一封装中，以及所述存储器控制器在所述封装之外。
14.根据权利要求8所述的装置，其中所述非易失性存储器阵列和所述电压管理器电路被集成到单一裸片中，以及所述存储器控制器在所述裸片之外。
15.根据权利要求8所述的装置，其中所述电压管理器电路和所述存储器控制器被集成到单一封装中，以及所述非易失性存储器阵列在所述封装之外。
16.根据权利要求8所述的装置，其中所述电压管理器电路和所述存储器控制器被集成到单一裸片中，以及所述非易失性存储器阵列在所述裸片之外。
17.根据权利要求8所述的装置，其中所述存储器控制器被配置为通过重复检查所述低电压条件信号的状态直到所述低电压条件信号无效，来暂停写数据。
18.根据权利要求8所述的装置，其中所述控制器被配置为响应于在所述控制器的就绪/繁忙信号线上的所述低电压条件信号的有效来暂停写数据，直到所述低电压条件信号无效。
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