CN101763894A - 半导体存储装置和存储控制方法 - Google Patents

半导体存储装置和存储控制方法 Download PDF

Info

Publication number
CN101763894A
CN101763894A CN200910169039A CN200910169039A CN101763894A CN 101763894 A CN101763894 A CN 101763894A CN 200910169039 A CN200910169039 A CN 200910169039A CN 200910169039 A CN200910169039 A CN 200910169039A CN 101763894 A CN101763894 A CN 101763894A
Authority
CN
China
Prior art keywords
data
write
piece
unit
storage unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200910169039A
Other languages
English (en)
Other versions
CN101763894B (zh
Inventor
菅野伸一
浅野滋博
橘内和也
矢野浩邦
檜田敏克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN101763894A publication Critical patent/CN101763894A/zh
Application granted granted Critical
Publication of CN101763894B publication Critical patent/CN101763894B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G11C16/105—Circuits or methods for updating contents of nonvolatile memory, especially with 'security' features to ensure reliable replacement, i.e. preventing that old data is lost before new data is reliably written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System (AREA)

Abstract

本发明涉及半导体存储装置和存储控制方法。一种半导体存储装置包括：第一存储单元，其具有作为数据写入区域的多个第一块；指令单元，其发出将数据写入所述第一块中的写入指令；转换单元，其参考转换表将输入数据的外部地址转换成在所述第一块中的存储位置，在所述地址转换表中所述数据的外部地址与所述第一块中的所述数据的所述存储位置相关联；以及判断单元，其基于所述输入数据的所述存储位置而判断所述第一块中的任何块是否存储有效数据，其中当所述第一块中的任何块没有存储所述有效数据时，所述指令单元发出将数据写入其中没有存储所述有效数据的所述第一块中的写入指令。

Description

半导体存储装置和存储控制方法
相关领域的交叉引用
本申请基于在2008年12月22日提交的在先的日本专利申请No.2008-325632并要求其优先权，在此引入其全部内容作为参考。
技术领域
本发明涉及对半导体存储装置的存储控制。
背景技术
在安装有NAND闪速(flash)ROM等的半导体存储装置中，需要安全地保护先前存储的数据，以便在数据写入操作期间突然切断电源时这些先前存储的数据不被破坏而导致写入失败。多级基元(MLC)型NAND闪速ROM具有通过执行每次写入一个位的写入几次而将信息写入存储器基元中的模式，其中，在该MLC型NAND闪速ROM中根据不同的电压而存储有多个位。在该写入模式中存在这样的问题，即，如果在信息正被添加到其中具有信息的存储器基元中时电源被切断，则会丢失先前存储的信息。
为了解决该问题，JP-A 2006-221743(KOKAI)提出了一种技术，其管理在共享存储器基元的块中的页的关系并控制一次将数据写入每一个块的存储器基元中的写入操作。以该方式，暂时存储外部提供的数据，并以特定的时序将暂时存储的数据复制到另一块。从而，可以避免数据破坏。
更具体而言，将MLC NAND闪速ROM暂时用作SLC(两态)NAND闪速ROM，以便保护已完成写入操作的数据不被破坏。然后，通过常规写入方法将暂时存储的数据复制到另一个块。这实现了MLC NAND闪速ROM的安全的数据写入操作。通过该方法，即使在暂时存储的数据正被复制到另一个块时电源被突然切断，所存储的原始数据也不会受到破坏，因此可以容易地恢复数据。
然而，根据JP-A 2006-221743(KOKAI)的技术，在一次擦除之后可被写入块中的数据量被减小到“1/存储器基元中可写入的位的数目”。这意味着，为了在MLC NAND闪速ROM中写入特定的数据量，必须擦除将要写入的数据量乘以存储器基元中可写入的位的数目而得到的量。此外，根据该技术，总是将暂时存储的数据复制到另一个块。这意味着，在最后，需要擦除数据量乘以“(存储器基元中可写入的位的数目)+1”而得到的量。
例如，当在该系统中采用其中可以在每个存储器基元中写入两个位的MLC NAND闪速ROM时，需要擦除将要写入的数据量的2+1＝3倍的数据量，这是非常不必要的量。此外，考虑到重写的次数是有限的，应该最小化数据擦除的次数。
发明内容
根据本发明的一个方面，一种半导体存储装置包括：第一存储单元，其具有作为数据写入区域的多个第一块；指令单元，其发出将数据写入所述第一块中的写入指令；转换单元，其参考转换表而将输入数据的外部地址转换成在所述第一块中的存储位置，在所述转换表中所述数据的外部地址与所述第一块中的所述数据的所述存储位置相关联；以及判断单元，其基于所述输入数据的所述存储位置而判断所述第一块中的任何块是否存储有效数据，所述有效数据为与所述外部地址相关联的数据，其中当所述第一块中的任何块没有存储所述有效数据时，所述指令单元发出将数据写入其中没有存储所述有效数据的所述第一块中的写入指令。
根据本发明的另一方面，一种半导体存储装置包括：第一存储单元，其具有作为数据写入区域的多个第一块；指令单元，其发出将数据写入所述第一块中的写入指令；转换单元，其参考转换表而将输入数据的外部地址转换成在所述第一块中的存储位置，在所述转换表中所述数据的外部地址与所述块中的所述数据的所述存储位置相关联；管理单元，其管理在所述第一块中的所述数据的存储状态；以及判断单元，其基于所述输入数据的所述存储位置以及所述数据的所述存储状态而判断所述第一块是否包括其中数据写入不会造成有效数据损失的任何第一块，所述有效数据为与所述外部地址相关联的数据，其中当所述第一块包括其中数据写入不会造成所述有效数据损失的第一块时，所述指令单元发出将数据写入其中所述数据写入不会造成所述有效数据损失的所述第一块中的写入指令。
根据本发明的又一方面，一种在半导体存储装置中实施的存储控制方法，所述方法包括：第二存储单元，其具有作为数据写入区域的多个第二块；以及移动单元，当所述第一块不包括其中所述数据写入不会造成所述有效数据损失的任何第一块时，该移动单元将存储在所述第一块中的有效数据移动到所述第二块，其中所述指令单元发出将数据写入已从其中移出所述有效数据的所述第一块的写入指令。
附图说明
图1是根据第一实施例的半导体存储装置的框图；
图2是用于解释MLC NAND闪速ROM的结构的图；
图3是示例块管理列表的图；
图4是用于解释地址转换方法的图；
图5是用于解释根据第一实施例的判断方法的图；
图6是用于解释根据第一实施例的数据移动方法的图；
图7也是用于解释根据第一实施例的数据移动方法的图；
图8是根据第一实施例将新数据写入NAND闪速ROM中的过程的流程图；
图9是根据修改实例将新数据写入NAND闪速ROM的过程的流程图；
图10是根据第一实施例的半导体存储装置的框图；
图11是示例根据第二实施例的块存储管理列表的图；
图12是用于解释根据第二实施例的判断方法的图；以及
图13是根据第二实施例将新数据写入NAND闪速ROM的过程的流程图。
具体实施方式
下面，将参考附图详细解释根据本发明的半导体存储装置和控制半导体存储装置的方法的示例性实例。
(第一实施例)
如图1所示例的，根据第一实施例的半导体存储装置1在其中存储数据，并包括主机接口2、动态随机存取存储器(DRAM)3、NAND闪速只读存储器(ROM)4、以及控制器5。主机接口2执行与主机装置6(例如，个人计算机)的数据通信以传输和接收数据。
DRAM 3是在其中暂时存储由主机装置6提供的写入数据和在操作期间从NAND闪速ROM 4读取的写入/读出数据7的存储器。DRAM 3还在其中暂时存储在操作期间从NAND闪速ROM 4读取的地址转换表8。稍后在解释NAND闪速ROM 4时，将详细讨论地址转换表8。
NAND闪速ROM 4为MLC类型并在其中存储由主机装置6提供且在DRAM 3中暂时存储的数据。NAND闪速ROM 4包括地址转换表8、第一存储单元9、第二存储单元10以及块管理列表11。
参考图2解释常规MLC NAND闪速ROM的结构和该结构中存在的问题。在图2中，假设NAND闪速ROM在每个存储器基元中存储两个位。
NAND闪速ROM被分割为块，块是擦除操作的单位区域。每一个块被进一步分割为页，页是写入/读取操作的单位区域，每一个页依次与存储器基元的位之一相关联。在图2的实例中，1个块包括8个页，即页0至7。将数据写入页中的次序被限定为页0、1、2、...7。在该图中，目前，直到页4都存储有数据。
通常，在存储器基元中的与首先写入的位对应的页称为下位页，而在同一存储器基元中的与第二写入的位对应的页称为上位页。由此，在共享NAND闪速ROM的同一存储器基元的下位页和上位页中，除非完成了对下位页的写入，否则不能将数据写入上位页中。在该实例中，页0和1、页2和3、页4和5、以及页6和7的每一对共享存储器基元。
在该结构的NAND闪速ROM中，如果在数据被写入上位页期间切断电源，同样会破坏已被写入同一存储器基元的下位页中的数据。另一方面，如果在数据被写入下位页期间切断电源，将不会破坏被写入不同的基元(其下位页和上位页)中的数据。
换言之，仅仅当数据正被写入上位页时，会发生破坏和丢失在同一存储器基元的下位页中写入的数据的问题。在图2的实例中，如果在数据被写入页5(上位页)期间切断电源，会一起破坏存储在同一存储器基元的页4(下位页)中的数据。
如果存储器基元的下位页和上位页包括多个页，对于存储器基元的所有页会类似地发生该问题。
在根据本实施例的NAND闪速ROM 4中产生相同的问题。地址转换表8、第一存储单元9、第二存储单元10、以及块管理列表11基本上具有相同的结构。本实施例旨在防止这样的问题发生。
地址转换表8指示NAND闪速ROM 4的其中存储有主机装置6所提供的数据的块的页位置(地址)。因此，地址转换表8在其中存储NAND闪速ROM 4的位置(地址)，在该位置处为每一页存储由主机装置6提供的数据。这里，其地址存储在地址转换表8中的页中的数据，或换言之，由地址转换表8指派的数据，称为有效数据。另一方面，其地址没有存储在地址转换表8中的页中的数据，或换言之，被存储但没有被地址转换表8指派的数据，称为无效数据。
当半导体存储装置1不是正在操作时，地址转换表8仅仅存在于NAND闪速ROM 4中。然而，当主机装置6向半导体存储装置1发出数据写入/读取指令时，从NAND闪速ROM 4读取地址转换表8，并将地址转换表8暂时存储在DRAM 3中。然后，稍后描述的控制器5的地址转换单元14对在DRAM 3中暂时存储的地址转换表8执行地址更新处理。可以以任何给定的时序，例如，当半导体存储装置1停止其操作时，执行对NAND闪速ROM 4中的地址转换表8的地址更新处理。
如上所述，第一存储单元9和第二存储单元10中的每一个都包括多个块。在每一个块中，写入由主机装置6提供并暂时存储在DRAM 3中的数据。当实际写入数据时，稍后描述的控制器5的写入/读取指令单元13从第一存储单元9和第二存储单元10的块中选择块。在图1中，第一存储单元9包括四个块，即块A到D，而第二存储单元10包括两个块，即块E和F。
首先将由主机装置6提供并暂时存储在DRAM 3中的所有数据写入第一存储单元9的块(第一块)中。另一方面，当在第一存储单元9中没有可写入的块时，仅仅从第一存储单元9移动由稍后描述的控制器5的移动单元16指派的数据，并将该数据写入第二存储单元10的块(第二块)中。
应注意，第一存储单元9的块和第二存储单元10的块并不是固定的，而是可以通过稍后描述的控制器5的块管理单元17而动态地改变。
如图3所示，块管理列表11管理第一存储单元9的块和第二存储单元10的块。在该图中，四个块A到D属于第一存储单元9，而两个块E和F属于第二存储单元10。
块管理列表11仅仅存在于NAND闪速ROM 4中。然而，该结构可被如此配置，以便当主机装置6向半导体存储装置1发出数据写入/读取指令时，从NAND闪速ROM 4读取块管理列表11，并将块管理列表11暂时存储在DRAM 3中。在这样的结构中，应该由控制器5的稍后描述的块管理单元17来更新暂时存储在DRAM 3中的块管理列表11，而应该在任何给定的时序，例如，当半导体存储装置1关闭时，更新在NAND闪速ROM 4中的块管理列表11。
控制器5控制半导体存储装置1的操作。控制器5包括CPU 12，并根据CPU 12所执行的指令来控制半导体存储装置1。CPU 12包括写入/读取指令单元13、地址转换单元14、判断单元15、移动单元16以及块管理单元17。实际上，CPU 12所执行的程序具有这样的模块结构，该模块结构包括写入/读取指令单元13、地址转换单元14、判断单元15、移动单元16以及块管理单元17。当CPU 12从ROM等等(未示出)读取并执行程序时，在CPU 12上产生写入/读取指令单元13、地址转换单元14、判断单元15、移动单元16以及块管理单元17。
响应于来自主机装置6的请求，写入/读取指令单元13发出将DRAM3的数据写入NAND闪速ROM 4(由判断单元15指派的第一存储单元9的块)的数据写入指令，或者将数据从NAND闪速ROM 4(第一存储单元9或第二存储单元10的块)读取到DRAM 3的数据读取指令。
地址转换单元4将由主机装置6提供的数据的外部地址转换成实际存储数据的NAND闪速ROM 4的块的页。更具体而言，当在NAND闪速ROM 4中存储由主机装置6提供的数据时，地址转换单元14使数据的外部地址与存储数据的块的页相关联，并将其存储在地址转换表8中。当从主机装置6接收读取请求时，地址转换单元14将外部地址转换成块的对应页。换言之，对各页执行地址转换。
如图4所示，地址转换单元14参考地址转换表8而将由主机装置6提供的数据的外部地址转换成NAND闪速ROM 4中的块的页。具体而言，在由地址转换单元14执行的转换中，将主机装置6所提供的外部地址的一些最高位转换成NAND闪速ROM 4的块的页，并将剩余的较低位转换成页内的数据位置。
根据图4，从外部地址提供的地址具有48个位。在外部地址中，将较高的37个位用于向块的页的转换，而将较低的11个位用于向页的数据位置的转换。位的数目根据页的容量而变化。在地址转换表8中存储的NAND闪速ROM 4中的块的页位置处的数据是与各外部地址相关联地存储的有效数据，并由此将不允许破坏该数据。
在安装有NAND闪速ROM的半导体存储装置中，在写入NAND闪速ROM之前需要进行擦除操作。此外，仅仅在NAND闪速ROM的特定区域中频繁的重写将缩短ROM的寿命。出于这些原因，通常在这样的装置中提供地址转换单元，以在任意块和页中存储由主机装置提供的外部地址的数据。
当从主机装置6接收数据写入请求时，判断单元15判断在第一存储单元9中是否存在在其中存储有效数据的任何块，并识别这样的块。更具体而言，判断单元15从第一存储单元9的块识别在其中没有存储由地址转换表8指派的数据(有效数据)的块。然后，写入/读取指令单元13将从主机装置6接收的数据写入所识别的块中。
下面，参考图5解释判断单元15所采用的判断方法。在该图中，块A到D属于第一存储单元9。在块A到D当中，块A是在其中没有存储任何有效数据(或换言之，由地址转换表8指派的数据)的唯一的一个块。判断单元15由此识别块A。
当从主机装置6接收数据写入请求时以及当第一存储单元9不包括在其中没有存储有效数据的块时，或换言之，当第一存储单元9的所有块在其中存储有至少一项有效数据时，移动单元16将在第一存储单元9的块中所存储的有效数据移动到第二存储单元10的块中。更具体而言，移动单元16将在第一存储单元9的块中所存储的有效数据暂时读取到DRAM 3，并将该数据一次写入第二存储单元10的块中。
下面，参考图6和7解释移动单元16所采用的数据移动方法。图6是用于示出在被移动单元16移动之前的数据的图，图7是用于示出在被移动单元16移动之后的数据的图。在图6中，在第一存储单元9的块A到D中的每一个块中存储有至少一个有效数据项。由此，如图7所示，移动单元16将存储在块A到D中的有效数据移动到第二存储单元10的块E。在移动单元16移动数据之后，数据转换单元14更新地址转换表8中的数据项的位置，以指示数据项被移动到的位置。相应地，将存储在块A到D中的所有有效数据项改变为无效数据项。
块管理单元17管理块管理列表11，或换言之，第一存储单元9和第二存储单元10的块。如上所述，第一存储单元9的块用于写入由主机装置6提供的数据，而仅仅在移动单元6移动数据时才使用第二存储单元10的块。
在移动单元16将存储在第一存储单元9的块中的数据移动到第二存储单元10的块之后，块管理单元17更新块管理列表11，以便在将存储在第一存储单元9的块中的数据移动到第二存储单元10的块之后，将第二存储单元10的数据被从第一存储单元9的块移动至其的块移动到第一存储单元9，并将第一存储单元9的块中的一个移动到第二存储单元10。假设：在数据被移动到第二存储单元10之后，在第一存储单元9的被移动到第二存储单元10的块中没有存储有效数据。
从图6和7可以看出，在图7的数据移动之后，在图6的数据移动之前属于块管理列表11中的第二存储单元10的块E被移动到第一管理单元9，并且在数据移动之前属于第一存储单元9的块A被移动到第二存储单元10。在该实例中，将当前没有存储有效数据的块A到D当中的具有最少未使用的页的块A移动到第二存储单元10。这是因为，在第二存储单元10中对每一个块的所有页执行擦除处理而无论这些页是已使用还是未使用，并因此通过将具有最少的未使用页的块移动到第二存储单元10而消除不必要的操作。
然后，移动单元16和块管理单元17将第一存储单元9的块A至D中的所有有效数据移动至块E，从而可以将数据写入块B到D中而不写入已被移动到第二存储单元10的块A中。
接下来，参考图8解释根据本实施例将新数据写入半导体存储装置1的NAND闪速ROM 4的方法。当半导体存储装置1接收来自主机装置6的数据写入指令时，将由主机装置6提供的将要写入的数据暂时存储在DRAM 3中。
然后，判断单元15判断第一存储单元9是否包括其中没有存储有效数据的任何块(步骤S11)。更具体而言，判断单元15判断在第一存储单元9的块当中是否存在其中没有存储由地址转换表8指派的数据(有效数据)的任何块。
当判断单元15判断第一存储单元9包括其中没有存储有效数据的块(步骤S11：是)时，判断单元15识别该块。写入/读取指令单元13发出将数据写入第一存储单元9的其中没有存储有效数据的块中的指令(步骤S12)。由此，数据被写入该块中。
另一方面，当判断单元15判断第一存储单元9中不存在其中没有存储有效数据的块(步骤S11：否)时，移动单元16将第一存储单元9中的某些块中的有效数据移动到第二存储单元10的块(步骤S13)。优选地，移动块中的所有有效数据，以便在该移动之后，在这些块中不保留有效数据。当第二存储单元10包括多于一个的块时，可以一次将有效数据移动到多个块。然而，优选一次对每个块处理有效数据项。
如上所述，移动单元16首先将在NAND闪速ROM 4的块中所存储的有效数据读取到DRAM 3，然后将所述有效数据写入NAND闪速ROM的另一块。然而，如果在当前的写入指令之前响应于先前从主机装置6发出的读取指令已经从NAND闪速ROM 4读取有效数据并将其暂时存储在DRAM 3中，则该数据可被直接写入。在该情况下，可以节省将NAND闪速ROM 4的块中的有效数据读取到DRAM 3中所需的时间。
接下来，地址转换单元14针对移动到第二存储单元10的块的有效数据来更新地址转换表8，以使其指示该有效数据被移动到的位置(第二存储单元10的块/页位置)(步骤S14)。
然后，块管理单元17将第二存储单元10的有效数据移动到其的块移动到第一存储单元9的列表，并将第一存储单元9的从其中移出有效数据的无有效数据块移动到第二存储单元10的列表(步骤S15)。在该步骤，可以移动任何数目的块。
此后，在步骤S12，写入/读取指令单元13发出将数据写入第一存储单元9的其中没有存储有效数据的块(从其中移出有效数据的块)中的指令，并由此将数据写入该块中。
最后，地址转换单元14针对被写入该块中的数据而以这样的方式更新地址转换表8，以便该表指示数据被移动到的位置(第一存储单元9的块/页位置)(步骤S16)。在上述步骤之后，便完成将新数据写入NAND闪速ROM 4中的操作。
在步骤S12，当第一存储单元9包括其中没有存储有效数据的多于一个的块时，写入/读取指令单元13需要选择这些块中的一个块。如果选择具有最少的未使用页(其中没有写入数据的页)的块，或换言之，如果块具有最大量的已写入数据，则保留具有最多的未使用页的块。然后，即使在之后接收到写入跨过几个页的大尺寸的数据的请求时，也可以写入数据而不执行擦除操作。因此，可以减小擦除的次数，这增加了半导体存储装置1(NAND闪速ROM 4)的寿命。应该注意，选择方法不局限于上述方法，而是可以任意地选择块。
在根据第一实施例的半导体存储装置中，当判断单元判断在第一存储单元中的任何块在其中都没有存储与外部地址相关联的数据时，可以在没有存储与外部地址相关联的任何数据的块中写入外部提供的新数据。因此，可以减少数据擦除的次数，同时可以防止在将要在其中写入新数据的那个块中先前所存储的有效数据被破坏或变得不可读。还可以提高数据写入速度。
此外，在根据第一实施例的半导体存储装置中，当判断单元判断第一存储单元的所有块在其中存储与外部地址相关联的一些数据时，移动单元将与该外部地址相关联并存储在第一存储单元的块中的数据移动到第二存储单元的块，以便外部提供的数据可以被新写入从其中移出了与外部地址相关联的数据的块中。由此，可以减少数据擦除的次数，同时防止在将要向其中写入新数据的块中先前所存储的有效数据被破坏或变得不可读，并且提高数据写入速度。
在根据第一实施例的半导体存储装置1中，当从主机装置6接收数据写入请求时，判断单元15判断第一存储单元9是否包括其中没有存储有效数据的任何块，并且如果存在便识别这样的块。然而，移动单元16将不移动任何有效数据，直到第一存储单元9中不再存在其中没有存储有效数据的块。出于该原因，一旦判断单元15判断不存在在其中没有存储有效数据的块，从数据写入请求的开始到结束的处理花费很长时间。
相反地，以这样的方式配置修改实例，以便基于来自主机装置6的数据写入请求，判断单元15判断在第一存储单元9的块中所存储的有效数据的总量是否超过与一个块对应的数据量，并识别这样的块。然后，每当有效数据的总量变为对应于一个块的量时，移动单元16将在第一存储单元9的块中所存储的有效数据移动到第二存储单元10的块。由此，可以使从数据写入请求的开始到结束所需要的时间平均化(可以改善需要最长时间的情况)。
在该修改实例中，当主机装置6向半导体存储装置1发出数据写入指令时，判断单元15判断在第一存储单元9的块中所存储的有效数据的总量是否等于或大于对应于一个块的数据量(步骤S21)，如图9所示。更具体而言，判断单元15判断在第一存储单元9的块中的由地址转换表8指派的数据的总量是否等于或大于对应于一个块的数据量。
当判断单元15判断在第一存储单元9的块中所存储的有效数据的总量不大于对应于一个块的数据量(步骤S21：否)时，判断单元15识别在第一存储单元9中的其中没有存储任何有效数据的块。然后，写入/读取指令单元13发出将数据写入第一存储单元9中的其中没有存储有效数据的块的指令(步骤S22)，并将数据写入该块中。这里假设：当在第一存储单元9的块中所存储的有效数据的总量没有达到对应于一个块的数据量时，第一存储单元9总是包括其中没有存储有效数据的块。
另一方面，当判断单元15判断在第一存储单元9的块中所存储的有效数据的总量等于或大于对应于一个块的数据量(步骤S21：是)时，移动单元6将在第一存储单元9的一些块中所存储的有效数据(其等价于一个块)移动到第二存储单元10的块(步骤S23)。下列步骤S24到S26的操作与图8的步骤S14到S16相同，因此省略对其的解释。
在该修改实例中，基于关于在第一存储单元9的块中所存储的有效数据的总量是否等于或大于等价于一个块的数据量的判断，来判定移动单元16是否移动数据。然而，可以基于有效数据是否等于或大于等价于n个块(其中n为正整数)的数据量而进行判断。
在根据第一实施例的修改实例的半导体存储装置中，当判断单元判断与外部地址相关联并存储在第一存储单元的块中的总数据量没有达到特定的数据量时，可以将外部提供的数据新写入其中没有存储任何与外部地址相关联的数据的块中。由此，在减小数据擦除次数的同时，防止在新数据被写入其中的块中先前存储的有效数据被破坏或变得不可读。可以提高数据写入速度，且可以使从数据写入请求的开始到结束所需要的时间平均化。
(第二实施例)
根据第一实施例，当第一存储单元不具有在其中没有存储任何有效数据的块时，将第一存储单元的块的有效数据移动到第二存储单元的块。比较而言，根据第二实施例，当第一存储单元不具有在其中没有存储会丢失的任何有效数据的块时，将存储在第一存储单元的块中的有效数据移动到第二存储单元的块。将针对第一和第二实施例之间的差异，来解释根据本实施例的半导体存储装置的结构。该结构的其余部分与第一实施例的相同，因此将相同的标号赋予这样的部分。其解释应参考上述描述，因此在这里省略其解释。
如对于第一实施例参考图2所解释的，当数据被写入上位页时，会造成破坏或丢失已写入同一存储器基元的下位页中的数据的问题。在图2的实例中，如果在数据被写入页5(上位页)期间电源被切断，会破坏存储在共享同一存储器基元的页4(下位页)中的数据。
当存储在下位页(页4)中的数据为无效数据时，即使失败，写入操作也不会造成任何问题，因为会丢失的数据不是有效数据。类似地，当写入操作从下位页开始时，写入失败不会造成有效数据的损失。根据本实施的半导体存储装置以这一点为特征。
如图10所示，根据第二实施例的半导体存储装置21包括主机接口2、DRAM 3、NAND闪速ROM 22、以及控制器23。NAND闪速ROM 22包括地址转换表8、第一存储单元9、第二存储单元10、块管理列表11、以及块存储管理列表24。
块存储管理列表24指示块的哪一页在其中存储数据，如图11所示。在该图中，直到块的页4已经存储有数据，并且页5和随后的页未使用。块存储管理列表24存储第一存储单元9和第二存储单元10的所有块的存储状态。
块存储管理列表24仅存在于NAND闪速ROM 22中。然而，当主机装置6向半导体存储装置21发出数据写入/读取指令时，块存储管理列表24可以被配置为从NAND闪速ROM 22读出并暂时存储在DRAM 3中。在这样的配置中，控制器23的稍后描述的块存储管理单元27更新暂时存储在DRAM 3中的块存储管理列表24。可以以任何时序，例如，当半导体存储装置21停止其操作时，更新NAND闪速ROM 22中的块存储管理列表24。
控制器23包括CPU 25，并根据由CPU 25发出的指令来控制半导体存储装置21。CPU 25包括写入/读取指令单元13、地址转换单元14、判断单元26、移动单元16、块管理单元17、以及块存储管理单元27。
当从主机装置6接收到数据写入请求时，判断单元26判断在第一存储单元9的块当中是否存在新数据写入不会造成有效数据损失的块，并且如果存在便识别这样的块。更具体而言，判断单元26通过使用地址转换表8和块存储管理列表24，判断是否存在其中新数据写入从上位页开始并且其中与该上位页对应的下位页在其中存储无效数据的任何块，或判断是否存在其中新数据写入从下位页开始的任何块。如果存在，判断单元26识别这样的块。
现在参考图12解释判断单元26所采用的判断方法。在该图中，包括在每一个块中的“L”表示下位页，而包括在每一个块中的“U”表示上位页。图12的第一存储单元9包括块A到D。在块A到D当中，在块A中，新数据写入从下位页开始，因此可以使用该块作为写入新数据的块。类似地，在块D中，新数据写入从上位页开始，存储在对应的下位页中的数据是无效的。由此，可以使用该块作为写入新数据的块。在图12中，判断单元26指定块D，但是可以替代地指定块A。
然后，当从主机装置6接收数据写入请求而第一存储单元9的块不包括新数据写入不会造成有效数据损失的任何块时，移动单元16将存储在第一存储单元9的块中的有效数据移动到第二存储单元10的块。
块存储管理单元27管理块存储管理列表24，或换言之，管理在第一存储单元9和第二存储单元10的块中的每一个页的存储状态。
接下来，在根据本实施例的半导体存储装置21中，下面参考图13解释将新数据写入NAND闪速ROM 22的方法。当主机装置6向半导体存储装置21发出数据写入指令时，将由主机装置6提供的将要写入的数据暂时存储在DRAM 3中。
然后，判断单元26判断第一存储单元9的块是否包括其中新数据写入不会造成有效数据损失的任何块(步骤S31)。更具体而言，判断单元26判断是否存在其中新数据写入从上位页开始并且其中存储在对应的下位页中的数据为无效数据的任何块，或判断是否存在其中新数据写入从下位页开始的任何块。
当判断单元26判断第一存储单元9的块包括其中新数据写入不会造成有效数据损失的块(步骤S31：是)时，判断单元26识别这样的块。写入/读取指令单元13发出将数据写入第一存储单元9的其中没有存储有效数据的块中的数据写入指令(步骤S32)，以便对该块执行数据写入操作。
另一方面，当判断单元26判断第一存储单元9的块不包括其中新数据写入不会造成有效数据损失的任何块(步骤S31：否)时，移动单元16将第一存储单元9的一些块中的有效数据移动到第二存储单元10的块(步骤S33)。在该步骤，优选移动在这些块中的所有有效数据，以便在移动之后在这些块中不保留有效数据。如果第二存储单元10包括对于一个的块，可以一次将有效数据移动到多个块。然而，优选一次对每个块处理将要移动的有效数据的项。
然后，地址转换单元14针对移动到第二存储单元10的块的有效数据来更新地址转换表8，以便地址转换表8指示该有效数据被移动到的位置(第二存储单元10的块/页位置)(步骤S34)。
接下来，块管理单元17将有效数据已被移动到其的第二存储单元10的块移动到第一存储单元9的列表，并将第一存储单元9的已从其中移出有效数据并且其中当前没有存储有效数据的块移动到第二存储单元10的列表(步骤S35)。这里被移动的块的数目不受限制。
此后，在步骤S32，写入/读取指令单元13发出将数据写入第一存储单元9中的没有存储有效数据的块(即，从其中移出有效数据的块)的数据写入指令，并由此对该块执行数据写入操作。
接下来，块存储管理单元27更新块存储管理列表24，或换言之，管理在第一存储单元9和第二存储单元10的块中的每一个页的存储状态(步骤S36)。
最后，地址转换单元14针对已写入块中的数据来更新地址转换表8，以便地址转换表8指示该数据被移动到的位置(第一存储单元9的块/页位置)(步骤S37)。通过上述步骤，完成将新数据写入NAND闪速ROM 22的处理。
在根据第二实施例的半导体存储装置中，当判断单元判断第一存储单元不包括其中写入新数据不会使与外部地址相关联的数据丢失的任何块时，可以将外部提供的数据新写入其中不会使与外部地址相关联的数据丢失的块中。因此，在可以减少数据擦除的次数的同时，防止在将要向其中写入新数据的块中先前所存储的有效数据被破坏或变得不可读。此外，可以提高数据写入速度。
另外，在根据第二实施例的半导体存储装置中，判断单元识别其中即使写入操作失败也不会丢失有效数据的块，作为用于新写入外部提供的数据的块。这增加了向其中写入数据的块的选择，同时减小由移动单元进行的数据移动的次数，由此增加重写寿命。
本领域的技术人员可以容易地想到其他的优点和修改。因此，本发明在其更宽的方面不局限于在这里示出和描述的特定细节和代表性实施例。因此，可以进行各种修改而不背离由所附权利要求及其等价物限定的总发明构思的精神或范围。

Claims (14)

1.一种半导体存储装置，包括：
第一存储单元，其具有作为数据写入区域的多个第一块；
指令单元，其发出将数据写入所述第一块中的写入指令；
转换单元，其参考转换表而将输入数据的外部地址转换成在所述第一块中的存储位置，在所述转换表中所述数据的外部地址与所述第一块中的所述数据的所述存储位置相关联；以及
判断单元，其基于所述输入数据的所述存储位置而判断所述第一块中的任何块是否存储有效数据，所述有效数据为与所述外部地址相关联的数据，其中
当所述第一块中的任何块没有存储所述有效数据时，所述指令单元发出将数据写入其中没有存储所述有效数据的所述第一块中的写入指令。
2.根据权利要求1的装置，还包括：
第二存储单元，其具有作为数据写入区域的多个第二块；以及
移动单元，当所有的所述第一块存储所述有效数据时，该移动单元将存储在所述第一块中的所述有效数据移动到所述第二块，其中
所述指令单元发出将数据写入已经从其中移出所述有效数据的所述第一块中的所述写入指令。
3.根据权利要求2的装置，还包括管理单元，其将所述有效数据被移动到的所述第二块从所述第二存储单元移动到所述第一存储单元，并将所述第一块从所述第一存储单元移动到所述第二存储单元。
4.根据权利要求1的装置，其中
所述判断单元进一步基于所述输入数据的所述存储位置而判断存储在所述第一块中的所述有效数据的项的总数目，以及
当所述总数目小于预定的数目时，所述指令单元发出将数据写入其中没有存储有效数据的所述第一块中的所述写入指令。
5.根据权利要求4的装置，还包括：
第二存储单元，其具有作为数据写入区域的多个第二块；以及
移动单元，当所述总数目等于或大于所述预定的数目时，将存储在所述第一块中的有效数据移动到所述第二块，其中
所述指令单元发出将数据写入已经从其中移出所述有效数据的所述第一块中的所述写入指令。
6.根据权利要求5的装置，还包括管理单元，其将所述有效数据被移动到的所述第二块从所述第二存储单元移动到所述第一存储单元，并将所述第一块从所述第一存储单元移动到所述第二存储单元。
7.根据权利要求4的装置，其中所述预定的数目为等价于所述第一块中的一个块的数据量。
8.根据权利要求4的装置，其中所述预定的数目为等价于所述第一块中的多个块的数据量。
9.根据权利要求1的装置，其中所述指令单元发出将数据写入其中没有存储有效数据的所述第一块当中的这样的第一块中的所述写入指令，在该第一块中写入最大的数据量。
10.一种半导体存储装置，包括：
第一存储单元，其具有作为数据写入区域的多个第一块；
指令单元，其发出将数据写入所述第一块中的写入指令；
转换单元，其参考转换表而将输入数据的外部地址转换成在所述第一块中的存储位置，在所述转换表中所述数据的外部地址与所述块中的所述数据的所述存储位置相关联；
管理单元，其管理在所述第一块中的所述数据的存储状态；以及
判断单元，其基于所述输入数据的所述存储位置以及所述数据的所述存储状态而判断所述第一块是否包括其中数据写入不会造成有效数据损失的任何第一块，所述有效数据为与所述外部地址相关联的数据，其中
当所述第一块包括其中数据写入不会造成所述有效数据损失的第一块时，所述指令单元发出将数据写入其中所述数据写入不会造成所述有效数据损失的所述第一块中的写入指令。
11.根据权利要求10的装置，还包括：
第二存储单元，其具有作为数据写入区域的多个第二块；以及
移动单元，当所述第一块不包括其中数据写入不会造成所述有效数据损失的任何第一块时，将存储在所述第一块中的所述有效数据移动到所述第二块，其中
所述指令单元发出将数据写入已经从其中移出所述有效数据的所述第一块的所述写入指令。
12.根据权利要求11的装置，还包括管理单元，其将所述有效数据被移动到的所述第二块从所述第二存储单元移动到所述第一存储单元，并将所述第一块从所述第一存储单元移动到所述第二存储单元。
13.根据权利要求10的装置，其中所述指令单元发出将数据写入在没有存储有效数据的所述第一块当中的这样的第一块中的所述写入指令，在该第一块中写入最大的数据量。
14.一种在半导体存储装置中实施的存储控制方法，所述方法包括以下步骤：
发出将数据写入第一存储单元中的作为数据写入区域的块中的写入指令；
参考转换表将输入数据的外部地址转换成在所述块中的存储位置，在所述转换表中所述数据的外部地址与所述块中的所述数据的所述存储位置相关联；以及
基于所述输入数据的所述存储位置而判断所述块中的任何块是否存储有效数据，所述有效数据为与所述外部地址相关联的数据，其中
当所述块中的任何块没有存储所述有效数据时，所述发出步骤发出将数据写入其中没有存储所述有效数据的所述块中的所述写入指令。
CN2009101690395A 2008-12-22 2009-09-14 半导体存储装置和存储控制方法 Expired - Fee Related CN101763894B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP325632/2008 2008-12-22
JP2008325632A JP4551958B2 (ja) 2008-12-22 2008-12-22 半導体記憶装置および半導体記憶装置の制御方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN2013100532808A Division CN103151073A (zh) 2008-12-22 2009-09-14 半导体存储装置和存储控制方法

Publications (2)

Publication Number Publication Date
CN101763894A true CN101763894A (zh) 2010-06-30
CN101763894B CN101763894B (zh) 2013-05-01

Family

ID=41343350

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2013100532808A Pending CN103151073A (zh) 2008-12-22 2009-09-14 半导体存储装置和存储控制方法
CN2009101690395A Expired - Fee Related CN101763894B (zh) 2008-12-22 2009-09-14 半导体存储装置和存储控制方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN2013100532808A Pending CN103151073A (zh) 2008-12-22 2009-09-14 半导体存储装置和存储控制方法

Country Status (7)

Country Link
US (1) US20100161885A1 (zh)
EP (2) EP2309517A1 (zh)
JP (1) JP4551958B2 (zh)
KR (1) KR101121698B1 (zh)
CN (2) CN103151073A (zh)
AT (1) ATE533159T1 (zh)
TW (1) TWI440042B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111949199A (zh) * 2019-05-16 2020-11-17 北京兆易创新科技股份有限公司 一种存储设备的数据写入方法、装置及存储设备

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4564520B2 (ja) 2007-08-31 2010-10-20 株式会社東芝 半導体記憶装置およびその制御方法
JP4461170B2 (ja) 2007-12-28 2010-05-12 株式会社東芝 メモリシステム
EP2225643B1 (en) 2007-12-28 2020-05-06 Toshiba Memory Corporation Semiconductor storage device
JP4439569B2 (ja) * 2008-04-24 2010-03-24 株式会社東芝 メモリシステム
US8261158B2 (en) * 2009-03-13 2012-09-04 Fusion-Io, Inc. Apparatus, system, and method for using multi-level cell solid-state storage as single level cell solid-state storage
US8266503B2 (en) 2009-03-13 2012-09-11 Fusion-Io Apparatus, system, and method for using multi-level cell storage in a single-level cell mode
US8489804B1 (en) 2009-09-14 2013-07-16 Marvell International Ltd. System for using dynamic random access memory to reduce the effect of write amplification in flash memory
JP5397167B2 (ja) * 2009-11-05 2014-01-22 富士通株式会社 タイムスロット割り当て方法、プログラム及び装置
JP2011128998A (ja) 2009-12-18 2011-06-30 Toshiba Corp 半導体記憶装置
US8661184B2 (en) 2010-01-27 2014-02-25 Fusion-Io, Inc. Managing non-volatile media
US8854882B2 (en) 2010-01-27 2014-10-07 Intelligent Intellectual Property Holdings 2 Llc Configuring storage cells
TWI446349B (zh) * 2010-03-04 2014-07-21 Phison Electronics Corp 非揮發性記憶體存取方法、系統，與非揮發性記憶體控制器
US9245653B2 (en) 2010-03-15 2016-01-26 Intelligent Intellectual Property Holdings 2 Llc Reduced level cell mode for non-volatile memory
JP5404483B2 (ja) 2010-03-17 2014-01-29 株式会社東芝 メモリシステム
JP5066209B2 (ja) 2010-03-18 2012-11-07 株式会社東芝 コントローラ、データ記憶装置、及びプログラム
JP2012008651A (ja) 2010-06-22 2012-01-12 Toshiba Corp 半導体記憶装置、その制御方法および情報処理装置
US8417877B2 (en) 2010-08-31 2013-04-09 Micron Technology, Inc Stripe-based non-volatile multilevel memory operation
JP2012128643A (ja) 2010-12-15 2012-07-05 Toshiba Corp メモリシステム
JP2012128645A (ja) 2010-12-15 2012-07-05 Toshiba Corp メモリシステム
JP2012128644A (ja) 2010-12-15 2012-07-05 Toshiba Corp メモリシステム
JP5651457B2 (ja) 2010-12-15 2015-01-14 株式会社東芝 半導体記憶装置
JP5535128B2 (ja) 2010-12-16 2014-07-02 株式会社東芝 メモリシステム
JP2012128816A (ja) * 2010-12-17 2012-07-05 Toshiba Corp メモリシステム
JP2012221251A (ja) 2011-04-08 2012-11-12 Toshiba Corp メモリシステムの制御方法、情報処理装置、及びプログラム
US8924636B2 (en) 2012-02-23 2014-12-30 Kabushiki Kaisha Toshiba Management information generating method, logical block constructing method, and semiconductor memory device
US9251055B2 (en) 2012-02-23 2016-02-02 Kabushiki Kaisha Toshiba Memory system and control method of memory system
JP5687648B2 (ja) 2012-03-15 2015-03-18 株式会社東芝 半導体記憶装置およびプログラム
JP5813589B2 (ja) * 2012-07-13 2015-11-17 株式会社東芝 メモリシステムおよびその制御方法
US9117530B2 (en) 2013-03-14 2015-08-25 Sandisk Technologies Inc. Preserving data from adjacent word lines while programming binary non-volatile storage elements
US9009568B2 (en) 2013-08-09 2015-04-14 Sandisk Technologies Inc. Sensing parameter management in non-volatile memory storage system to compensate for broken word lines
JP6121857B2 (ja) 2013-09-20 2017-04-26 株式会社東芝 メモリシステム
JP6517549B2 (ja) * 2015-03-13 2019-05-22 東芝メモリ株式会社 メモリコントローラ、記憶装置、データ転送システム、データ転送方法、及びデータ転送プログラム
JP2018041204A (ja) 2016-09-06 2018-03-15 東芝メモリ株式会社 メモリ装置及び情報処理システム
JP7030463B2 (ja) 2017-09-22 2022-03-07 キオクシア株式会社 メモリシステム
KR102492033B1 (ko) * 2018-03-26 2023-01-26 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US186065A (en) * 1877-01-09 Improvement in cultivators
US82878A (en) * 1868-10-06 David m
US5937425A (en) * 1997-10-16 1999-08-10 M-Systems Flash Disk Pioneers Ltd. Flash file system optimized for page-mode flash technologies
JP2003233993A (ja) * 2002-02-08 2003-08-22 Matsushita Electric Ind Co Ltd 不揮発性記憶装置の書き換え方法
US6988175B2 (en) * 2003-06-30 2006-01-17 M-Systems Flash Disk Pioneers Ltd. Flash memory management method that is resistant to data corruption by power loss
US7012835B2 (en) * 2003-10-03 2006-03-14 Sandisk Corporation Flash memory data correction and scrub techniques
JP2006221743A (ja) * 2005-02-10 2006-08-24 Toshiba Corp 記憶システムと半導体記憶装置の書き込み方法
US7275140B2 (en) * 2005-05-12 2007-09-25 Sandisk Il Ltd. Flash memory management method that is resistant to data corruption by power loss
JP5130646B2 (ja) * 2005-06-06 2013-01-30 ソニー株式会社 記憶装置
JP4584782B2 (ja) * 2005-06-21 2010-11-24 旭化成エレクトロニクス株式会社 ポインティングデバイスおよびポインティングデバイス用キーシート
EP1898312A4 (en) * 2005-06-24 2008-10-08 Matsushita Electric Ind Co Ltd MEMORY CONTROLLER, NONVOLATILE STORAGE DEVICE, NONVOLATILE STORAGE SYSTEM, AND DATA WRITING METHOD
US7984084B2 (en) * 2005-08-03 2011-07-19 SanDisk Technologies, Inc. Non-volatile memory with scheduled reclaim operations
JP4413840B2 (ja) * 2005-09-20 2010-02-10 株式会社東芝 記憶媒体再生装置、記憶媒体再生方法および記憶媒体再生プログラム
JP4660353B2 (ja) * 2005-11-01 2011-03-30 株式会社東芝 記憶媒体再生装置
JP4575288B2 (ja) * 2005-12-05 2010-11-04 株式会社東芝 記憶媒体、記憶媒体再生装置、記憶媒体再生方法および記憶媒体再生プログラム
US20070143561A1 (en) * 2005-12-21 2007-06-21 Gorobets Sergey A Methods for adaptive file data handling in non-volatile memories with a directly mapped file storage system
KR100706808B1 (ko) * 2006-02-03 2007-04-12 삼성전자주식회사 쓰기 버퍼로서 동작하는 불 휘발성 메모리를 구비한 데이터저장 장치 및 그것의 블록 회수 방법
JP2008217857A (ja) * 2007-02-28 2008-09-18 Toshiba Corp メモリコントローラ及び半導体装置
JP4564520B2 (ja) * 2007-08-31 2010-10-20 株式会社東芝 半導体記憶装置およびその制御方法
JP4538034B2 (ja) * 2007-09-26 2010-09-08 株式会社東芝 半導体記憶装置、及びその制御方法
JP4653817B2 (ja) * 2008-03-01 2011-03-16 株式会社東芝 メモリシステム

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111949199A (zh) * 2019-05-16 2020-11-17 北京兆易创新科技股份有限公司 一种存储设备的数据写入方法、装置及存储设备
CN111949199B (zh) * 2019-05-16 2024-04-26 兆易创新科技集团股份有限公司 一种存储设备的数据写入方法、装置及存储设备

Also Published As

Publication number Publication date
TW201027555A (en) 2010-07-16
US20100161885A1 (en) 2010-06-24
CN101763894B (zh) 2013-05-01
JP2010146469A (ja) 2010-07-01
EP2309517A1 (en) 2011-04-13
KR20100073971A (ko) 2010-07-01
TWI440042B (zh) 2014-06-01
EP2200045B1 (en) 2011-11-09
CN103151073A (zh) 2013-06-12
JP4551958B2 (ja) 2010-09-29
EP2200045A1 (en) 2010-06-23
ATE533159T1 (de) 2011-11-15
KR101121698B1 (ko) 2012-02-28

Similar Documents

Publication Publication Date Title
CN101763894B (zh) 半导体存储装置和存储控制方法
CN101937319B (zh) 存储器系统及其映射方法
US9520992B2 (en) Logical-to-physical address translation for a removable data storage device
US5606529A (en) Semiconductor disk storage
CN111414315B (zh) 用来管理一记忆装置的方法以及其相关的记忆装置
KR100608592B1 (ko) 플래시 메모리의 데이터 관리 장치 및 방법
EP1782176B1 (en) Systems, methods, computer readable medium and apparatus for memory management using nvram
US8103821B2 (en) Flash memory device with wear-leveling mechanism and controlling method thereof
US8250286B2 (en) Block management method, and storage system and controller using the same
US10509570B2 (en) Method, device, and program for managing a flash memory for mass storage
CN101194238B (zh) 存储器控制器、非易失性存储装置、非易失性存储系统及数据写入方法
US7814264B2 (en) Memory card, semiconductor device, and method of controlling semiconductor memory
EP1914757A2 (en) Storage device and storing method
KR100608602B1 (ko) 플래시 메모리, 이를 위한 사상 제어 장치 및 방법
CN101571832B (zh) 数据写入方法及使用该方法的快闪存储系统与其控制器
KR20060090087A (ko) 복수의 사상 기법들을 채용한 적응형 플래시 메모리 제어장치 및 그것을 포함한 플래시 메모리 시스템
CN101625897B (zh) 用于快闪存储器的数据写入方法、储存系统与控制器
KR20080056491A (ko) Ｆｔｌ의 어드레스 매핑 방법
US20100180072A1 (en) Memory controller, nonvolatile memory device, file system, nonvolatile memory system, data writing method and data writing program
US5546348A (en) Semiconductor disc storage
CN106484630A (zh) 快闪存储器的存取方法及相关的存储器控制器与电子装置
US8200611B2 (en) File system and data management method
KR100586031B1 (ko) 비휘발성 메모리를 이용한 실시간 데이터베이스 운용방법
CN114372008A (zh) 数据存储方法和系统
CN102033810A (zh) 用于管理闪存多个区块的方法和相关记忆装置及其控制器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20130501

Termination date: 20150914

EXPY Termination of patent right or utility model