CN101682989A - 嵌入式电容叠层 - Google Patents

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Abstract

提供嵌入制造电容叠层的新方法和新型电容叠层装置，该装置具有用作结构衬底的电容核心，在该电容核心上可添加交替的导电薄片和装载有纳米粉末的介电层并测试可靠性。这种分层和测试允许此电容叠层的介电薄层的早期缺陷检测。电容叠层可经构造后提供多个隔离的电容元件，这些电容元件向一个或多个电气部件提供孤立的、设备特有的解耦电容。电容叠层可用作核心衬底，在其上可耦合多层电路板的多个附加信号层。

Description

嵌入式电容叠层
根据35U.S.C.§119要求优先权
本专利申请要求于2007年3月10日提交的名称为“EmbeddedCapacitive Stack”的第60/894198号临时申请的优先权，其由此在此特意并入作为参考。
领域
本发明的不同实施方式涉及电路板/衬底、芯片封装衬底、底板、柔性和刚性电路、以及电子模块。本发明的至少一个实施方式涉及多层电路板的嵌入式(embedded)电容叠层(capacitive stack)。
背景
电子线路设备通常被用于数字电路和模拟电路。在数字信号处理中，信号从一个二进制级变化到另一个二进制级。这种信号常常因沿着其在电路板上的路径的电阻、电容和/或电感而变得失真。而且，从一个二进制级切换到另一个二进制级常常会产生其它失真和伪信号例如噪声，以及在电路板的其它电气路径上的感应信号。在电路设计和电路板制造的领域中，为了减少电磁干扰、解耦信号、减少或阻抑共振、抑制电流/电压噪声、改善信号质量、过滤信号以及一些另外的这样的目的和/或功能，通常使用电容器。
在历史上，分立的旁路电容器已经被用于特定有源设备以便高频解耦(例如，阻抑共振，抑制噪声等等)，以及还在设计者不必应付空间约束时使用。然而，随着电路复杂性的增加和电子产品尺寸的减小，在电路板表面上的空间常常是有限的，无法为大量的表面安装的解耦电容器留出空间。此外，分立电容器所要求的电气通孔引入了更高频率的不必要的寄生电感。因此，通常使用嵌入式的解耦电容(或者埋入式电容)来消除对安装在每个集成电路附近的旁路电容器的需要，这些集成电路被安装在板上。
在本领域中，已知提供嵌入式解耦电容的尝试。例如，在Howard等人的第5,079,069号美国专利中，提供了包含一片介电材料的集成埋入式电容器，该介电材料被夹在两片导电材料中间。因此，Howard公开了印刷电路板(PCB)，借助于与单独设备成比例的一部分电容器层压板和从电容器层压板的其它部分借用的电容，该印刷电路板向每个单独设备提供电容，这取决于设备的随机操作。
当利用集成电容层压板的PCB例如Howard等人所公开的一种PCB通常成功地向设备提供电容时，在某些应用中，由这种集成电容层压板所提供的电容是有限的或不足的。例如，因为可能存在的干扰和噪声，某些高功率、高开关速度的集成电路(IC)设备经常要求解耦电容，所述解耦电容超过由类似于被Howard等人所公开的集成电容层压板所能提供的解耦电容。在这些情况下，为了向IC设备提供足够的解耦电容，电路设计者使用附加的局部的、表面安装的电容器。然而，这种局部的、表面安装的电容器由于上述讨论的原因是不希望有的。
现有技术的电容层压板还具有另外的缺陷，因为电子设备都连接相同的嵌入式电容层压板，造成设备之间的潜在干扰。例如，高功率、高开关速度的IC设备可能引起电压和/或电流的显著变化，或者会引起可能干扰在电路板上的其它低噪声设备的噪声，这些低噪声设备可能也连接至电容层压板。
为了处理高功率、高开关速度的IC设备的增大电容要求，具有增大电容的集成电容层压板已被研制，其中几个层压板被堆叠在一起且平行相连。例如，Lauffer等人的第6,739,027号美国专利公开了一种电容性PCB，它是通过采用第一个导电薄片(foil)以及在其两侧涂覆电介质而制成。第二个和第三个导电薄片也在一侧上被涂覆电介质，每块薄片都通过第二个和第三个导电薄片的非涂覆侧面被连结至第一个电介质涂覆薄片。于是，第二个和第三薄片每个都被层压至电路化核心(core)，产生总共四个电容平面，这些平面彼此平行地相互连接，由此增加电容密度。
因此，Lauffer等人与Howard等人类似，提供了一种PCB，借助于与单独设备成比例的一部分电容器层压板和从电容器层压板其它部分借来的电容，该PCB向每个单独设备提供电容，这取决于设备的随机开通。尽管Lauffer等人增加了电容密度，但是设备仍旧共享相同的电容层压板。结果，低噪声设备继续遭到由上面所描述的高功率、高开关速度的IC设备所产生的噪声的干扰。
使用由粉末状树脂材料或填充树脂系统所制成的介电薄层已被本领域公知其高介电常数使其能够增大电容密度。Lauffer等人公开了一种合并了薄的非固化(B段)的电介质的用途的PCB。然而，当使用这些薄的电介质时，制造Lauffer等人所公开的堆叠的集成电容层压板的过程变得困难。加载在薄的电介质中的纳米粉末是非常脆的，并且如果没有特殊处理和加工，实际上不可能制成。而且，薄的电介质的使用造成了如下增大的可能性，即，夹在电介质之间的导电薄片将具有危及电气完整性的杂质或空穴，造成电容器不足以及冒有点火(start a fire)的危险。直到叠层电容元件已被制成后，才能进行缺陷测试。如果发现缺陷，整块PCB必须被废弃，造成可能很高的金钱损失。
因此，在本领域中，长期迫切地需要提供堆叠的集成式或嵌入式电容器，其具有非常薄的电介质厚度和高的DK，这是因为加载在电路板上的纳米物质能够平行地连接以便增加电容密度，或者可选择地能够向较噪(noiser)设备和较静(quieter)设备提供单独的电容。同时，也长期迫切地需要在添加后续核心层或者添加电路层之前，确定在堆叠电容核心中的故障和缺陷。
概述
一种特征提供制造具有高电容密度的电容叠层的方法。所形成的平面核心电容衬底包括夹在第一个导电层和第二个导电层之间的第一个介电核心层。所述核心电容衬底可提供用于耦合附加导电层和介电层的结构刚度。第一个导电薄片可被涂覆第二个介电层，所述第二个介电层可包括载有经选择以实现期望介电常数的纳米粉末的非固化或半固化的介电材料。所述第二个介电层的曝露面可被耦合至所述第一个导电层，然后可固化所述第二个介电层的介电材料。
一个或多个间隙的图样(pattern)可被形成于所述第一个导电层。在将所述第二个介电层耦合至所述第一个导电层之前，在所述第一个导电层上的所述一个或多个间隙可被填充环氧树脂。在将所述第二个介电层耦合至所述第一个导电层之前，固化所述环氧树脂。在将所述第二个介电层耦合至所述第一个导电层之前，平整所述环氧树脂。
此外，第二个导电薄片可被涂覆第三个介电层，所述第三个介电层可包括载有经选择以实现期望介电常数的纳米粉末的非固化或半固化的介电材料。所述第三个介电层的曝露面可被耦合至所述第二个导电层，然后可固化所述第三个介电层的介电材料。
所述第一个导电薄片和第一个导电层可界定第一个电容元件，所述第二个导电薄片和第二个导电层可界定第二个电容元件。第一个电气导电通孔可被形成于所述第一个导电层和第二个导电薄片之间。类似地，第二个电气导电通孔可被形成于所述第二个导电层和第一个导电薄片之间。具有增大电容密度的电容元件可被形成于所述第一个导电层-第二个导电薄片和所述第二个导电层-第一个导电薄片之间。
在另一个例子中，第一个隔离电容元件可被形成于所述第一个导电层和所述第一个导电薄片之间。第二个隔离电容元件可被形成于所述第二个导电层和所述第二个导电薄片之间。同样地，第三个隔离电容元件可被形成于所述第一个导电层和所述第二个导电层之间。
根据一个特征，一个或多个交替的导电薄片和介电层被耦合在所述核心电容衬底的至少一面上。当所述介电层被堆叠至所述核心电容衬底上时，测试所述介电层的完整性。
在一些例子中，所述第二个介电层可包括介电薄膜，且将所述第二个介电层涂覆至所述第一个导电薄片可包括将所述介电薄膜层压至所述第一个导电薄片上。
根据一些例子，所述第二个介电层的厚度可小于所述第一个介电层的厚度。所述第二个介电层被涂覆至大约0.004密耳(mil)到1.25密耳之间的厚度。在一个例子中，所述第二个介电层被涂覆至大约0.3密耳或更小的厚度。所述第一个导电薄片和第二个导电薄片可为具有0.12密耳和4密耳厚度的超薄薄片。所述核心电容衬底可具有大约0.25密耳到4密耳之间的厚度。所述第二个介电层可提供每平方英寸五(5)到六十(60)纳法之间的电容密度。
根据另一个例子，形成在所述第一个导电薄片上的第一个区域，所述第一个区域与所述第一个导电薄片的剩余部分电气隔离。所述第一个区域和所述第一个导电层可形成与所述第一个导电薄片的剩余部分和第一个导电层明显不同的电容元件。所述第一个区域的尺寸和所述第二个介电层的电容密度经选择以实现期望的电容值。
因此，提供一种具有高电容密度的电容叠层，包括：(a)含有夹在第一个导电层和第二个导电层之间的第一个核心介电层的平面核心电容衬底，其中所述核心电容衬底提供用于耦合附加的导电层和介电层的结构刚度；(b)具有耦合到所述第一个导电层的第一个平坦表面的第二个介电层，所述第二个介电层比所述第一个核心介电层更薄，并且包括载有经选择以实现期望介电常数的纳米粉末的介电材料；(c)耦合至所述第二个介电层的第二个平坦表面的第一个导电薄片；其中所述第二个介电层的厚度小于所述第一个介电层的厚度；和/或(d)耦合在所述电容核心衬底的至少一个面上的一个或多个交替的导电薄片和介电层。所述第一个和第二个导电层以及第一个导电薄片可为交替的电源平面和接地平面。所述第一个和第二个导电层中的至少一个可包括一个或多个间隙的图样。在一个例子中，所述第二个介电层被涂覆至大约0.004到1.25密耳之间的厚度。在另一个例子中，所述第一个导电薄片是具有1到4密耳之间厚度或具有0.12到1密耳之间厚度的超薄薄片。所述第二个介电层可提供每平方英寸五(5)到六十(60)纳法之间的电容密度。
还提供一种制造多层嵌入式电容叠层的方法。所形成的平面核心电容衬底含有夹在第一个导电层和第二个导电层之间的第一个介电核心层。所述核心电容衬底向附加的导电层和介电层提供结构刚度。第一个导电薄片被涂覆有非固化或半固化的介电材料以形成第二个介电层。所述非固化或半固化的介电材料可被加载有经选择以实现期望介电常数的纳米粉末。所述第二个介电层可被耦合至所述第一个导电层，并且可测试所述第二个介电层的完整性。如果在所述第二个介电层中发现有缺陷，那么报废所述电容叠层。如果所述第一个导电层和第一个导电薄片电气耦合，那么所述第二个介电层有缺陷。如果在所述第一个导电层和第一个导电薄片之间的阻抗小于期望门限值，那么所述第二个介电层也有缺陷。将所述第二个介电层的曝露面耦合至所述第一个导电层可包括在所述第二个介电层到所述第一个导电薄片之间使用环氧树脂层。在将附加层耦合至所述第一个导电薄片之前，测试所述第二个介电层的完整性。
此外，第二个导电薄片可被涂覆非固化或半固化的介电材料以形成第三个介电层。所述第三个介电层的曝露面可被耦合至所述第二个导电层，可测试所述第三个介电层的完整性。在所述第二个介电层的曝露面被耦合至所述第一个导电层的同时，所述第三个介电层的曝露面可被耦合至所述第二个导电层。所述第二个介电层和所述第三个介电层的完整性被同时测试。
类似地，一个或多个交替的导电薄片和介电层可被耦合到所述核心电容衬底的至少一个面上。当每个介电层被添加至所述电容叠层时，可测试其完整性。
在制造多层嵌入式电容叠层的可选方法中，所形成的平面电容核心衬底包括夹在第一个导电层和第二个导电层之间的核心第一个介电层，其中所述核心电容衬底向附加的导电层和介电层提供结构刚度。第一个导电薄片被涂覆有非固化或半固化的介电材料以形成第二个介电层，其中所述非固化或半固化的介电材料被加载有经选择以实现期望介电常数的纳米粉末。第一个导电薄片可被耦合至所述第二个介电层的曝露面上，并且测试所述第二个介电层的完整性。
因此，提供一种电容叠层，包括：(a)含有夹在第一个导电层和第二个导电层之间的第一个介电层的平面电容核心衬底，其中所述第一个介电层向附加的导电层和介电层提供结构刚度；(b)夹在第一个导电薄片和所述第一个导电层之间的第二个介电层，其中所述第二个介电层比所述第一个介电层更薄，并且包括载有纳米粉末的介电材料；(c)界定在所述第一个导电层和所述第二个导电层之间的第一个隔离电容元件；(d)界定在所述第一个导电层和所述第一个导电薄片之间的第二个隔离电容元件；(e)夹在所述第二个导电层和第二个导电薄片之间的第三个介电层；和/或(f)界定在所述第二个导电层和所述第二个导电薄片之间的第三个隔离电容元件。第一个电气导电通孔可被耦合在所述第一个导电层和第二个导电薄片之间，以及第二个电气导电通孔可被耦合在所述第二个导电层和第一个导电薄片之间，从而在所述第一个导电层和第二个导电薄片以及所述第二个导电层和第一个导电薄片之间形成具有增大电容密度的电容元件。
所述第一个导电层和第二个导电薄片可用作电源层，而所述第二个导电层和第一个导电薄片用作接地层。
在一个例子中，所述第二个介电层的厚度小于所述第一个介电层的厚度。例如，所述第一个介电层的厚度大约在0.5到4密耳之间，所述第一个和第二个导电层的厚度每个大约在0.5到6密耳之间，所述第二个介电层的厚度大约在0.08到1.25密耳之间(或者在0.004到1密耳之间，或者大约为0.3密耳或者更少)，以及所述第一个导电薄片的厚度大约在0.25到1.5密耳之间(或者在1到4密耳之间，或者在0.12到1密耳之间)。所述第一个导电薄片可包括与所述第一个导电薄片电气隔离的第一个区域，其中所述第一个区域和所述第一个导电层界定了第一个分立(discrete)电容元件。可选择所述第一个区域的面积以获得关于所述第一个分立电容元件的期望电容值。
还提供了一种制造电子互联平台的方法，包括(a)形成平面嵌入式电容叠层和(b)将一个或多个信号层耦合至所述嵌入式电容叠层的至少一个面上。所述电容叠层可包括(a)含有夹在第一个导电层和第二个导电层之间的第一个介电层的平面核心电容衬底，其中所述核心电容衬底向附加的导电层和较薄的介电层提供结构刚度；(b)耦合在所述平面核心电容衬底的至少一面上的一个或多个交替的介电层和导电薄片，其中所述一个或多个介电层包括载有纳米粉末的介电材料，并且所述一个或多个介电层比所述第一个介电层更薄；(c)其中使得所述第一个和第二个导电层以及所述一个或多个交替的介电层和导电薄片适应于用作孤立的电容元件。第一个区域可被形成于来自与所述第三个导电薄片电气隔离的一个或多个导电薄片中的第一个导电薄片。所述第一个区域和相邻的导电层可界定电气上区别于所述第一个导电薄片的剩余部分的第一个孤立的电容元件。这种方法还可被用于形成芯片级封装，可形成所述芯片级封装以覆盖所述平面嵌入式电容叠层和所述一个或多个信号层。
因此，提供一种电子互联平台，其包括平面嵌入式电容叠层和耦合在所述嵌入式电容叠层的至少一个面上的一个或多个信号层。所述嵌入式电容叠层可包括(a)含有夹在第一个导电层和第二个导电层之间的第一个介电层的平面电容核心衬底，其中所述第一个介电层向附加的导电层和介电层提供结构刚度；(b)耦合在所述平面电容核心衬底的至少一个面上的一个或多个交替的介电层和导电薄片，其中所述一个或多个介电层包括载有纳米粉末的介电材料；和/或(c)其中所述第一个和第二个导电层和所述一个或多个交替的介电层和导电薄片可被构造成用作孤立的电容元件。
所述电子互联平台还可包括第一个电路部件，所述第一个电路部件耦合至外部信号层并电气耦合至第一个隔离电容元件，所述第一个隔离电容元件被形成于所述嵌入式电容叠层中的第一个导电薄片和所述第一个导电层之间。所述第一个电路部件可进一步被耦合至第二个隔离电容元件，所述第二个隔离电容元件被形成于所述嵌入式电容叠层中的第一个导电层和第二个导电薄片之间，所述第二个隔离电容元件明显不同于所述第一个隔离电容元件。所述电子互联平台可还包括覆盖所述平面嵌入式电容叠层、所述一个或多个信号层和所述第一个电路部件的芯片级封装。此外，来自所述一个或多个导电薄片的第三个导电薄片中的第一个区域可与所述第三个导电薄片电气隔离，并且所述第一个区域和相邻的导电薄片可界定与所述第三个导电薄片的剩余部分电气隔离的第一个分立电容器。
结合附图和例子，在本发明的优选实施方式的如下详细描述中，本发明的其它特征和优点将变得明显。
附图简述
图1根据一个例子来说明可被用作堆叠电容器的部分的核心电容元件的结构。
图2根据一个例子来说明将电容层添加至核心电容元件以形成具有增大电容密度的电容叠层。
图3根据一个例子来说明制造嵌入式核心电容叠层的方法。
图4根据一个例子来说明制造嵌入式核心电容叠层的方法。
图5说明电容叠层，其包括在核心电容元件的底部的单个电容元件以及在核心电容元件的顶部的两个电容元件。
图6根据一个例子来说明核心电容叠层可如何经构造以提供具有高电容密度的平面电容元件。
图7根据一个例子来说明电容叠层可如何经构造以提供多个孤立的平面电容元件。
图8说明电容叠层可如何经构造以形成多个隔离的旁路电容器来解耦电子部件的另一个例子。
图9说明电容叠层可如何经构造以形成多个不同的旁路电容器来解耦电子部件的另一个例子。
图10举例说明电容叠层可如何经构造以形成多个不同的旁路电容器来解耦在双面电路板上的电子部件的另一个例子。
图11根据一个例子来说明在电容叠层中形成隔离的解耦电容元件的方法。
图12说明一层或多层电容叠层可如何被分开以向一个或多个电路部件提供附加解耦电容的例子。
图13说明电容叠层的一个或多个导电层可如何被分成不同的范围或区域的又一个例子，这些范围或区域与在同一导电层中的其它区域电气隔离。
图14根据一个例子来说明制造具有嵌入式堆叠电容器的电路板的方法。
图15说明电容叠层可如何被用在芯片级的封装内以向半导体设备提供局部电容的一个例子。
详细描述
在下面的描述中，为了全面地理解本发明，陈述了许多特定的细节。然而，本领域中的技术人员将认识到如果没有这些特定细节，本发明也能够被实现。在其它的情况下，熟知的方法、工艺和/或部件已不被详细地描述，免得不必要地使本发明的方面变得模糊。
在下面的描述中，某些术语被用来描述本发明的一种或多种实施方式的某些特征。例如，“核心”指机械式支撑一层或多层的衬底。“核心”可包括一个或多个基层，在其的一面或两面上耦合有一个或多个电路板层。术语“嵌入式”指低于印刷电路板表面的位置。术语“薄片”指金属和/或电气导电材料的薄且柔性的层(例如，缺乏结构刚性)。术语“电子互联平台”指印刷电路板、PCB、电路板、衬底、芯片模块和/或多芯片模块，其可包括一层或多层电气绝缘材料和/或具有导电迹线和/或通孔的导电材料，导电迹线和/或通孔提供用于连结和/或形成电气部件的基底。因而，这些术语包括在不同应用中使用的所有规格和尺寸的导电和/或介电层，其中包括传统的多层板、硅衬底、芯片级设备、芯片级封装、半导体设备。
第一个新特征提供一种方式，通过在核心电容衬底上堆叠薄层电容元件(例如，交替的介电层和导电薄片)，增加核心电容叠层的电容密度。利用在导电薄片层之间载有纳米粉末(树脂)的介电层来增加核心电容叠层的电容密度，可改变或调整电容元件的介电常数。使用薄的介电层和导电薄片使得电容密度增加，同时还限制了电容叠层的总厚度。
第二个新特征提供用于制造电容叠层的方法，该电容叠层经设置以使得当电容层被添加至电容叠层或作为合成物时，可测试电容层的缺陷。所形成的核心衬底具有夹在两个导电层/薄片之间的介电层。介电层为固化的(C段)，以至于该核心衬底为半刚性或刚性，提供了在其上可将柔性导电薄片层压的结构。于是，导电薄片被涂覆有非固化或部分固化的载有纳米粉末的介电材料(B段树脂)，并且在核心衬底的任一面被分层，非固化或半固化的介电材料与核心衬底的导电层相邻。当制造多层电路板时，可分层、固化和测试涂覆有非固化的载有纳米粉末介电材料的附加导电薄片。这种分层、固化和测试允许对堆叠电容器的问题进行早期故障检测。
第三个新特征提供含有电容叠层的印刷电路板，其被构造以向在电路板、多芯片模块和/或半导体封装上的一个或多个设备提供隔离、设备特有的解耦电容。因此，代替用共享的嵌入式电容来解耦在PCB上的所有电子设备，这个特征提供能够耦合不同电子设备的多个孤立的电容元件。
第四个新特征提供在核心电容叠层中嵌入一个或多个分立的电容器，可在多层电路板中使用这些电容器来向一个或多个电路部件和/或半导体封装提供局部的解耦电容。在核心电容叠层中形成的一个或多个分立的电容器可按尺寸形成为具有不同的数值，以满足一个或多个电路部件和/或半导体设备的电容需要。此外，分立的电容器还可为不同的部件提供电源隔离。在将叠层嵌入至电路板之前，当介电层和导电薄片被添加至叠层时，可构造该堆叠电容器和并测试该堆叠电容器的可靠性。
第五个新特征提供在芯片级封装中使用电容叠层以得到靠近信号源的解耦电容，由此减少在较高工作频率处不合需要的寄生电感。
增加核心电容叠层的电容密度
在现有技术中，单个电容平面核心已被用于向电路板提供解耦电容。然而，增加核心电容叠层的电容密度以提供较高频率的解耦通常需要大大地减少电容核心的厚度。这是因为电容核心厚度的增加是不合需要的，由于其会增加电路板的厚度，并且增加较高频率处的寄生电感。
为了处理现有技术的不足，一个特征通过在核心电容衬底上堆叠薄层电容元件(例如，交替的介电层和导电薄片)，增加核心电容叠层的电容密度。通过利用在导电薄片层之间载有纳米粉末(树脂)的介电层来增加核心电容叠层的电容密度，可改变或调整电容元件的介电常数。
图1根据一个例子来说明可被用作嵌入式电容叠层的部分的核心电容衬底100的结构。核心电容衬底100可包括夹在第一个导电层或薄片102和第二个导电层/或薄片106之间的核心介电层104。核心介电层104可由固化或C段介电材料制成。在核心电容衬底100中使用C段介电层向堆叠电容器的随后的层提供增强的刚性。在各种例子中，核心介电层104可为(或包括)聚酰亚胺(polymide)、特氟隆(teflon)、环氧树脂(epoxy)、树脂和/或薄膜。因此，核心电容衬底100用作基层，在该基层上可添加随后的附加介电和导电层以产生额外的电容元件。在耦合到核心介电层104之前或者之后，第一个导电层102和第二个导电薄片106可被图样加工以生成接地和/或电源的间隙或间隔108，例如，其随后可用于电气连接电容叠层的两个或多个导电层，或者耦合电路的一个或多个电气部件。在一些例子中，例如可对导电层102和/或106进行诸如刻蚀的化学或机械加工来形成间隙108。
于是，核心电容衬底100可用作刚性或半刚性的平面结构或者衬底，在其上可交替地或轮换地堆叠较薄且难以加工的介电和/或导电层以增加电容密度。
根据一些例子和实施方案，介电层104的厚度可大约在0.5到4密耳，每个导电层102和106的厚度可在0.25到6密耳。
在一些实施方案中，可将环氧树脂或其它的一些填充浆料(paste)(例如不导电或介电材料)层110和112添加至第一个导电层/薄片102和/或106的平坦表面以填充空穴、空隙和/或间隙108。填充这些空穴、空隙和/或间隙108可有助于避免随后较薄层的变形，这些较薄层可被堆叠和耦合至核心电容衬底。注意到例如通过涂覆或浸渍可应用环氧树脂或填充浆料(例如介电浆料、环氧墨等等)，它们具有足够的厚度来填充在导电层102和106上的空穴、空隙和/或间隙108。这些被填充的间隙由参考标号108’图示说明。
于是，可固化或半固化环氧树脂或填充物110和112，然后将其平整(例如，通过研磨平整或其它化学或机械加工)来去除过量的环氧树脂或填充浆料，并且提供基本上平坦的表面。除了在间隙108’中的环氧树脂或填充浆料之外，平整可完全地或基本上地去除过量的环氧树脂或填充浆料，以至于可曝露导电层102和/或106的表面。
图2根据一个例子来说明将电容层添加至核心电容衬底100以形成具有增大电容密度的电容叠层200。通过将第三个导电薄片202和薄的第一个介电层204耦合在核心电容衬底100的一面上来形成电容叠层200。第一个介电层204的曝露面可被耦合至第一个导电薄片102的曝露面以形成电容元件210。类似地，第四个导电薄片208和薄的第二个介电层206被耦合在核心电容衬底100的相对面上。第二个介电层206的曝露面可被耦合至第二个导电薄片106的曝露面以形成另一个电容元件212。注意到，在一些实施方案中，第三个导电薄片202和第一个介电层204，以及第四个导电薄片208和第二个介电层206可同时地被耦合或添加至核心电容衬底100。
例如在耦合至核心介电层104之后，第三个导电薄片202和第四个导电薄片208可被图样加工，从而界定或形成电源和/或接地的间隙或间隔214和224。这些间隙214和224随后可允许形成到电容叠层200的一层或多层的合适的电气连接和/或穿过电容叠层200的一层或多层的合适的电气连接。注意到，在一些实施方案中，在将附加层耦合至第三个导电薄片202和第四个导电薄片208之前，可用环氧树脂或填充浆料(如214’和224’所示)来填充间隙214和224。在其它实施方案中，如果第三个导电薄片202和第四个导电薄片208足够薄，那么它们可利用随后添加的介电层的非固化电介质来简单地填充。
介电层204和206可包括载有纳米粉末的介电材料。在各种例子中，介电层204和206可包括介电薄膜片、凝胶、流体和/或粉末。利用在业界公知的任意方式，例如滚轧、层压、丝网印刷、粉末或帘式淋涂、喷涂、汽相淀积和/或浸渍，介电层204和206可被分别地涂覆、层压和/或耦合至导电薄片202和208(例如铜片)。这些或其它的公知方法中的任一种可被用来形成在导电薄片上的薄的、基本均匀的介电薄膜/层。在一些实施方案中，介电层204和/或206可为(或包括)非固化或半固化状态的聚合体(polymers)、溶胶凝胶(solgel)、薄膜，其允许耦合到核心电容衬底100。注意到，依靠在介电层204和/或206中使用的材料，可添加额外的薄的粘合层以便更好地粘合到核心电容衬底100。在一个例子中，介电层204和/或206、和/或导电薄片202和/或208可能相当薄，以便减少电容叠层200和/或其所使用的印刷电路板的总厚度。例如，介电层204和206的每一个都可在十分之一(0.1)和二十四(24)微米(micron)之间，而导电薄片202和/或206的每一个都可在八分之一盎司(1/8oz)和六盎司(6oz)薄片之间。制造尽可能薄的电容叠层200和/或印刷电路板是值得的，因为它减少了在较高频率处与电容叠层200相关的寄生电感。通过使用期望介电常数(Dk)的载有纳米粉末的材料，可增加或降低电容叠层200的电容密度。例如，可使用载有纳米粉末的树脂(例如Oak MC8TR)来实现每平方英寸22纳法(nanofarads)。此外，还可增加在电容叠层中的电容层数量以增强其电容密度。作为一个例子，通过组合地使用多个平面电容层，可利用两个介电层204和/或206(例如每一层提供每平方英寸22纳法)来实现每平方英寸44纳法(或更多)的总电容。更大的电容密度可通过选择合适的介电材料或通过增加介电层和导电层的数量来实现。
通常，载有纳米粉末介电材料的薄层相当脆，并且在制造多层电路板期间难以操作。然而，通过将非固化或部分固化形式的薄的介电层204和206沉积或耦合至基本刚性的核心电容衬底100上，保持薄的介电层204和206的完整性，由此允许这些导电薄片的高产量加工。因为核心电容衬底100用作结构核心，随后的介电层和导电层可以非常薄或超薄，由此制造电容叠层和/或多层电路板，在多层电路板中可嵌入比传统制造工艺更薄的这种电容叠层。
当介电层204和206通过加热和/或加压的方式被耦合至核心电容衬底100时，它们可被固化。因为薄的介电层204和/或206在其已经耦合至基本刚性的核心电容衬底100之后被固化，所以减少了因介电层的脆性而在介电层204和/或206中出现缺陷的风险。
导电薄片可为电源平面或接地平面，只要每个电容元件210、100和212包括由介电层隔开的至少一个电源平面和一个接地平面。因此，在一个例子中，导电薄片202和106可为接地平面，而导电薄片102和208可为电源平面。选择性地，导电薄片102和208可为接地平面，而导电薄片202和106可为电源平面。导电薄片可为在结构上的硬板或者它们可为具有一点刚性或没有刚性的如纸薄的导电层。例如，在被耦合至核心电容衬底100之前，导电薄片202和/或208、非固化或半固化的介电层204和/或206可为柔性(非刚性层)。在耦合至核心电容衬底100之后，介电层204和/或206可被固化，并且变得更加刚性和/或脆性。
在一些实施方案中，然后通过刻蚀或其它机械或化学加工，可在导电薄片202和208的一面或两面上形成间隙214的附加图样。
附加的介电层216和218、和/或导电薄片220和222可被分别简单地耦合至先前的导电薄片202和208上，以增强电容叠层200的电容密度。这些附加导电薄片220和222中的每一片还可被图样加工有间隙。注意到在一些实施方案中，在耦合随后的介电层/导电薄片之前，还可在导电薄片上添加环氧树脂或填充浆料以填充间隙。在又一些实施方案中，介电层216可为非固化或半固化状态，以至于该介电层填入其所堆叠和耦合的导电薄片上的间隙214。
图3说明制造具有高电容密度的核心电容叠层的方法。所形成的平面核心电容衬底包括夹在第一个导电层和第二个导电层之间的第一个介电核心层，其中电容核心衬底提供用于耦合附加导电层和介电层的结构刚度，302。一个或多个间隙的图样可被形成于第一个导电层和/或第二个导电层上，304。在第一个导电层上的一个或多个间隙可用环氧树脂或填充浆料来填充，306。然后，环氧树脂被固化，308。然后，310，可平整环氧树脂，以完全地或基本上地去除过量的环氧树脂或浆料填充物，以至于可曝露第一个导电层的表面。
第一个导电薄片可被涂覆第二个介电层，第二个介电层包括载有经选择以实现期望介电常数的纳米粉末的非固化或半固化的介电材料，312。然后，将第二个介电层的曝露面耦合至第一个导电层，314，并且固化第二个介电层的介电材料，316。在一些实施方案中，可形成附加的图样结构(例如，电源/接地平面的间隙，分立电容区域的轮廓等等)。这种图样结构可被环氧树脂和/或填充浆料来填充，过量的环氧树脂或浆料可通过平整来去除。
类似地，第二个导电薄片可被涂覆第三个介电层，第三个介电层包括载有经选择以实现期望介电常数的纳米粉末的非固化或半固化的介电材料，318。第三个介电层的曝露面被耦合至第二个导电层，320，并且固化第三个介电层的介电材料，322。注意到，第二个和第三个介电层可以被同时各自地耦合至第一和第二个导电层，并且被固化。附加的交替的介电层和导电薄片可被耦合至核心电容衬底上，324。
根据一些例子，核心介电层104的厚度可在0.5到4密耳之间(或者优选在0.5到2密耳之间)，而第一和/或第二个导电层102和106的每一个的厚度可在0.5到6密耳之间。电容核心(例如介电层104、第一和第二个导电层102和106)的组合厚度可大约在1.5到16密耳之间。第二个和/或第三个介电层204和206的厚度都小于第一个核心介电层104的厚度。例如，第二个或第三个介电层204和206每个都可被涂覆至大约在0.08到1.5密耳之间的厚度。在一些实施方案中，利用薄膜和/或汽相淀积加工可形成甚至(例如)0.004密耳的更薄的介电层204和206。在一个例子中，第二个或第三个介电层204和206每个都可具有大约1密耳或更小的厚度。导电薄片202、208、220和222每个都可具有在0.12到6密耳之间的厚度。注意到，还可将附加的导电薄片(例如厚度在0.12到6密耳之间)和附加的介电层(例如厚度在0.004到1.5密耳之间)耦合至电容叠层的一面或两面。
在其它例子中，核心介电层104的厚度大约为0.75密耳或者更大，而第一和/或第二个导电层102和106每个的厚度可在1到4密耳之间。第二个和/或第三个介电层204和206每个的厚度都小于第一个核心介电层104的厚度。例如，第二个或第三个介电层204和206每个都可被涂覆至大约0.3密耳或者更小的厚度。导电薄片202、208、220和222都具有在0.12到1密耳之间的厚度。
注意到，当前描述的方法可提供电容叠层的高产量和/或大量制造，该电容叠层具有堆叠在合适刚性电容核心上的超薄电容层。在现有技术方法中，无法将这种薄的电容层实现为电容叠层的部分。这是因为超薄介电层204和206相当脆并且难以在其上操作。此外，在本文中描述的技术允许生成的电容叠层具有比现有技术电容叠层更大的每平方英寸电容常数。例如，超薄电容层的使用可以允许实现每平方英寸几个纳法(例如5纳法)到多个微法的电容密度。
制造和测试电容叠层的方法
再次参照图2，将介电层204和/或206制成薄或超薄(例如4到24微米厚度)增加了杂质和/或空隙可能性，杂质和/或空隙会引起在介电层相对两侧的导电层/薄片之间的电弧放电或短路。在现有技术中，在内部层中的缺陷直到完成电路板之后，或者当电路板工作时变得更差时，才能被识别出来。也就是说，制造多层电路板的传统方法通常以单个步骤来耦合板的所有层。然而，在这些层的任一层中的缺陷可能造成整个电路板的报废，由此浪费材料。
为了处理这个问题，一种特征提供按次序地将层添加至核心电容衬底100，并且当添加每个介电层时测试其的完整性。通过添加一个或多个电容层(即介电层和导电薄片)至核心电容衬底100的一面或两面，并且当添加每个电容层时测试其的完整性和/或电气特性，由此早期检测缺陷，本方法形成电容叠层200。为了有助于当添加每个电容层时对其进行测试，在添加的导电和介电层中形成测试孔或间隙，允许探测或接触到掩藏的/隐藏的层。注意到，可以同时地在核心电容衬底的两面上添加介电层和导电薄片，并且可以同时地测试它们的完整性。
例如，第一个测试孔216可被形成穿过第三个导电薄片202和第一个介电层204以接触第一个导电薄片102。第一个测试孔216可允许测试在第一个介电层204的缺陷(例如杂质或空隙)，这些缺陷会危害到叠层200的完整性。电阻测试或高电位(hipot)测试可能在导电薄片102和202之间进行。相当高的电压可能被施加到导电层202之一，并且在另一个导电层102处测量相应的电压。第一个测试孔214可用于耦合探头到第一个导电层102，以在高电位测试期间施加和/或测量其上的电压。如果介电层204有缺陷(即如果在两个导电层102和202之间存在电短路)，那么在导电层102和202之间有电流流过或有电弧，在另一个导电层102处检测到相应的电压。如果检测到这种缺陷，那么可报废该电容叠层200，而不会浪费额外的材料和/或加工资源。
类似地，第二个测试孔224可被形成穿过第四个导电薄片208和第二个介电层206，其可被用于检测在第二个介电层206中的缺陷(例如杂质或空隙)。
在一个实施方案中，在将介电层204和/或206以及导电薄片202和/或208耦合至核心电容衬底100之后，可形成测试孔214和/或224。一旦耦合至核心电容衬底100，测试孔214和/或224可通过使用诸如激光、钻孔和/或其它方式来形成。
在另一些实施方案中，在介电层204和/或206以及导电薄片202和/或208被耦合至核心电容衬底100之前，可形成测试孔216和218。
在另一个实施方案中，代替使用测试孔来接触或探测掩藏的导电薄片或层，可使得导电层的边缘偏移或交错开以接触到不同的层。此外，导电层可具有接头，其伸出电容叠层的一面以允许探测单独导电层。
图4根据一个例子来说明制造嵌入式核心电容叠层的方法。在结构上刚性的核心电容衬底(例如在图1中的核心电容衬底100)被形成，其包括耦合在核心第一个介电层的任一面上的第一个导电层和第二个导电层，402。通过在第一个介电层中含有固化的介电材料，核心电容衬底(例如Faradflex BC24)可为刚性或基本上刚性。在耦合第一个和第二个导电薄片之前或之后，可固化第一个介电层。电源平面图样(例如，间隙)可被形成于第一个导电层上，404。类似地，接地平面图样可被形成于第二个导电层上，406。在第一个和第二个导电薄片被耦合至核心的第一个介电层之前或之后，可利用公知的方法(例如刻蚀等等)来形成接地和/或电源图样。接地和/或电源图样可形成随后电气通路和/或通孔的间隙。
核心的第一个介电层可被测试以判断其是否有缺陷，408。例如，可在第一个和/或第二个导电层之间进行高电位测试以判断在核心的第一个介电层内是否存在缺陷(例如杂质和/或空隙)。如果发现有缺陷，例如第一个和第二个导电层短路，在浪费额外材料、时间和/或劳动之前，可再加工或报废核心电容衬底，410。
然后，用环氧树脂和/或填充浆料来填充电源和/或接地平面图样(例如间隙)。在一些实施方案中，可平整或去除过量的环氧树脂和/或填充浆料。
每一片都涂覆有非固化或部分固化的介电层(例如4到24微米厚度)的薄的导电薄片(例如1/8oz到4oz)被堆叠或耦合在已加工图样的核心电容衬底的任一面上以形成电容叠层。每个导电薄片的介电层都被载有纳米粉末以增加介电常数。当将它们添加到核心电容衬底(在核心电容衬底的一面或同时在两面上)时，可测试介电层的缺陷(例如杂质或空隙)，该缺陷会危害整个电容叠层的电气完整性(例如造成在介电层的任一侧上的导电层之间的短路或电弧放电)。
例如，然后将第一个导电薄片涂覆上载有纳米粉末的非固化或半固化的介电材料，该介电材料形成第二个介电层，412。第一个导电薄片和第二个介电层被堆叠在第一个导电层上，414。例如，第一个导电薄片和第二个介电层可在温度和/或压力下被层压至核心电容衬底。在耦合第一个导电薄片和第二个介电层至核心电容衬底的过程中，加热和/或加压可用来固化第二个介电层。接地/电源的图样还可被形成于第一个导电薄片，416，从而实现期望的电源/接地的结构。连同电气图样，测试盲孔可被形成穿过第一个导电薄片和第二个介电层。这个测试孔可沿着周长区域(例如电路图样区域的外部)设置，并且允许探测第一个导电层。在一个例子中，利用紫外(UV)YAG或C02激光器可形成穿过导电薄片和/或介电层的测试孔或间隙。
在选择性的实施方式中，第一个导电层可被涂覆有载有纳米粉末的非固化或半固化的介电材料以形成第二个介电层，然后可将第一个导电薄片耦合(例如层压)至第二个介电层。在又一个实施方式中，第一个导电层和第一个导电薄片可都被涂覆介电材料，两个介电涂覆层的表面可被耦合(例如层压)在一起。
然后，可测试或验证第二个介电层以确定其电气完整性，例如，在第二个介电层中是否存在缺陷，418。例如，在第一个导电薄片和第一个导电层之间进行高电位测试以判断它们是否相互电气隔离。例如，探头可电气接触第一个导电层(通过在第一个导电薄片中的测试孔)以判断施加至一个导电薄片/层的电压是否在另一个导电薄片/层中被测出。如果测试指出在第二个介电层中存在缺陷，那么可报废电容叠层，420。这种预测试可在添加层至电容叠层时进行，由此在其制造过程中早期地确定有缺陷的或不可靠的电容叠层。
类似地，第二个导电层可被涂覆有载有纳米粉末的非固化或半固化的介电材料以形成第三个介电层，422。然后将第三个介电层的曝露面耦合(例如层压)至第二个导电层以形成第三个电容元件，424。在选择性的实施方式中，第二个导电层可被涂覆有载有纳米粉末的非固化或半固化的介电材料以形成第三个介电层，并且将第二个导电层耦合(例如层压)至第三个介电层的曝露面。在又一种实施方式中，第二个导电薄片和第二个导电层都被涂覆有非固化或半固化的介电材料，两个介电涂覆层的曝露面可被耦合在一起。
然后，类似地测试第三个介电层是否有缺陷，426。例如，在第二个导电薄片和第二个导电层之间进行高电位测试以确定它们是否彼此电气隔离。如果测试指出在第三个介电元件中存在缺陷，那么可报废该电容叠层，428。
第一个和第二个导电薄片，以及第二个和第三个介电层可被同时地添加至电容叠层。还可同时地测试第二个和第三个介电层。
一个或多个电容元件(例如导电薄片和介电层)可被添加至电容叠层，在每个电容元件被添加至电容叠层时，可测试其是否存在缺陷，430。
此外，导电薄片可被加工图样以界定一个或多个分隔区域，这些区域被用作相异的电容元件。可测试这些分隔区域中的每一个以确定它们相对应的介电层是否没有缺陷(如上所讨论的)。
可添加任意数量的电容层至第一个核心电容衬底502的顶部和/或底部，并且在添加它们时进行测试。例如，图5说明了含有核心电容元件502(导电层/薄片502a和502c，介电层502b)的电容叠层500，在一面上具有介电/导电层对(即介电层504a和导电薄片504b)，在另一面上具有两个介电导电层对(即介电层506b和导电薄片506a，以及介电层508b和导电薄片508a)。
具有隔离的平面电容元件的电容叠层
另一个新特征提供含有核心电容叠层的印刷电路板，该核心电容叠层可构造成提供具有高电容密度的平行平面电容元件或者多个孤立的、设备特有的解耦电容元件。因此，电容叠层可被选择性地构造成提供高电容、或者多个孤立的嵌入式平面电容器、或者具有依赖于实施方案的特定值的分立数值电容器。
图6根据一个例子来说明核心电容叠层600如何被构造成提供具有高电容密度的平面电容元件。电容叠层600包括核心电容元件602、第一个电容元件604和第二个电容元件606。核心电容元件602可包括夹在第一个和第二个导电层(薄片)610和614之间的固化的介电层612。第一个电容元件604可由涂覆有(或耦合至)第二个介电层618的第三个导电层616所形成。类似地，第二个电容元件606可由涂覆有第三个介电层622的第四个导电层620所形成。
第一个电气导电通孔624被耦合至第三个导电层616和第二个导电层614，其中每一层都平行于接地层。间隙626电气隔离通孔624和第一个导电层610。第二个间隙628电气隔离通孔624和第四个导电层620。
第二个电气导电通孔630被耦合至第一个导电层610和第四个导电层620，其中这两层都是平行电源层。第三个间隙634电气隔离通孔630和第二个导电层614。第四个间隙632电气隔离通孔630和第三个导电层616。
在这个例子中，具有高电容密度的嵌入式平面电容器通过电气连接第二个和第三个导电层614和616(平行耦合)以及第一个和第四个导电层610和620(也是平行耦合)而形成。由此，设备可被耦合至在第二个和第三个导电层614和616以及第一个和第四个导电层610和620的组合之间形成的这个多层嵌入式平面电容器。
多个层次的平行层可被添加至嵌入式电容叠层600以构成非常高的电容密度，由此实现比竞争备选方案可能更高的每平方英寸电容。
在一个例子中，介电层612可以是(或包括)大约二十四(24)微米厚度的介电材料(例如Faradflex 24，Dupont Hk等等)。介电层618和622每个都可以是在二(2)到二十四(24)微米厚度之间的载有纳米粉末的介电材料。电容叠层600的总厚度可在四(4)到八(8)千分之一英寸(密耳)之间。纳米粉末可为烧结材料或预烧材料，例如Barium Titanate。注意到，介电材料和/或纳米粉末材料的性质能够被调整以实现不同层次的性能。
相同的电容叠层600可被构造成向在电路板上的一个或多个设备提供多个孤立的、设备特有的解耦电容元件。因此，除了解耦在具有嵌入式电容的PCB上的所有电子设备之外，这个特征提供多个隔离的电容元件，这些电容元件能够被耦合至不同的电子设备。此外，单个电子设备可具有耦合至在电容叠层600中的不同电容元件的不同导线。
图7根据一个例子来说明电容叠层500如何被构造成提供多个孤立的平面电容元件。在这个例子中，第一个电容元件702可被形成于第一个导电层610和第三个导电层616之间。通孔706被耦合至第一个导电层610和第一个间隙708以允许在第一个导电层610和第三个导电层616之间解耦电子设备。
第二个电容元件704可被类似地形成于第二个导电层614和第四个导电层620之间。通孔710被耦合至第二个导电层614和穿透间隙712，以允许在第二个导电层614和第四个导电层620之间解耦电子设备。
第三个电容元件602可由核心电容衬底602类似地形成(即，在第一个导电层610和第二个导电层614之间)。通孔710被耦合至第二个导电层614和穿透间隙714和716以允许在第二个导电层614(通过通孔710)和第一个导电层610(通过通孔706)之间解耦电子设备。
在这种方式下，四个导电层的电容叠层600可被构造成提供三(3)个隔开的平面电容器702、704和602。这考虑到将较噪部件(设备)与需要较静电源分布的其它部件(设备)进行隔离。
构造电容叠层以提供一个或多个期望的电容元件的这个概念可被扩展，这取决于在叠层中的有用导电层数量和电路部分的解耦要求。
图8说明了电容叠层800如何被构造成提供多个隔离的电容平面以解耦电子部件的例子。该电容叠层800可包括由多个导电薄片812、814、816和818以及其间的介电层所形成的多个交替的接地层和电源层。电容叠层800可被嵌入或用作多层衬底的附加电路层838和842的核心。这些附加电路层838可被耦合在电容叠层800的一个平面或两个平面上。因此，电容叠层800可被夹在附加电路层之间。叠层800可为电路层838和842、和/或电路部件808和810提供一个或多个电压的一个或多个电源和/或接地平面。叠层800还可向电路部件808和810提供一个或多个解耦电容元件。
第一个部件A 808(例如集成电路设备等等)的第一条引线830通过导电通孔840被电气耦合至第一个导电薄片812。第一个部件A 808的第二条引线832经由通孔802被电气耦合至第二个导电薄片814。间隙820可电气隔离通孔802和第一个导电薄片812。第一个电容元件813被形成于第一个和第二个导电薄片812和814之间，其向第一个部件A 808提供旁通过滤。
第二个部件B 810可具有通过通孔804电气耦合至第三个导电薄片816的第一条引线834。间隙822可电气隔离通孔804和第一个导电薄片812，缝隙和/或间隙825可隔离通孔804和第二个导电薄片814。第二个部件B 810的第二条引线836可通过通孔806被电气耦合至第四个导电薄片818。间隙824、826和828可电气隔离通孔806和其它的导电薄片812、814和816。第二个电容元件815被形成于第三个导电薄片816和第四个导电薄片818之间，其向第二个部件B 810提供旁通过滤。
通过以所示和所述的方式将第一个部件A 808和第二个部件B 810耦合至电容叠层800，第一个部件A 808被第一个电容元件813解耦，第一个电容元件813与用于解耦第二个部件B 810的第二个电容元件815分开。因此，如果第一个部件A 808是高噪声设备，那么它的解耦电容元件813能够与其它设备隔开，使得它不干扰它们的运行。在这种方式下，借助于具有不同的嵌入式解耦电容元件在电路板上的各种电子设备可被相互隔离。实际上，单个电子部件的不同引线可被不同的嵌入式电容元件所解耦。此外，在图8的例子中，第三个电容元件可被形成于第二个导电薄片814和第三个导电薄片816之间。
注意到，第一个电容元件813可向第一个部件A 808提供第一个电压电平的电源，而第二个电容元件815可向第二个部件B 810提供第二个电压电平的电源。在各种实施方案中，第一个和第二个电压电平可能相同或者它们可能不同。
图9说明电容叠层900如何经构造后形成多个不同的旁路电容器以解耦电子部件的另一个例子。电容叠层900可包括由导电薄片912、914、916、918和920以及其间的介电层所形成的多个交替的接地层和电源层。电容叠层900可以通过如图1、2、3和/或4中所说明的电容叠层的类似方式来构造。电容叠层900可被嵌入或者用作多层衬底的附加电路层942和/或944的核心。这些附加电路层942和/或944可被耦合在电容叠层900的一个或两个平面上。因此，电容叠层900可被夹在电容叠层任一面上的电路层942和944之间。
第一个部件A 902(例如集成电路设备)的第一条引线932通过通孔906被电气耦合至第二个和第四个导电薄片914和918。间隙924、922可电气隔离通孔906和第一个及第三个导电薄片912和916。第一个部件A902的第二条引线934经由通孔908被电气耦合至第三个和第五个导电薄片916和920。间隙930、926和928可电气隔离通孔908和导电薄片912、914和918。由此，第一个部件A902可被电气耦合至含有平行的多个电容元件的第一个电容元件917。通过将第一个部件A 902连接至平行的多个电容元件，可增加第一个部件A 902的解耦电容，而不需要向电路板组件添加表面安装的分立电容器。
第二个部件B 904具有第一条引线936，该引线通过导电通孔944被电气耦合至第一个导电薄片912。第二个部件B 904的第二条引线938通过通孔910被电气耦合至第二个导电薄片914。间隙940可电气隔离通孔910和导电薄片912。因此，第二个部件B 904被耦合至与第一个部件A 902的第一个电容元件917相隔开的第二个电容元件915。如果第一个部件A902是需要较高电容的高噪声设备，那么这种结构提供了增大的电容，并且隔开了第一个部件A902的旁路第一个电容元件917和第二个部件B 904的第二个电容元件915。因此，第一个部件A 902所产生的噪声不干扰第二个部件B 904。
尽管在图8和图9中所讨论的实施方式说明了位于电容叠层800和900的一面上的电子部件，但是可耦合在电容叠层的两面上的部件。
图10说明了电容叠层1000可如何经构造后形成多个不同的旁路电容器以解耦在双面电路板上的电子部件的另一个例子。电容叠层1000可包括由多个导电薄片1012、1014、1016和1018及其间的介电层所形成多个交替的接地层和电源层。电容叠层1000可被嵌入或用作多层衬底的附加电路层或信号层1038和1039的核心。因此，电容叠层1000可被夹在或嵌入在附加电路层或信号层1038和1039之间。
第一个电路部件A 1008可被安装在第一个电路层1038上。第一个部件A91008(例如集成电路设备等等)的第一条引线1030通过导电通孔1040被电气耦合至第一个导电薄片1012。第一个部件A 1008的第二条引线1032通过通孔1002被电气耦合至第二个导电薄片1014。间隙1020可电气隔离通孔1002和第一个导电薄片1012。第一个电容元件1013被形成于第一个和第二个导电薄片1012和1014之间，其向第一个部件A 1008提供旁通过滤。类似地，部件A 1008的第三条引线1034通过通孔1004被电气耦合至第三个导电薄片1016。间隙1022可电气隔离通孔1004和第一个导电薄片1012，间隙1025可电气隔离通孔1004和第二个导电薄片1014。第一个部件A 1008的第四条引线1036通过通孔1006被电气耦合至第四个导电薄片1018。间隙1024、1026和1028可电气隔离通孔1006和其它导电薄片1012、1014和1016。第二个电容元件1015被形成于第三个导电薄片1016和第四个导电薄片1018之间，其向第一个部件A 1010提供旁通过滤。
第二个电路部件B 1010可安装在第二个电路层939上。第一条引线942通过通孔1046被电气耦合至第三个导电薄片1016。间隙1050可电气隔离通孔942和第四个导电薄片918。第二个部件B 1010的第二条引线1044通过通孔1048被电气耦合至第二个导电薄片1014。间隙1052和1054可电气隔离通孔1048和其它的导电薄片1016和1018。第二个电容元件1056被形成于第二个导电薄片1014和第三个导电薄片1016之间，其向第二个部件B 1010提供旁通过滤。
在图10中图示说明的例子允许将电路部件A 1008耦合至两个隔开的电容元件1013和1015，同时将电路部件B 1010耦合至另一个隔开的电容元件1056。
在制造期间的任意时刻，可在每个导电层上形成间隙、隔离缝隙，例如在将导电薄片耦合至电容叠层之前，在将导电薄片添加至电容叠层上后不久，以及/或者在将所有的导电薄片添加至电容叠层之后。间隙和/或隔离缝隙的形成可利用在业界公知的任意方法，例如钻孔、冲孔、激光以及/或者刻蚀技术。
图11根据一个例子来说明在电容叠层中形成隔离的解耦电容元件的方法。形成含有多个电气隔离导电层的平面电容叠层，1102。例如，可如图1、2和/或3所描述和说明的，形成这种电容叠层。然后，在电容叠层的两个导电层之间形成具有第一个期望电容密度的第一个电容元件，1104。第一个电路部件可被耦合至第一个电容元件，1106。在一个例子中，可根据第一个电路部件的电气特性和/或要求来选择第一个电容元件的第一个电容密度，以提供旁路电容。具有第二个期望电容密度的第二个电容元件被形成于电容叠层的两个导电层之间，其中第二个电容元件与第一个电容元件电气隔离，1108。第二个电路部件可被耦合至第二个电容元件，1110。根据第一个电路部件的电气特性和/或要求，可选择第二个电容密度以提供旁路电路。在一些实施方案中，第一个电容密度和第二个电容密度可以相同。在其它实施方案中，第一个和第二个电容密度可以不同。
类似地，附加电容元件可被形成于电容叠层的两个或多个导电层之间，其中附加电容元件与第一个和第二个电容元件电气隔离，并且相互之间彼此隔离，1112。附加电路部件可被耦合至附加电容元件，1114。
为了形成每个电容元件，当将每一层添加至电容叠层时，或者在已经将多个层添加至电容叠层之后，可在电容叠层的一层或多层中形成间隙。
在一些实施方案中，在图11中描述的平面电容叠层可由图1、2、3和/或4中所说明的方法来形成。
嵌入式的分立电容器
又一个新方面提供在嵌入式电容叠层内形成分立电容器，其可被用于多层印刷电路板，以向一个或多个设备提供局部的解耦电容。例如，电容叠层可被构造成子组件，并且在嵌入电路板之前被测试是否有缺陷。分立的堆叠电容器可通过电气地隔离电容叠层的导电层的范围或区域而形成。对于介电层的给定电容密度，通过将这个区域或范围适当地按一定尺寸制造，可得到期望的电容值。
图12说明一层或多层电容叠层1200可如何被分开以向一个或多个电路部件提供附加解耦电容的例子。例如，如图1、2、3、4、5、6、7、8、9、10和/或11所描述的，可形成电容叠层1200。例如，含有夹在导电层1204和1206之间的介电层1202的核心电容元件1214可用作基层，在其上耦合附加介电层1208和1210以及导电层1206和1212。电容叠层1200可包括多个导电层和介电层，间隙的电源/接地图样界定一个或多个电容元件，可使用这些电容元件，而不需要进一步制造或改变。
一个或多个导电层可被图样加工以界定隔开的电容区域。例如，第一个导电层1206可被图样加工、刻蚀或者其它加工处理以界定区域1216、1217和1218，这些区域与第一个导电层1206的剩余部分电气隔离。一旦形成电容叠层1200和/或测试其是否有缺陷，就可将其嵌入至更大的印刷电路板中。
不依赖于第一个导电层1206所提供的电容，电气隔离的区域1216、1217和/或1218还可用来独立地解耦一个或多个电子设备。分立的电容器被形成于隔离区域1216、1217和1218以及相对应的相对层(例如导电层1204)之间。由隔离区域1216、1217和1218提供的电容的量由每个区域的面积(例如，长×宽)以及介电层(例如介电层1208)的电容密度所界定。在这种方式下，可以匹配电子设备和由隔离区域界定的期望电容值。
通过产生通向下一个相邻导电层的间隙(例如孔)，并且判断隔离区域1216、1217和1218是否存在短路，在将每一层添加至电容叠层之后，还可测试隔离区域1216、1217和1218的可靠性。
注意到，当将每个导电层/薄片添加至电容叠层时，用于嵌入式分立电容器的隔离区域可通过刻蚀或其它机械或化学加工来界定。在本文中描述的方法允许在导电层/薄片上形成任意形状和/或尺寸的电容器，由此减少对表面安装电容器的需要，且因此可能考虑到小表面面积的电路板。
图13说明了电容叠层1302的一个或多个导电层如何被划分为不同的范围或区域的又一个例子，这些范围或区域与在同一导电层上的其它区域电气隔离。在这个例子中，在电容叠层1302中的导电层1300可被划分为多个区域1304、1306、1308和1310。当被嵌入至多层电路板或半导体封装时，这些分开的区域1304、1306、1308和1310可工作在不同的电压处。
图14根据一个例子来说明制造具有嵌入式电容叠层的电路板的方法。电容叠层被形成具有界定一个或多个平面电容元件的多个导电层，1402。在一个例子中，形成电容叠层(例如，如图1、2、3、4、5、6、7、8、9、10、11、12和/或13所图示说明)。这种电容叠层可用作核心，在该核心上电路层可被耦合在电容叠层的任一侧上。第一个电气隔离的区域被界定在电容叠层的第一个导电层内，1404。这个电气隔离的区域可在将第一个导电层堆叠至电容叠层的加工过程期间被形成或界定。一个或多个电路板层可被耦合至电容叠层，1406。第一个电气导电通孔被形成，从电路板的外层延伸到电容叠层的第一个导电层，1408。第二个电气导电通孔被形成，从电路板的外层延伸到在第一个导电层中的第一个电气隔离区域，1410。第三个电气导电通孔被形成，从电路板的外层延伸到电容叠层的第二个导电层，1412。第一个旁路电容器可被界定在第一个和第二个导电层之间，第二个旁路电容器可被第一个电气隔离区域和第二个导电层所界定，1414。第一个电路部件可被耦合在第一个和第三个通孔之间以向第一个电路部件提供第一个旁路电容，1416。类似地，第二个电路部件可被耦合在第二个和第三个通孔之间，以向第二个电路部件提供第二个旁路电容，1418。在一些实施方案中，单个电路部件的不同电气引线可被第一个和第二个旁路电容所解耦。第一个电气隔离区域的面积可被选择以获得期望的电容。
用于芯片级封装的嵌入式电容叠层
如图6、7、8、9和/或10所指示，当前公开的电容叠层将多个旁路电容层嵌入在用于电路板或电子平台的核心衬底，由此减少寄生电感。也就是说，利用嵌入式电容而不是表面安装的分立电容减少了信号传播的路径长度，这进而减少了寄生电感。因此，通过移动电容元件使其更为接近电路部件，所公开的电容叠层的不同实施方案减少了信号路径的长度。
在现有技术中，半导体设备通常被在耦合半导体封装的电路板上的隔开的分立电容器所解耦。
在本权利要求的电容叠层的一个例子中，电容叠层被嵌入至半导体封装内。因为所描述的方法允许制造非常薄的电容叠层，所以其使得电容元件能嵌入至半导体封装内部而不是电路板上。
图15说明了电容叠层如何在芯片级封装1500内被使用以向半导体设备1502提供局部电容。芯片级封装1500可包括电容叠层，该电容叠层包括核心电容元件1504(即夹在导电层1520和1522、多个介电层1512和1516以及导电薄片1510和1524之间的介电层1514)。在这个例子中，电容叠层被夹在一个或多个电路层1506和1508之间。半导体电路1502可被耦合在第一个电路层1506上。第一个电路层1506可被图样加工以允许电气导电通孔1526、1528、1530和1534耦合至半导体电路1502的不同引线。
在这个例子中，半导体电路1502被耦合至在电容叠层中的两个相异的电容元件。第一个电容元件1542由夹在第二个导电层1510和第一个导电薄片1520之间的第一个介电层1512形成。第二个电容元件1544由夹在第二个导电薄片1522和第三个导电薄片1524之间的第二个介电层1516形成。第一个通孔1528和第二个通孔1530耦合半导体电路1502的两条不同引线至第一个电容元件1542。第三个和第四个通孔1526和1534耦合半导体电路1502的两条不同引线至第二个电容元件1544。在这种方式下，半导体电路1502的旁路电容可被安装在芯片级封装1500内。
然后，可将芯片级封装1500耦合至电路板1536上。例如，可使用球栅阵列来将在芯片级封装1500上的多个凸块1538耦合至在电路板1536上的相应焊盘1540。
应当清楚地了解到，在本文中描述的特征可被实现于不同尺寸和/或材料的电路层上。例如，(a)制造和测试电容叠层的方法，(b)提供多个隔离的平面电容元件的方法，和/或(c)嵌入式堆叠电容器(或电容叠层)都可被实现于多层板、硅衬底、半导体设备、芯片级封装等等。在一些实施方案中，电容叠层可被实现为多层电路板的部分，电子设备可被耦合在该多层电路板上。在其它实施方案中，电容叠层可被实现为硅衬底(例如晶片)的部分，用于在其上可耦合或形成集成电路和/或微电子器件的半导体。
图1-15所图示说明的部件、步骤和/或功能中的一种或多种可被重新布置和/或组合成单个部件、步骤和/或功能，或者被分开为几个部件、步骤和/或功能，而不偏离本发明。附加的元件、部件、步骤和/或功能还可被添加，而不偏离本发明。
虽然已经描述并在附图中表示了某些示范性的实施方式，但是应当理解到，这些实施方式仅为说明性的，并不是对本发明范围的限制，因为可能有其它不同的修改，因此本发明并不被限制于所示和所描述的特定结构和布置。本领域的技术人员应当理解，能够构造刚才所描述的优选实施方式的各种适应和修改，而不偏离本发明的范围和实质。因此，应当理解到，在所附权利要求的范围内，可实现不同于本文中所具体描述的本发明。

Claims (56)

1.一种方法，其用于制造具有高电容密度的电容叠层所述方法包括：
形成含有夹在第一个导电层和第二个导电层之间的第一个介电核心层的平面核心电容衬底，其中所述核心电容衬底提供用于耦合附加导电层和介电层的结构刚度；
将第二个介电层涂覆于第一个导电薄片，所述第二个介电层包括载有经选择以实现期望介电常数的纳米粉末的非固化或半固化的介电材料；
将所述第二个介电层的曝露面耦合至所述第一个导电层；以及
固化所述第二个介电层的所述介电材料。
2.根据权利要求1所述的方法，其中所述第二个介电层的厚度小于所述第一个介电层的厚度。
3.根据权利要求1所述的方法，还包括：
在所述第一个导电层上形成一个或多个间隙的图样。
4.根据权利要求3所述的方法，还包括：
在将所述第二个介电层耦合至所述第一个导电层之前，用环氧树脂填充在所述第一个导电层上的所述一个或多个间隙。
5.根据权利要求4所述的方法，还包括：
在将所述第二个介电层耦合至所述第一个导电层之前，固化所述环氧树脂。
6.根据权利要求4所述的方法，还包括：
在将所述第二个介电层耦合至所述第一个导电层之前，平整所述环氧树脂。
7.根据权利要求1所述的方法，还包括：
将第三个介电层涂覆于第二个导电薄片，所述第三个介电层包括载有经选择以实现期望介电常数的纳米粉末的非固化或半固化的介电材料；
将所述第三个介电层的曝露面耦合至所述第二个导电层；以及
固化所述第三个介电层的所述介电材料。
8.根据权利要求7所述的方法，其中所述第一个导电薄片和第一个导电层界定了第一个电容元件，且所述第二个导电薄片和第二个导电层界定了第二个电容元件。
9.根据权利要求7所述的方法，还包括：
在所述第一个导电层和第二个导电薄片之间形成第一个电气导电通孔；以及
在所述第二个导电层和第一个导电薄片之间形成第二个电气导电通孔，
其中具有增大电容密度的电容元件被形成于所述第一个导电层-第二个导电薄片和所述第二个导电层-第一个导电薄片之间。
10.根据权利要求7所述的方法，还包括：
在所述第一个导电层和所述第一个导电薄片之间形成第一个隔离电容元件；
在所述第二个导电层和所述第二个导电薄片之间形成第二个隔离电容元件；以及
在所述第一个导电层和所述第二个导电层之间形成第三个隔离电容元件。
11.根据权利要求1所述的方法，还包括：
将一个或多个交替的导电薄片和介电层耦合在所述核心电容衬底的至少一面上。
12.根据权利要求1所述的方法，还包括：
当所述介电层被堆叠至所述核心电容衬底上时，测试所述介电层的完整性。
13.根据权利要求1所述的方法，其中所述第二个介电层包括介电薄膜，且将所述第二个介电层涂覆至所述第一个导电薄片包括将所述介电薄膜层压至所述第一个导电薄片上。
14.根据权利要求1所述的方法，其中固化所述第二个介电层的所述介电材料包括当将所述第二个介电层的曝露面耦合至所述第一个导电层时加热和加压。
15.根据权利要求1所述的方法，其中所述第二个介电层被涂覆至大约0.004到1.25密耳之间的厚度。
16.根据权利要求1所述的方法，其中所述第二个介电层被涂覆至大约0.3密耳或更小的厚度。
17.根据权利要求1所述的方法，其中所述第一个导电薄片是具有0.12到1密耳之间的厚度的超薄薄片。
18.根据权利要求1所述的方法，其中所述第二个介电层提供每平方英寸五(5)到六十(60)纳法之间的电容密度。
19.根据权利要求1所述的方法，还包括：
在所述第一个导电薄片上形成第一个区域，所述第一个区域与所述第一个导电薄片的剩余部分电气隔离，其中所述第一个区域和所述第一个导电薄片形成与所述第一个导电薄片的剩余部分和第一个导电层明显不同的电容元件。
20.根据权利要求19所述的方法，其中选择所述第一个区域的尺寸和所述第二个介电层的电容密度以实现期望的电容值。
21.一种方法，其用于制造多层嵌入式电容叠层，所述方法包括：
形成含有夹在第一个导电层和第二个导电层之间的第一个介电核心层的平面核心电容衬底，其中所述核心电容衬底向附加的导电层和介电层提供结构刚度；
将非固化或半固化的介电材料涂覆于第一个导电薄片以形成第二个介电层，其中所述非固化或半固化的介电材料被加载有经选择以实现期望介电常数的纳米粉末；
将所述第二个介电层耦合至所述第一个导电层；以及
测试所述第二个介电层的完整性。
22.根据权利要求21所述的方法，还包括：
如果在所述第二个介电层中发现有缺陷，那么报废所述电容叠层。
23.根据权利要求22所述的方法，其中如果所述第一个导电层和第一个导电薄片电气耦合，那么所述第二个介电层有缺陷。
24.根据权利要求22所述的方法，其中如果在所述第一个导电层和第一个导电薄片之间的阻抗小于期望门限值，那么所述第二个介电层有缺陷。
25.根据权利要求21所述的方法，其中将所述第二个介电层的曝露面耦合至所述第一个导电层包括在所述第二个介电层到所述第一个导电薄片之间使用环氧树脂层。
26.根据权利要求21所述的方法，其中在将附加层耦合至所述第一个导电薄片之前，测试所述第二个介电层的完整性。
27.根据权利要求21所述的方法，还包括：
将所述非固化或半固化的介电材料涂覆于第二个导电薄片以形成第三个介电层；
将所述第三个介电层的曝露面耦合至所述第二个导电层；以及
测试所述第三个介电层的完整性。
28.根据权利要求27所述的方法，其中在所述第二个介电层的曝露面被耦合至所述第一个导电层的同时，所述第三个介电层的曝露面被耦合至所述第二个导电层。
29.根据权利要求27所述的方法，其中所述第二个介电层和所述第三个介电层的完整性被同时测试。
30.根据权利要求21所述的方法，还包括：
将一个或多个交替的导电薄片和介电层添加到所述核心电容衬底的至少一个面上；以及
当每个介电层被添加至所述电容叠层时，测试每个介电层的完整性。
31.一种方法，其用于制造多层嵌入式电容叠层，所述方法包括：
形成含有夹在第一个导电层和第二个导电层之间的核心第一个介电层的平面电容核心衬底，其中核心电容衬底向附加的导电层和介电层提供结构刚度；
将非固化或半固化的介电材料涂覆于所述第一个导电层以形成第二个介电层；其中所述非固化或半固化的介电材料被加载有经选择以实现期望介电常数的纳米粉末；
将第一个导电薄片耦合至所述第二个介电层的曝露面；以及
测试所述第二个介电层的完整性。
32.一种方法，其用于制造电子互联平台，所述方法包括：
形成平面嵌入式电容叠层，所述电容叠层包括
含有夹在第一个导电层和第二个导电层之间的第一个介电层的平面核心电容衬底，其中所述核心电容衬底向附加的导电层和较薄的介电层提供结构刚度，
耦合在所述平面核心电容衬底的至少一面上的一个或多个交替的介电层和导电薄片，其中一个或多个介电层包括加载有纳米粉末的介电材料并且比所述第一个介电层更薄；
其中使得所述第一个导电层和第二个导电层，以及所述一个或多个交替的介电层和导电薄片适应于用作孤立电容元件；以及将一个或多个信号层耦合至所述嵌入式电容叠层的至少一个面上。
33.根据权利要求32所述的方法，还包括：
在来自与所述第三个导电薄片电气隔离的一个或多个导电薄片中的第一个导电薄片中形成第一个区域，其中所述第一个区域和相邻的导电层界定了与所述第一个导电薄片的剩余部分电气上明显不同的第一个孤立电容元件。
34.根据权利要求32所述的方法，还包括：
形成容纳所述平面嵌入式电容叠层和所述一个或多个信号层的芯片级封装。
35.一种电容叠层，其具有高电容密度，所述电容叠层包括：
含有夹在第一个导电层和第二个导电层之间的第一个核心介电层的平面核心电容衬底，其中所述核心电容衬底提供用于耦合附加的导电层和介电层的结构刚度；
具有耦合到所述第一个导电层的第一个平坦表面的第二个介电层，所述第二个介电层比所述第一个核心介电层更薄并且包括加载有经选择以实现期望介电常数的纳米粉末的介电材料；以及
耦合至所述第二个介电层的第二个平坦表面的第一个导电薄片；
其中，所述第二个介电层的厚度小于第一个介电层的厚度。
36.根据权利要求35所述的电容叠层，还包括：
耦合在所述电容核心衬底的至少一个面上的一个或多个交替的导电薄片和介电层。
37.根据权利要求35所述的电容叠层，其中所述第一个和第二个导电层以及所述第一个导电薄片为交替的电源平面和接地平面。
38.根据权利要求35所述的电容叠层，其中所述第一个和第二个导电层中的至少一个包括一个或多个间隙的图样。
39.根据权利要求35所述的电容叠层，其中所述第二个介电层被涂覆至大约0.004到1.25密耳之间的厚度。
40.根据权利要求35所述的电容叠层，其中所述第二个介电层被涂覆至大约0.3密耳或更小的厚度。
41.根据权利要求35所述的电容叠层，其中所述第一个导电薄片是具有0.12到1密耳之间厚度的超薄薄片。
42.根据权利要求1所述的电容叠层，其中所述第二个介电层提供每平方英寸五(5)到六十(60)纳法之间的电容密度。
43.一种电容叠层，包括：
含有夹在第一个导电层和第二个导电层之间的第一个介电层的平面电容核心衬底，其中所述第一个介电层向附加的导电层和介电层提供结构刚度；
夹在第一个导电薄片和所述第一个导电层之间的第二个介电层，其中所述第二个介电层比所述第一个介电层更薄，并且包括加载有纳米粉末的介电材料；
界定在所述第一个导电层和所述第二个导电层之间的第一个隔离电容元件；以及
界定在所述第一个导电层和所述第一个导电薄片之间的第二个隔离电容元件。
44.根据权利要求43所述的电容叠层，还包括：
夹在所述第二个导电层和第二个导电薄片之间的第三个介电层；以及
界定在所述第二个导电层和所述第二个导电薄片之间的第三个隔离电容元件。
45.根据权利要求44所述的电容叠层，其中所述第一个导电层和第二个导电薄片用作电源层，而所述第二个导电层和第一个导电薄片用作接地层。
46.根据权利要求44所述的电容叠层，还包括：
耦合在所述第一个导电层和第二个导电薄片之间的第一个电气导电通孔；以及
耦合在所述第二个导电层和第一个导电薄片之间的第二个电气导电通孔，
其中具有增大电容密度的电容元件被形成于所述第一个导电层和第二个导电薄片以及所述第二个导电层和第一个导电薄片之间。
47.根据权利要求43所述的电容叠层，其中所述第二个介电层的厚度小于所述第一个介电层的厚度。
48.根据权利要求43所述的电容叠层，其中所述第一个介电层的厚度大约在0.5到4密耳之间，所述第一个和第二个导电层的厚度每个都大约在0.5到6密耳之间，所述第二个介电层的厚度大约在0.8到1密耳之间，以及所述第一个导电薄片的厚度大约在0.25到1.5密耳之间。
49.根据权利要求43所述的电容叠层，其中所述第一个导电薄片包括与所述第一个导电薄片电气隔离的第一个区域，其中所述第一个区域和所述第一个导电层界定了第一个分立电容元件。
50.根据权利要求49所述的电容叠层，其中选择所述第一个区域的面积以获得关于所述第一个分立电容元件的期望电容值。
51.一种电子互联平台，包括：
平面嵌入式电容叠层，其包括：
含有夹在第一个导电层和第二个导电层之间的第一个介电层的平面电容核心衬底，其中所述第一个介电层向附加的导电层和介电层提供结构刚度；
耦合在所述平面电容核心衬底的至少一个面上的一个或多个交替的介电层和导电薄片，其中一个或多个介电层包括加载有纳米粉末的介电材料；
其中所述第一个和第二个导电层和所述一个或多个交替的介电层和导电薄片可被构造后用作孤立电容元件；以及
耦合在所述嵌入式电容叠层的至少一个面上的一个或多个信号层。
52.根据权利要求51所述的电子互联平台，还包括：
耦合至外部信号层并电气耦合至第一个孤立电容元件的第一个电路部件，所述第一个孤立电容元件被形成于所述嵌入式电容叠层中的第一个导电薄片和所述第一个导电层之间。
53.根据权利要求52所述的电子互联平台，其中所述第一个电路部件进一步被耦合至第二个孤立电容元件，所述第二个隔离电容元件被形成于所述嵌入式电容叠层中的所述第一个导电层和第二个导电薄片之间，所述第二个孤立电容元件明显不同于所述第一个孤立电容元件。
54.根据权利要求52所述的电子互联平台，还包括：
容纳所述平面嵌入式电容叠层、所述一个或多个信号层和所述第一个电路部件的芯片级封装。
55.根据权利要求51所述的电子互联平台，其中所述第一个和第二个导电层以及一个或多个导电薄片是交替的电源平面和接地平面。
56.根据权利要求51所述的电子互联平台，其中来自所述一个或多个导电薄片的第三个导电薄片中的第一个区域与所述第三个导电薄片电气隔离，其中所述第一个区域和相邻的导电薄片界定了与所述第三个导电薄片的剩余部分电气隔离的第一个分立电容器。
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