CN101681605B - 扫描信号线驱动电路、显示装置及其驱动方法 - Google Patents

Abstract

本发明的栅极驱动器具备：扫描信号输出电路，交替进行以下扫描，即，依次驱动扫描信号线的奇数行和偶数行的任一者的扫描以及依次驱动扫描信号线的奇数行和偶数行的另一者的扫描；上升次数检测电路，检测从外部输入的起动信号的高电平期间内时钟信号的上升次数；扫描顺序设定电路，根据上述上升次数设定上述扫描信号输出电路的扫描顺序；以及起动信号生成电路，生成向次级扫描信号线驱动电路输出的起动信号。由此，实现一种能以低成本抑制功耗和数据信号线驱动电路的发热并能获得高品质图像的扫描信号线驱动电路以及显示装置驱动方法。

Description

扫描信号线驱动电路、显示装置及其驱动方法

技术领域

本发明涉及一种扫描信号线驱动电路、显示装置和扫描信号线的驱动方法，尤其涉及一种通过交错驱动(隔行扫描)实现点反转画面的驱动方法。 

背景技术

以往，有源矩阵型液晶面板被广泛使用。有源矩阵型液晶面板的结构为：包括两个透明基板以及被夹持在该两个透明基板之间的液晶层，在其中一个基板上形成有多条数据信号线(以下，称之为“数据线”。)以及与该多条数据信号线交叉的多条扫描信号线，与各交叉点对应形成的像素电极呈矩阵状配置。并且，各像素电极和通过与各像素电极对应的交叉点的数据线借助于作为开关元件的TFT(薄膜晶体管)连接在一起，上述TFT的栅极端子和通过上述交叉点的扫描信号线连接在一起。在另外一个透明基板上，形成有由上述多个像素电极共用的对置电极作为公共电极。 

在具备上述结构的液晶面板的液晶显示装置中，作为用于使上述液晶面板进行图像显示的驱动电路而形成有栅极驱动器和源极驱动器。栅极驱动器也被称作“扫描信号线驱动电路”，是用于依次选择该多条扫描信号线的、对上述多条扫描信号线施加扫描信号的驱动电路。源极驱动器也被称作“数据信号线驱动电路”或“视频信号线驱动电路”，是用于在上述液晶面板的各像素形成部中写入数据的、对上述多条数据信号线施加数据信号的驱动电路。 

在上述结构中，与像素电极对置的公共电极被施加公共电压Vcom，各像素电极与对置电极之间被施加与该像素电极所对应的像素值相当的电压，并根据上述施加电压来改变液晶层的透过率，从而在上述液晶面板进行图像显示。在这种情况下，为了防止构成液晶层的液晶材料发生劣化，对液晶面板进行交流驱动。即，源极驱动器输出上述数据信号，使得在各像素电极与对置电极之间施加的电压的正负极性例如在每一帧发生反转。 

一般而言，在有源矩阵型液晶面板中，因为对每一像素所设置的TFT等开关元件存在特性差异，所以，即使源极驱动器输出的数据信号(以对置电极电位为基准的施加电压)正负对称，液晶层透过率和正负数据电压也不会完全对称。因此，根据被施加给液晶的电压在每一帧发生正负极性反转的驱动方式(帧反转驱动方式)，液晶面板的图像显示会发生闪烁现象。 

作为上述闪烁现象的解决方法，已知有下述驱动方式：施加电压在每一水平扫描信号线发生正负极性反转并在每一帧也发生正负极性反转的驱动方式。另外，还有下述驱动方式：被施加给形成像素的液晶层的电压在每一扫描信号线和每一数据线发生正负极性反转并在每一帧也发生正负极性反转的驱动方式(点反转驱动方式)。 

图33表示在以点反转驱动方式驱动显示面板时输出图像数据的源极驱动器驱动波形。如图33所示，对每一行反复输出比施加给公共电极的公共电压Vcom高的正极性数据信号Vpdata和比公共电压Vcom低的负极性数据信号Vndata。 

另一方面，源极驱动器中设置有多个输出缓冲器，各输出缓冲器与数据线连接，用于驱动数据线和液晶单元的负载。所以，在源极驱动器输出正极性数据信号Vpdata的情况下，充电电流从高电位电压VDD流向上述负载，在源极驱动器输出负极性数据信号Vndata的情况下，放电电流流向低电位电压VSS。在这种情况下，由于充电电流和放电电流通过被设置于源极驱动器的输出缓冲器内的内部电阻，因此导致发热量增加。 

源极驱动器内部的发热量主要由输出缓冲器部发生。所以，为了减少源极驱动器的发热量，应将输出缓冲器部的发热量尤其是输出缓冲器内部的发热量控制在最小程度。但是，如图33所示，数据信号电压在正极性数据信号Vpdata和负极性数据信号Vndata之间摆动。在这种情况下，输出缓冲器内部的内部电阻的发热量随着上述摆动的幅度增加而增加。另外，由于充放电次数增多，也导致功耗增加。 

为防止发生上述功耗增加现象，有人提出了隔行扫描(交错驱动)的驱动方法(例如，专利文献1)。在专利文献1记载的隔行扫描中，首先扫描所有奇数行(或者，偶数行)扫描信号线，接着扫描余下的偶数行(或者，奇数行)扫描信号线。 

图34表示进行隔行扫描时的源极驱动器的驱动波形。由于依次扫描相同极性的像素行，所以，在奇数行扫描转换为偶数行扫描的时刻发生极性反转。 

图35表示在进行交错驱动的情况下在完成对1帧的扫描、即，完成对奇数行和偶数行这两者的扫描的时刻得到的源极驱动器驱动波形。图35所示的驱动波形可获得与图33所示的基于点反转驱动方式的源极驱动器驱动波形同样的状态。这样，如果采用交错驱动的方式，能够实现就每一扫描行发生极性反转的驱动，并能够抑制极性反转的次数，由此可减少充放电次数，从而可防止功耗增加。 

在此，如果象专利文献1所述那样，就液晶面板的整个画面范围实施交错驱动，将导致发生画面闪烁现象。为此，有人提出了下述驱动方法，即：沿列方向将显示部划分为多个区域，并对每一区域进行隔行扫描(例如，专利文献2)。 

图36表示专利文献2中的扫描顺序。将其中包括8行像素电极的显示部划分为区域1和区域2，并按照由两个奇数行向两个偶数行这样的扫描顺序对每一个区域实施交错驱动。在区域1的选择期间和区域2的选择期间中，分别提供不同极性的数据信号，所以，能够防止发生上述闪烁现象。 

但是，根据专利文献2记载的结构，会发生细微的横条纹，从而导致难以获得高品质的图像。如图36所示，夹持着区域1与区域2之间的边界的、相邻的第4行和第5行被连续扫描，因此，如专利文献3所述，受各像素电极间的耦合电容影响，数据信号与公共电压之间的电位差变小。所以，如图37所示，第4行和第5行相对于其他的行较为暗淡。如此，由于较为暗淡的行相邻，发生横条纹，从而导致像质劣化。 

为此，专利文献3提出了这样一种驱动方法，即：各栅极驱动器按照相反的扫描顺序实施交错驱动这样的驱动方法。以下，根据图38到图40说明专利文献3所记载的结构。 

图38表示实现专利文献3记载的驱动方法时的液晶面板101和栅极驱动器102的结构。液晶面板101具有36条扫描信号线1～36，液晶面板101中安装有两个栅极驱动器102。 

图39是表示栅极驱动器102的结构的概略图。栅极驱动器102具有18个输出端子O1～O18，各输出端子O1～O18输出扫描信号。另外， 栅极驱动器102具有四个端子SP1、SP2、CLK、OS。端子CLK是动作时钟的输入端子。端子SP1是起动信号SP的输入端子。当端子SP1中输入高电平脉冲时，由端子SP1输出与动作时钟CLK同步的扫描信号，该动作时钟CLK被输入端子CLK。端子SP2是输出起动信号SP的输出端子。如图38所示，前一级的栅极驱动器102的端子SP2级联连接次级栅极驱动器102的端子SP1。 

端子OS是栅极驱动器102的功能切换端子。如果端子OS中输入的输入信号是高电平信号，那么，首先由第奇数个输出端子(O1、O3、O5...O17)输出扫描信号，接着，由偶数输出端子(O2、O4、O6...O18)输出扫描信号。如果端子OS中输入的输入信号是低电平信号，那么，首先由偶数输出端子(O2、O4、O6...O18)输出扫描信号，接着，由第奇数个输出端子(O1、O3、O5...O17)输出扫描信号。 

如图38所示，液晶面板101中安装有两个栅极驱动器102。为便于说明，将前一级的栅极驱动器102记作栅极驱动器102a，将次级栅极驱动器102记作栅极驱动器102b。栅极驱动器102a的输出端子O1～O18分别连接液晶面板101的扫描信号线1～18，栅极驱动器102b的输出端子O1～O18分别连接液晶面板101的扫描信号线19～36。由未图示的控制器向栅极驱动器102a的端子SP1输入起动信号SP，栅极驱动器102a的端子SP2连接栅极驱动器102b的端子SP1。另外，由未图示的控制器向栅极驱动器102a和栅极驱动器102b的端子CLK输入动作时钟CLK。另外，对栅极驱动器102a的端子OS的输入被固定为高电平信号，对栅极驱动器102b的端子OS的输入被固定为低电平信号。 

图40表示由栅极驱动器102a、102b输出的扫描信号的驱动波形。 

当起动信号SP被输入栅极驱动器102a的端子SP1时，栅极驱动器102a由动作时钟CLK的上升检测出在端子SP1中输入了高电平信号并开始驱动扫描信号线，其中，上述动作时钟CLK被输入端子CLK。由于对栅极驱动器102a的端子OS的输入为高电平，所以，首先将输出端子O1设置为高电平，在下一个动作时钟CLK的上升将输出端子O1设置为低电平，并且，将输出端子O3设置为高电平。如此，将第奇数个输出端子O1、O3...O17的输出依次设置为高电平。 

接着，将输出端子O2设置为高电平，在下一个动作时钟CLK的上升将输出端子O2设置为低电平，并且，将输出端子O4设置为高电平。 如此，将第偶数个输出端子O2、O4...O18的输出依次设置为高电平。另外，输出端子O18成为高电平，并且，端子SP2也成为高电平。 

在上述情况下，由于栅极驱动器102a的端子SP2连接栅极驱动器102b的端子SP1，所以，栅极驱动器102a的端子SP2成为高电平，并且，栅极驱动器102b的端子SP1也成为高电平。由此，栅极驱动器102b在下一个动作时钟CLK的上升时开始驱动扫描信号线。 

由于对栅极驱动器102b的端子OS的输入为低电平，所以，栅极驱动器102b的动作不同于栅极驱动器102a，首先将输出端子O2设置为高电平，在下一个动作时钟CLK的上升将输出端子O2设置为低电平并将输出端子O4设置为高电平。如此，将第偶数个输出端子O2、O4...O18的输出依次设置为高电平。 

接着，将输出端子O1设置为高电平，在下一个动作时钟CLK的上升将输出端子O1设置为低电平并将输出端子O3设置为高电平。如此，将第奇数个输出端子O1、O3...O17的输出依次设置为高电平，而且，端子SP2也成为高电平。 

其结果，能够实现下述基于交错驱动的驱动方法：在图38所示的液晶面板101中，由栅极驱动器102a对扫描信号线1～18进行交错驱动，即，首先扫描奇数行，接着扫描偶数行；由栅极驱动器102b对扫描信号线19～36进行交错驱动，即，首先扫描偶数行，接着扫描奇数行。这样，栅极驱动器102a和栅极驱动器102b分别按照相反的扫描顺序实施交错驱动，从而能够如专利文献3所述防止发生专利文献1、2的结构导致的像质劣化。 

另外，在关断液晶面板的电源时，如果在像素电容蓄积有电荷的状态下将TFT截止，那么，所蓄积的电荷就会被长时间保持。这将导致显示画面出现残影，从而降低显示品质。为此，有人提出了这样的对策，即：在电源关断时，在预定时间内，将扫描信号线驱动电路的输出同时保持为有源电平，由此，能够以较短时间消除残影(例如，专利文献4)。 

专利文献1：日本国专利申请公开公报“特开平8-320674号公报”，公开日：1996年12月3日。 

专利文献2：日本国专利申请公开公报“特开平11-352938号公报”，公开日：1999年12月24日。 

专利文献3：日本国专利申请公开公报“特开2004-4857号公报”， 公开日：2004年1月8日。 

专利文献4：日本国专利公报“特许第2655328号公报”，专利登记日：1997年5月30日。 

发明内容

但是，根据专利文献3的结构，需要具备用于设定交错驱动的扫描顺序的切换端子OS。这将造成配线等增加，从而导致成本上升。 

具体而言，如果增加栅极驱动器的端子，那么，在搭载器件的基板上的配线就会增多，并且，还需要设置用于提供输入信号的控制电路，因此，将导致基板尺寸变大。另外，根据图38所示的结构，栅极驱动器的个数为2个，所以对切换端子OS的输入信号是1位信号。但是，在级联连接三个或四个栅极驱动器的情况下，由于输入信号是2位信号，所以，需要设置2个切换端子OS。因此，当栅极驱动器的个数增加时，配线等就会进一步增多，从而导致成本进一步上升。 

为了不增加配线等，还可以考虑在栅极驱动器的封装上切换驱动器芯片的设定端子。但是，需要在液晶面板中安装不同封装的栅极驱动器，从而导致增加安装的工时。另外，因为需要准备多种封装，所以，将导致栅极驱动器的制造成本上升。 

此外，根据专利文献4，扫描信号线驱动电路需要具备同时驱动所有扫描信号线的功能，并且，为了通知扫描信号线驱动电路驱动所有扫描信号线的定时，当检测出电源关断时，就立即发生消除信号并将其输入扫描信号线驱动电路。这样，就需要在扫描信号线驱动电路中设置用于输入通知定时的消除信号的端子。因此，将导致扫描信号线驱动电路的输入增加，并且，还需要用于传输消除信号的额外的配线。 

本发明是鉴于上述课题进行开发的，其目的在于实现一种能够以低成本抑制功耗和数据信号线驱动电路的发热并获得高品质图像的扫描信号线驱动电路和显示装置的驱动方法。 

本发明的另一目的在于实现一种以短时间清除电源断开时的残影从而能够以低成本保持显示品质的扫描信号线驱动电路和显示装置的驱动方法。 

为解决上述问题，本发明的扫描信号线驱动电路构成为，多个该扫描信号线驱动电路彼此级联连接，并根据从外部输入的起动信号和时钟 信号对显示画面的扫描信号线进行驱动，包括：扫描信号输出电路，交替进行以下扫描，即，依次驱动上述扫描信号线的奇数行和偶数行的任一者的扫描以及依次驱动上述扫描信号线的奇数行和偶数行的另一者的扫描；时钟次数检测电路，检测上述从外部输入的起动信号的高电平期间内上述时钟信号的上升次数或下降次数即第1次数；扫描顺序设定电路，根据上述第1次数设定上述扫描信号输出电路的扫描顺序；以及起动信号生成电路，生成向次级扫描信号线驱动电路输出的起动信号；其中，上述起动信号生成电路生成的起动信号的高电平期间内的上述时钟信号的上升次数或下降次数即第2次数不同于上述第1次数；在扫描信号线驱动向次级扫描信号线驱动电路转移时，临转移前驱动的扫描信号线与刚转移后驱动的扫描信号线不相邻。 

根据上述结构，起动信号生成电路生成起动信号并输出到次级扫描信号线驱动电路，从而使次级扫描信号线驱动电路开始扫描。由此，级联连接的扫描信号线驱动电路按照连接顺序开始驱动扫描信号线。其中，扫描信号输出电路交替进行以下扫描的交错驱动：依次驱动扫描信号线的奇数行和偶数行的任一者的扫描，和依次驱动上述扫描信号线的奇数行和偶数行的另一者的扫描。所以，通过减少极性反转的次数，可抑制数据信号线驱动电路的功耗和发热。另外，当扫描信号线的驱动转移到次级扫描信号线驱动电路时，临转移前驱动的扫描信号线与刚转移后驱动的扫描信号线不相邻。所以，可获得不发生微细横条纹的高品质图像。 

其中，时钟次数检测电路检测上述从外部输入的起动信号的高电平期间内上述时钟信号的上升次数或下降次数即第1次数，扫描顺序设定电路根据上述第1次数设定上述扫描信号输出电路的扫描顺序。另外，在起动信号的高电平期间内时钟信号的上升次数或下降次数即第2次数与上述第1次数不同。所以，使前级扫描信号线驱动电路的扫描顺序与次级扫描信号线驱动电路的扫描顺序不同，从而可无需象现有技术的扫描信号线驱动电路那样设置用以进行动作切换的切换端子。因此，可减少配线等，且可抑制扫描信号线驱动电路的制造成本。 

另外，扫描信号线驱动电路根据第1次数进行多种动作。因此，通过将扫描信号线驱动电路进行级联连接，可使各扫描信号线驱动电路进行不同的动作。即，由于所安装的扫描信号线驱动电路的电路结构相同，所以，集成电路的量产效果可进一步降低成本。

如上所述，对由外部输入的起动信号的高电平期间内的时钟信号的上升次数或下降次数、该上升次数或下降次数所对应的扫描顺序、以及输出到次级扫描信号线驱动电路的起动信号的高电平期间内的时钟信号的上升次数或下降次数进行调整，由此可进行交错驱动使得不连续驱动相邻的扫描信号线，从而能够实现一种以低成本抑制功耗和数据信号线驱动电路的发热并获得高品质图像的扫描信号线驱动电路。 

本发明的扫描信号线驱动电路可以构成为：上述第1次数是上述从外部输入的起动信号的低电平期间内的上述时钟信号的上升次数或下降次数；上述第2次数是由上述起动信号生成电路生成的起动信号的低电平期间内的上述时钟信号的上升次数或下降次数。 

根据上述结构，时钟次数检测电路检测在从外部输入的起动信号的低电平期间内时钟信号的上升次数或下降次数。即，当起动信号由高电平变化为低电平时，扫描信号线驱动电路开始进行扫描。 

本发明的扫描信号线驱动电路优选：上述扫描信号输出电路进行隔行扫描，即，在对与该扫描信号线驱动电路连接的扫描信号线的奇数行和偶数行的任一者的全部进行依次驱动后，对该扫描信号线的奇数行和偶数行的另一者的全部进行依次驱动；上述扫描顺序设定电路根据上述第1次数设定上述扫描信号输出电路先驱动上述奇数行还是先驱动偶数行。 

根据上述结构，扫描顺序设定电路根据第1次数设定先驱动奇数行还是先驱动偶数行。如上所述，设定第2次数使得第1次数所对应的扫描顺序和第2次数所对应的扫描顺序不同，从而可将前级扫描信号线驱动电路与次级扫描信号线驱动电路设定为不同的扫描顺序。 

由此，扫描信号线驱动电路无需设置用以进行动作切换的切换端子，便可将次级扫描信号线驱动电路的扫描顺序与前级扫描信号线驱动电路的扫描顺序设定为不同的扫描顺序，从而能够以低成本实现高品质图像。 

本发明的扫描信号线驱动电路优选：上述扫描顺序设定电路根据上述第1次数是奇数还是偶数来设定上述扫描信号输出电路先驱动上述奇数行还是先驱动上述偶数行；当上述第1次数为奇数时，上述第2次数为偶数；当上述第1次数为偶数时，上述第2次数为奇数。 

根据上述结构，扫描顺序设定电路进行设定，使得：在第1次数为奇数时，先扫描奇数行和偶数行中的一者，在第1次数为偶数时，先扫描奇数行和偶数行中的另一者。当第1次数为奇数时，第2次数为偶数，当第1次数为偶数时，第2次数为奇数。所以，能够将前级扫描信号线驱动电路和次级扫描信号线驱动电路设定成不同的扫描顺序，该扫描顺序意指先扫描奇数行还是先扫描偶数行。由此，能够以低成本实现高品质图像。 

本发明的扫描信号线驱动电路优选：将上述第1次数设为M、上述第2次数设为N时，N＝M+1。 

根据上述结构，第1次数较第2次数多出1次，所以，当第1次数为奇数时，第2次数为偶数，当第1次数为偶数时，第2次数为奇数。所以，能够将前级扫描信号线驱动电路和次级扫描信号线驱动电路设定成不同的扫描顺序，该扫描顺序意指先扫描奇数行还是先扫描偶数行。由此，能够以低成本实现高品质图像。 

本发明的扫描信号线驱动电路优选：将上述时钟次数检测电路可检测的第1次数的最大值设为Mmax时，当上述第1次数为Mmax时，上述起动信号生成电路不向次级扫描信号线驱动电路输出起动信号。 

根据上述结构，即使起动信号生成电路向次级扫描信号线驱动电路输出在高电平期间或低电平期间内时钟信号的上升次数或下降次数为Mmax+1的起动信号，时钟次数检测电路也无法检测出该次数Mmax+1，所以，无法实现所需的动作。因此，即使对被输入第1次数为Mmax的起动信号的扫描信号线驱动电路的次级，错误地连接了扫描信号线驱动电路，也可以避免发生因次级扫描信号线驱动电路所导致的不需要的动作。 

本发明的扫描信号线驱动电路优选：将上述时钟次数检测电路可检测的第1次数的最大值设为Mmax时，在上述时钟次数检测电路检测上述时钟信号的上升次数时，上述外部输入的起动信号的低电平期间内的最初的上述时钟信号的上升起、到扫描开始的扫描顺序设定期间为上述时钟信号的时钟周期的Mmax倍；在上述时钟次数检测电路检测上述时钟信号的下降次数时，上述外部输入的起动信号的低电平期间内的最初的上述时钟信号的下降起、到扫描开始的扫描顺序设定期间为上述时钟信号的时钟周期的Mmax倍。 

本发明的扫描信号线驱动电路优选：将上述时钟次数检测电路可检测的第1次数的最大值设为Mmax时，在上述时钟次数检测电路检测上述时钟信号的上升次数时，上述外部输入的起动信号的低电平期间内的最初的上述时钟信号的上升起、到扫描开始的扫描顺序设定期间为上述时钟信号的时钟周期的Mmax倍；在上述时钟次数检测电路检测上述时钟信号的下降次数时，上述外部输入的起动信号的低电平期间内的最初的上述时钟信号的下降起、到扫描开始的扫描顺序设定期间为上述时钟信号的时钟周期的Mmax倍。 

根据上述结构，在输入第1次数为Mmax的起动信号后，在高电平期间或低电平期间第Mmax次时钟信号的上升或下降的下一次时钟信号的上升或下降开始进行扫描。由此，可将起动信号的取入期间设定成最小的期间。 

本发明的扫描信号线驱动电路优选：上述起动信号生成电路在比扫描信号线驱动电路结束扫描的时间点提前上述扫描顺序设定期间的时间点向次级扫描信号线驱动电路输出起动信号，其中，上述扫描信号线驱动电路具备上述起动信号生成电路。 

根据上述结构，在前级扫描信号线驱动电路结束扫描的同时，次级扫描信号线驱动电路开始扫描，所以，容易进行数据信号的驱动。 

本发明的扫描信号线驱动电路优选：还具备延迟电路，该延迟电路在对与该扫描信号线驱动电路连接的扫描信号线的一部分进行驱动后暂时中断驱动；在临中断前驱动的扫描信号线为奇数行时，自该中断起到驱动重新开始为止的期间内次级或前级扫描信号线驱动电路对奇数行进行驱动，并且，在该驱动重新开始后最初驱动的扫描信号线为偶数行；在临中断前驱动的扫描信号线为偶数行时，自该中断起到驱动重新开始为止的期间内次级或前级扫描信号线驱动电路对偶数行进行驱动，并且，在该驱动重新开始后最初驱动的扫描信号线为奇数行。 

根据上述结构，在扫描信号线驱动电路暂时中断驱动的期间，次级或者前级扫描信号线驱动电路进行驱动，其后，驱动中断的扫描信号线驱动电路重新开始驱动。当临中断前驱动的扫描信号线为奇数行(偶数行)时，在中断到重新驱动的期间内，次级或前级扫描信号线驱动电路对奇数行(偶数行)扫描信号线进行驱动，所以，在扫描向次级或前级扫描信号线驱动电路转移时，继续进行交错驱动。即，可实现多个扫描 信号线驱动电路之间的交错驱动。因此，可将交错驱动的画面分割数和安装的扫描信号线驱动电路数设定为不同的数，例如，将画面分割数设定得多于扫描信号线驱动电路数，由此可提高画质；将画面分割数设定得少于扫描信号线驱动电路数，由此可抑制功耗。 

本发明的显示装置具备上述扫描信号线驱动电路。 

根据上述结构，能够以低成本实现一种可抑制功耗和数据信号线驱动电路的发热并可获得高品质图像的显示装置。 

本发明的显示装置的驱动方法是具备多级级联连接的扫描信号线驱动电路的显示装置的驱动方法，该驱动方法的特征在于，包括：上升次数检测步骤，检测在起动信号的高电平期间内时钟信号的上升次数或下降次数即第1次数，其中，上述起动信号和上述时钟信号输入上述扫描信号线驱动电路；扫描信号线驱动步骤，交替进行以下扫描，即，依次驱动显示画面的扫描信号线的奇数行和偶数行的任一者的扫描以及依次驱动上述扫描信号线的奇数行和偶数行的另一者的扫描；扫描顺序设定步骤，在上述扫描信号线驱动步骤之前，根据上述第1次数设定上述扫描信号线驱动步骤的扫描顺序；以及起动信号输出步骤，生成向次级扫描信号线驱动电路输出的起动信号；其中，在上述起动信号输出步骤所输出的起动信号的高电平期间内上述时钟信号的上升次数或下降次数即第2次数不同于上述第1次数；在扫描信号线驱动向次级扫描信号线驱动电路转移时，临转移前驱动的扫描信号线与刚转移后驱动的扫描信号线不相邻。 

根据上述结构，在起动信号生成步骤中生成起动信号并输出到次级扫描信号线驱动电路，从而使次级扫描信号线驱动电路开始扫描。所以，级联连接的扫描信号线驱动电路按照连接顺序开始驱动扫描信号线。其中，在扫描信号线驱动步骤中，交替进行以下扫描，即，依次驱动显示画面的扫描信号线的奇数行和偶数行的任一者的扫描以及依次驱动上述扫描信号线的奇数行和偶数行的另一者的扫描。因此，可通过减少极性反转次数来抑制数据信号线驱动电路的功耗和发热。另外，在扫描信号线的驱动向次级扫描信号线驱动电路转移时，临转移前驱动的扫描信号线与刚转移后驱动的扫描信号线不相邻，所以，可获得不会发生微细横条纹的高品质图像。 

在扫描顺序设定步骤中，根据被输入扫描信号线驱动电路的起动信号的高电平期间内时钟信号的上升次数或下降次数即第1次数来设定扫描信号线驱动步骤中的扫描信号线的扫描顺序。另外，起动信号的高电平期间内的时钟信号的上升次数或下降次数即第2次数不同于上述第1次数。因此，能够将前级扫描信号线驱动电路的扫描顺序与次级扫描信号线驱动电路的扫描顺序设定为不同顺序，从而无需向现有技术的结构那样在扫描信号线驱动电路中设置用以进行动作切换的切换端子。因此，可减少配线等，并且，可抑制扫描信号线驱动电路的制造成本。 

如上所述，对由外部输入的起动信号的高电平期间内的时钟信号的上升次数或下降次数、该上升次数或下降次数所对应的扫描顺序、以及输出到次级扫描信号线驱动电路的起动信号的高电平期间内的时钟信号的上升次数或下降次数进行调整，由此可进行交错驱动使得不连续驱动相邻的扫描信号线，从而能够实现一种以低成本抑制功耗和数据信号线驱动电路的发热并获得高品质图像的显示装置的驱动方法。 

本发明的驱动方法可以构成为：上述第1次数是上述从外部输入的起动信号的低电平期间内的上述时钟信号的上升次数或下降次数；上述第2次数是上述起动信号输出步骤中输出的起动信号的低电平期间内的上述时钟信号的上升次数或下降次数。 

根据上述结构，时钟次数检测电路检测在从外部输入的起动信号的低电平期间内时钟信号的上升次数或下降次数。即，当起动信号由高电平变化为低电平时，扫描信号线驱动电路开始进行扫描。 

本发明的驱动方法优选：在上述扫描信号线驱动步骤中进行隔行扫描，即，在对与上述扫描信号线驱动电路连接的上述扫描信号线的奇数行和偶数行的任一者进行依次驱动后，对该扫描信号线的奇数行和偶数行的另一者进行依次驱动；在上述扫描顺序设定步骤中根据上述上升次数M设定先驱动上述奇数行还是先驱动偶数行。 

根据上述结构，根据第1次数设定先驱动奇数行还是先驱动偶数行，因此，通过第2次数使得第1次数所对应的扫描顺序和第2次数所对应的扫描顺序不同，从而可将前级扫描信号线驱动电路与次级扫描信号线驱动电路设定为不同的扫描顺序。 

因此，扫描信号线驱动电路无需设置用以进行动作切换的切换端子，便可将次级扫描信号线驱动电路的扫描顺序与前级扫描信号线驱动电路的扫描顺序设定为不同的扫描顺序，从而能够以低成本实现高品质图像。 

本发明的驱动方法优选：根据上述第1次数是奇数还是偶数来设定上述扫描顺序；当上述第1次数为奇数时，上述第2次数为偶数；当上述第1次数为偶数时，上述第2次数为奇数。 

根据上述结构，当第1次数为奇数时，第2次数为偶数，当第1次数为偶数时，第2次数为奇数。所以，能够将前级扫描信号线驱动电路和次级扫描信号线驱动电路设定成不同的扫描顺序，该扫描顺序意指先扫描奇数行还是先扫描偶数行。由此，能够以低成本实现高品质图像。 

本发明的驱动方法优选：将上述第1次数设为M、上述第2次数设为N时，N＝M+1。 

根据上述结构，第1次数较第2次数多出1次，所以，当第1次数为奇数时，第2次数为偶数，当第1次数为偶数时，第2次数为奇数。所以，能够将前级扫描信号线驱动电路和次级扫描信号线驱动电路设定成不同的扫描顺序，该扫描顺序意指先扫描奇数行还是先扫描偶数行。由此，能够以低成本实现高品质图像。 

本发明的驱动方法优选：以执行一次奇数行扫描和一次偶数行扫描为1个扫描单位，该扫描单位的个数大于上述扫描信号线驱动电路的个数。 

根据上述结构，交错驱动的画面分割数多于扫描信号线驱动电路数，所以，较之于画面分割数和扫描信号线驱动电路数相等的结构，可获得闪烁较少的图像。另外，由于可减少扫描信号线驱动电路数，所以，还可抑制显示装置的组装成本。 

本发明的驱动方法可以构成为：以执行一次奇数行扫描和一次偶数行扫描为1个扫描单位，该扫描单位的个数小于上述扫描信号线驱动电路的个数。 

根据上述结构，交错驱动的画面分割数少于扫描信号线驱动电路数，所以，较之于画面分割数与扫描信号线驱动电路数相等的结构，可减少数据信号的极性反转次数。因此，可抑制数据信号线驱动电路的发热和功耗。 

为了解决上述课题，本发明的扫描信号线驱动电路是根据从外部输入的起动信号和时钟信号驱动显示画面的扫描信号线的驱动电路，其特征在于，具备：时钟次数检测电路，检测在上述从外部输入的起动信号 的高电平期间内上述时钟信号的上升次数或下降次数即第1次数；以及驱动模式选择电路，根据上述第1次数对第1驱动模式和第2驱动模式进行选择，其中，上述第1驱动模式是以预定顺序对上述扫描信号线进行驱动的模式，上述第2驱动模式是同时驱动所有上述扫描信号线的模式。 

根据上述结构，在驱动模式选择电路选择了第2驱动模式时，所有扫描信号线被同时驱动，所以，液晶面板内的像素电容中所储存的电荷会快速消失。因此，通过对电源断开时的起动信号的规格进行规定使得达到驱动模式选择电路选择第2驱动模式时的第1次数，能够以短时间清除电源断开时的残影。并且，驱动模式选择电路根据时钟次数检测电路所检测的第1次数进行第1驱动模式和第2驱动模式的选择，所以，扫描信号线驱动电路无需设置输入用以通知驱动所有扫描信号线的定时的信号的输入端子和输入配线。因此，通过以短时间清除电源断开时的残影，可实现一种能够以低成本保持显示品质的扫描信号线驱动电路。 

本发明的扫描信号线驱动电路优选：上述扫描信号线驱动电路多级相互级联连接；还具备起动信号生成电路，根据上述第1次数，生成向次级扫描信号线驱动电路输出的起动信号；将上述起动信号生成电路生成的起动信号的高电平期间内的上述时钟信号的上升次数或下降次数设为第2次数时，上述驱动模式选择电路选择上述第2驱动模式时的第2次数是该驱动模式选择电路选择上述第2驱动模式的次数。 

根据上述结构，扫描信号线驱动电路多级级联连接。其中，驱动模式选择电路选择第2驱动模式时的第2次数是该驱动模式选择电路选择第2驱动模式的次数。因此，在前级扫描信号线驱动电路中，在驱动模式选择电路选择第2驱动模式的情况下，当前级扫描信号线驱动电路的起动信号生成电路生成的起动信号输入次级扫描信号线驱动电路时，次级扫描信号线驱动电路的驱动模式选择电路也选择第2驱动模式。由此，在级联连接的所有扫描信号线驱动电路中，均选择第2驱动模式。因此，即使是级联连接多个扫描信号线驱动电路的结构，也能够以低成本且短时间清除电源断开时的残影。 

本发明的扫描信号线驱动电路优选：还具备电源接通复位电路，检测电源的启动并发生电源接通复位信号；上述时钟次数检测电路具备计 数器，该计数器对上述时钟信号的上升次数或下降次数进行计数；当电源接通时，上述计数器响应上述电源接通复位信号而进行复位。 

根据上述结构，在电源接通后，电源接通复位电路发生用于使时钟次数检测电路的计数器复位的电源接通复位信号。因此，在电源断开后再次接通时，可防止计数器在计数结束值的基础上继续计数。 

本发明的显示装置具备上述扫描信号线驱动电路。 

根据上述结构，可实现一种能够以短时间清除电源断开时的残影从而以低成本保持显示品质的显示装置。 

为解决上述课题，本发明提供一种显示装置的驱动方法，该显示装置具备扫描信号线驱动电路，其特征在于，包括：上升次数检测步骤，检测在起动信号的高电平期间内时钟信号的上升次数或下降次数即第1次数，其中，上述起动信号和上述时钟信号输入上述扫描信号线驱动电路；以及驱动模式选择步骤，根据上述第1次数对第1驱动模式和第2驱动模式进行选择，其中，上述第1驱动模式是以预定顺序对显示画面的扫描信号线进行驱动的模式，上述第2驱动模式是同时驱动所有上述扫描信号线的模式。 

根据上述结构，在驱动模式选择步骤中，在选择了第2驱动模式时，所有扫描信号线被同时驱动，所以，液晶面板内的像素电容中所储存的电荷会快速消失。因此，在驱动模式选择步骤中，通过对电源断开时的起动信号的规格进行规定使得达到选择第2驱动模式时的第1次数，能够以短时间清除电源断开时的残影。并且，根据在时钟次数检测步骤检测的第1次数进行第1驱动模式和第2驱动模式的选择，所以，扫描信号线驱动电路无需设置输入用以通知驱动所有扫描信号线的定时的信号的输入端子和输入配线。因此，可实现一种在短时间内清除电源断开时的残影从而以低成本保持显示品质的显示装置的驱动方法。 

在本发明的扫描信号线驱动电路中，上述扫描信号线驱动电路多级相互级联连接。还包括起动信号生成步骤，根据上述第1次数，生成向次级扫描信号线驱动电路输出的起动信号。将上述起动信号生成步骤中生成的起动信号的高电平期间内的上述时钟信号的上升次数或下降次数设为第2次数时，上述驱动模式选择步骤中选择上述第2驱动模式时的第2次数是该驱动模式选择步骤中选择上述第2驱动模式的次数。 

根据上述结构，扫描信号线驱动电路多级级联连接。其中，在驱动 模式选择步骤中，选择第2驱动模式时的第2次数是在该驱动模式选择步骤选择第2驱动模式的次数。因此，在前级扫描信号线驱动电路中，在选择第2驱动模式的情况下，当前级扫描信号线驱动电路的起动信号生成步骤中生成的起动信号输入次级扫描信号线驱动电路时，次级扫描信号线驱动电路也选择第2驱动模式。由此，在级联连接的所有扫描信号线驱动电路中，均选择第2驱动模式。因此，即使是级联连接多个扫描信号线驱动电路的结构，也能够以低成本且短时间清除电源断开时的残影。 

如上所述，本发明的扫描信号线驱动电路构成为，多个该扫描信号线驱动电路彼此级联连接，并根据从外部输入的起动信号和时钟信号对显示画面的扫描信号线进行驱动，包括：扫描信号输出电路，交替进行以下扫描，即，依次驱动上述扫描信号线的奇数行和偶数行的任一者的扫描以及依次驱动上述扫描信号线的奇数行和偶数行的另一者的扫描；时钟次数检测电路，检测上述从外部输入的起动信号的高电平期间内上述时钟信号的上升次数或下降次数即第1次数；扫描顺序设定电路，根据上述第1次数设定上述扫描信号输出电路的扫描顺序；以及起动信号生成电路，生成向次级扫描信号线驱动电路输出的起动信号；其中，上述起动信号生成电路生成的起动信号的高电平期间内的上述时钟信号的上升次数或下降次数即第2次数不同于上述第1次数；在扫描信号线驱动向次级扫描信号线驱动电路转移时，临转移前驱动的扫描信号线与刚转移后驱动的扫描信号线不相邻。 

另外，如上所述，本发明的驱动方法是具备多级级联连接的扫描信号线驱动电路的显示装置的驱动方法，该驱动方法的特征在于，包括：上升次数检测步骤，检测在起动信号的高电平期间内时钟信号的上升次数或下降次数即第1次数，其中，上述起动信号和上述时钟信号输入上述扫描信号线驱动电路；扫描信号线驱动步骤，交替进行以下扫描，即，依次驱动显示画面的扫描信号线的奇数行和偶数行的任一者的扫描以及依次驱动上述扫描信号线的奇数行和偶数行的另一者的扫描；扫描顺序设定步骤，在上述扫描信号线驱动步骤之前，根据上述第1次数设定上述扫描信号线驱动步骤的扫描顺序；以及起动信号输出步骤，生成向次级扫描信号线驱动电路输出的起动信号；其中，在上述起动信号输出步骤所输出的起动信号的高电平期间内上述时钟信号的上升次数或下 降次数即第2次数不同于上述第1次数；在扫描信号线驱动向次级扫描信号线驱动电路转移时，临转移前驱动的扫描信号线与刚转移后驱动的扫描信号线不相邻。 

因此，本发明可实现一种能够以低成本抑制功耗和数据信号线驱动电路的发热并获得高品质图像的扫描信号线驱动电路和显示装置的驱动方法。 

另外，如上所述，本发明的扫描信号线驱动电路是根据从外部输入的起动信号和时钟信号驱动显示画面的扫描信号线的驱动电路，其特征在于，具备：时钟次数检测电路，检测在上述从外部输入的起动信号的高电平期间内上述时钟信号的上升次数或下降次数即第1次数；以及驱动模式选择电路，根据上述第1次数对第1驱动模式和第2驱动模式进行选择，其中，上述第1驱动模式是以预定顺序对上述扫描信号线进行驱动的模式，上述第2驱动模式是同时驱动所有上述扫描信号线的模式。 

此外，本发明的驱动方法是具备扫描信号线驱动电路的显示装置的驱动方法，其特征在于，包括：上升次数检测步骤，检测在起动信号的高电平期间内时钟信号的上升次数或下降次数即第1次数，其中，上述起动信号和上述时钟信号输入上述扫描信号线驱动电路；以及驱动模式选择步骤，根据上述第1次数对第1驱动模式和第2驱动模式进行选择，其中，上述第1驱动模式是以预定顺序对显示画面的扫描信号线进行驱动的模式，上述第2驱动模式是同时驱动所有上述扫描信号线的模式。 

因此，可实现一种在短时间内清除电源断开时的残影从而以低成本保持显示品质的扫描信号线驱动电路和显示装置的驱动方法。 

本发明的其他目的、特征和优点在以下的描述中会变得十分明了。此外，以下参照附图来明确本发明的优点。 

附图说明

图1是表示本发明的液晶显示装置的要部结构的框图。 

图2是表示上述液晶显示装置所具备的液晶面板的电路图。 

图3是表示在上述液晶面板中安装的栅极驱动器的结构的概略图。 

图4是表示在上述液晶面板中安装上述栅极驱动器后的结构的概略图。 

图5是表示上述栅极驱动器的交错驱动的时序图，其中，(a)表 示在起动信号的高电平期间内动作时钟的上升次数为1次的情况，(b)表示在起动信号的高电平期间内动作时钟的上升次数为3次的情况。 

图6是表示上述栅极驱动器的交错驱动的时序图，其中，(a)表示在起动信号的高电平期间内动作时钟的上升次数为2次的情况，(b)表示在起动信号的高电平期间内动作时钟的上升次数为4次的情况。 

图7是表示在级联连接四级上述栅极驱动器的情况下第一级栅极驱动器和第二级栅极驱动器的交错驱动的时序图。 

图8是表示在级联连接四级上述栅极驱动器的情况下第三级栅极驱动器和第四级栅极驱动器的交错驱动的时序图。 

图9是表示上述栅极驱动器的要部结构的框图。 

图10是表示上述栅极驱动器的上升次数检测电路的具体结构的电路图。 

图11是表示上述上升次数检测电路的反转时钟、起动信号和计数信号的时序图，其中，(a)表示在起动信号的高电平期间内反转时钟的下降次数为1次的情况，(b)表示上述反转时钟的下降次数为2次的情况，(c)表示上述反转时钟的下降次数为3次的情况，(d)表示上述反转时钟的下降次数为4次的情况。 

图12是表示上述栅极驱动器的扫描顺序设定电路的具体结构的电路图。 

图13是表示上述栅极驱动器的扫描信号输出电路的具体结构的电路图。 

图14是表示上述扫描顺序设定电路的反转时钟和起动信号等以及从上述扫描信号输出电路的输出端子输出的扫描信号的时序图，其中，(a)表示在起动信号的高电平期间内动作时钟的上升次数为1次的情况，(b)表示上述动作时钟的上升次数为2次的情况，(c)表示上述动作时钟的上升次数为3次的情况，(d)表示上述动作时钟的上升次数为2次的情况。 

图15是表示上述栅极驱动器的起动信号生成电路的具体结构的电路图。 

图16是表示上述起动信号生成电路的各信号的输出的时序图。 

图17是表示上述起动信号生成电路的变形例的电路图。 

图18是表示上述起动信号生成电路的另一变形例的电路图。 

图19是表示在液晶面板中安装本发明的另一栅极驱动器后的结构的概略图。 

图20是表示在级联连接两级上述栅极驱动器的情况下的交错驱动的时序图。 

图21是表示上述栅极驱动器的要部结构的框图。 

图22是表示上述栅极驱动器的扫描顺序设定电路的具体结构的电路图。 

图23是表示上述栅极驱动器的扫描信号输出电路的具体结构的电路图。 

图24是表示上述栅极驱动器的延迟电路的具体结构的电路图。 

图25是表示上述栅极驱动器的起动信号生成电路的具体结构的电路图。 

图26是表示在液晶面板中安装本发明的另一栅极驱动器后的结构的概略图。 

图27是表示在级联连接四级上述栅极驱动器的情况下第一级栅极驱动器和第二级栅极驱动器的交错驱动的时序图。 

图28是表示在级联连接四级上述栅极驱动器的情况下第三级栅极驱动器和第四级栅极驱动器的交错驱动的时序图。 

图29是表示上述栅极驱动器的要部结构的框图。 

图30是表示上述栅极驱动器的扫描顺序设定电路的具体结构的电路图。 

图31是表示上述栅极驱动器的延迟电路的具体结构的电路图。 

图32是表示上述栅极驱动器的起动信号生成电路的具体结构的电路图。 

图33是表示在以点反转驱动方式驱动显示面板时源极驱动器的驱动波形图，其中，源极驱动器输出图像数据。 

图34是表示在进行交错驱动时源极驱动器的驱动波形图。 

图35是表示在进行交错驱动时在完成了一帧扫描时刻的源极驱动器的驱动波形图。 

图36是表示现有技术的交错驱动的时序图。 

图37是表示在进行图36所示的交错驱动时的行浓淡的图。 

图38是表示在液晶面板中安装现有技术的栅极驱动器后的结构的 概略图。 

图39是表示图38所示的栅极驱动器的结构的概略图。 

图40是表示由图39所示的栅极驱动器输出的扫描信号的驱动波形的时序图。 

图41是表示在液晶面板中安装本发明的另一栅极驱动器后的结构的概略图。 

图42是表示上述栅极驱动器的交错驱动的时序图，表示在起动信号的高电平期间内动作时钟的上升次数为5次的情况下的交错驱动。 

图43是表示上述栅极驱动器的结构的框图。 

图44是表示上述栅极驱动器的上升次数检测电路的具体结构的电路图。 

图45是表示由图41所示的第一级栅极驱动器的上升次数检测电路的动作时钟、起动信号等的波形的时序图。 

图46是表示由图41所示的第二级栅极驱动器的上升次数检测电路的动作时钟、起动信号等的波形的时序图。 

图47是表示由图41所示的第三级栅极驱动器的上升次数检测电路的动作时钟、起动信号等的波形的时序图。 

图48是表示由图41所示的第四级栅极驱动器的上升次数检测电路的动作时钟、起动信号等的波形的时序图。 

图49是表示在上述栅极驱动器中输入了下述起动信号的情况下上升次数检测电路的动作时钟、起动信号等的波形的时序图，即：在高电平期间内动作时钟CLK的上升次数为5次的起动信号。 

图50是表示在上述栅极驱动器中输入了下述起动信号的情况下上升次数检测电路的动作时钟、起动信号等的波形的时序图，即：在高电平期间内动作时钟CLK的上升次数为6次以上的起动信号。 

图51是表示上述栅极驱动器的驱动模式选择电路的具体结构的电路图。 

图52是表示上述栅极驱动器的起动信号生成电路的具体结构的电路图。 

[附图标记说明] 

1                液晶显示装置(显示装置) 

2                液晶面板 

4、14、24、34    栅极驱动器(扫描信号线驱动电路) 

41、141          扫描信号输出电路 

42、342          上升次数检测电路(时钟次数检测电路) 

43、143、243     扫描顺序设定电路 

44、144、244、344起动信号生成电路 

145、245         延迟电路 

346              电源接通复位电路 

347              驱动模式选择电路 

SP               起动信号 

CLK              动作时钟(时钟信号) 

GL               扫描信号线 

具体实施方式

以下，根据附图说明本发明的半导体器件的实施方式。另外，在下述的说明中，为实施本发明而在技术上作了各种优选限定。但是，本发明的范围并不限于下述实施方式和附图。 

(实施方式1) 

以下根据图1图32说明本发明的一实施方式。 

图1是表示本实施方式的液晶显示装置1的要部结构的框图。液晶显示装置1是有源矩阵方式的代表例即TFT(薄膜晶体管)方式的液晶显示装置，具有：液晶面板2、栅极驱动器部分3、源极驱动器部分5、控制器7、对置电极8和液晶驱动电源9。 

对置电极8设置在液晶面板2内，是相互联结而成的公共电极。源极驱动器部分5具有多个源极驱动器6，栅极驱动器部分3具有多个栅极驱动器4。控制器7向各源极驱动器6输出作为数字信号的显示数据D和控制信号S1。另外，控制器7向栅极驱动器4输出动作时钟CLK并且向第一级栅极驱动器4输出起动信号SP。液晶驱动电源9发生外部基准电压并将其输出到栅极驱动器部分3、源极驱动器部分5和对置电极8。 

栅极驱动器部分3接受由液晶驱动电源9供给的栅极电压并输出用于依次扫描液晶面板2内的扫描信号线的扫描信号。 

源极驱动器部分5接受由控制器7输入的显示数据D并按照时分方式进行分割后锁存到多个源极驱动器6。各源极驱动器6通过对上述时分割后的显示数据D实施数模转换，向液晶面板2输出与显示目标像素的亮度相应的灰度显示用数据信号。 

图2是表示液晶面板2的结构的电路图。在液晶面板2中，设置有扫描信号线GL、源信号线SL、液晶显示元件21和对置电极8。 

多条源信号线SL平行设置且彼此隔开预定间隔，多条扫描信号线GL在与源信号线SL正交的方向上平行设置且彼此隔开预定间隔。 

液晶显示元件21被设置在源信号线SL与扫描信号线GL的各交叉点上，具有像素电容211、像素电极212和TFT213。像素电容211的一端与像素电极212耦合，另一端与对置电极8耦合。TFT213对施加给像素电极212的电压进行通断控制。TFT213的源极连接源信号线SL，其栅极连接扫描信号线GL，其漏极与像素电极212耦合。 

由图1所示的栅极驱动器4向扫描信号线GL提供扫描信号，该扫描信号用于依次导通沿列方向排列的TFT213。另一方面，由图1所示的源极驱动器6向源信号线SL输出灰度显示电压。当TFT213处于导通状态时，灰度显示电压通过源信号线SL被施加给像素电极212，电荷被蓄积在像素电容212中。由此，液晶的透光率随着灰度显示电压的变化而变化，从而进行像素显示。 

图3表示栅极驱动器4。栅极驱动器4向液晶面板2的扫描信号线输出扫描信号。与图31(b)所示的栅极驱动器102同样地，栅极驱动器4能够对交错驱动的扫描顺序进行切换，具备18个输出端子O1～O18。另外，栅极驱动器4还具备三个端子，即，SP1、SP2、CLK。与栅极驱动器102同样地，端子CLK是动作时钟CLK的输入端子，端子SP1是起动信号SP的输入端子，端子SP2输出级联连接的次级栅极驱动器4的起动信号SP2。 

另一方面，栅极驱动器4未设置用于功能切换的切换端子OS，这一点不同于栅极驱动器102。即，栅极驱动器4无需为切换交错驱动的扫描顺序而设置切换端子OS，如后所述，栅极驱动器4根据被输入端子SP1的起动信号SP的高电平脉宽进行扫描顺序切换。 

图4是表示在液晶面板2中安装栅极驱动器4a～4d而成的结构的概略图。 

液晶面板2具有72条扫描信号线，即，扫描信号线1～72。扫描信号线1～72分别相当于图2所示的扫描信号线GL。另外，为便于说明，关于液晶面板2中除扫描信号线1～72之外的结构，省略其图示。 

各栅极驱动器4a、4b、4c、4d分别与栅极驱动器4相同，为了区分连接级而赋予不同的标号。栅极驱动器4a～4d构成图1所示的栅极驱动器部分3，按照栅极驱动器4a、4b、4c、4d的顺序进行级联连接。即。栅极驱动器4a的端子SP2连接栅极驱动器4b的端子SP1，栅极驱动器4b的端子SP2连接栅极驱动器4c的端子SP1，栅极驱动器4c的端子SP2连接栅极驱动器4d的端子SP1。 

另外，由图1所示的控制器7向各栅极驱动器4a、4b、4c、4d的端子CLK输入动作时钟CLK，由控制器7第一级级联连接的栅极驱动器4a的端子SP1输入用于表示扫描开始的起动信号SP。并且，栅极驱动器4a的输出端子O1～O18分别连接扫描信号线1～18，栅极驱动器4b的输出端子O1～O18分别连接扫描信号线19～36，栅极驱动器4c的输出端子O1～O18分别连接扫描信号线37～54，栅极驱动器4d的输出端子O1～O18分别连接扫描信号线55～72。根据上述结构，栅极驱动器4a、4b、4c、4d对液晶面板2的扫描信号线1～72进行扫描。 

如上所述，栅极驱动器4根据被输入端子SP1的起动信号SP的高电平脉宽进行扫描顺序切换。具体而言，根据动作时钟CLK在起动信号SP的高电平期间内的上升次数M来确定栅极驱动器4的扫描顺序，当上升次数M为奇数时，按照奇数行→偶数行的顺序对扫描信号线进行扫描，当上升次数M为偶数时，按照偶数行→奇数行的顺序对扫描信号线进行扫描。 

栅极驱动器4从端子SP2向次级栅极驱动器4的端子SP1输出在高电平期间内动作时钟CLK的上升次数N等于M+1的起动信号SP。即，如果在被输入前级栅极驱动器4的端子SP1的起动信号SP的高电平期间内动作时钟CLK的上升次数M为奇数，那么，在被输入次级栅极驱动器4的端子SP 1的起动信号SP的高电平期间内动作时钟CLK的上升次数N就为偶数。另外，如果在被输入前级栅极驱动器4的端子SP1的起动信号SP的高电平期间内动作时钟CLK的上升次数M为偶数，那么，在被输入次级栅极驱动器4的端子SP1的起动信号SP的高电平期间内动作时钟CLK的上升次数N就为奇数。 

由此，如果前级栅极驱动器4按照奇数行→偶数行的顺序进行扫描，那么，次级栅极驱动器4就按照偶数行→奇数行的顺序进行扫描。另一方面，如果前级栅极驱动器4按照偶数行→奇数行的顺序进行扫描，那么，次级栅极驱动器4就按照奇数行→偶数行的顺序进行扫描。 

以下，根据图5、图6的时序图，对栅极驱动器4的交错驱动进行说明。 

在图5中，(a)和(b)均表示在起动信号SP的高电平期间内动作时钟的上升次数M为奇数时由栅极驱动器4输出的扫描信号的驱动波形。 

如图5中(a)所示，当动作时钟CLK在输入到端子SP1的起动信号SP的高电平期间内的上升次数为1时，栅极驱动器4首先从奇数行扫描信号线所连接的输出端子(以下，称为“奇数行驱动端子”)O1、O3、O5...O17输出扫描信号，接着，从奇数行扫描信号线所连接的输出端子(以下，称为“偶数行驱动端子”)O2、O4、O6...O18输出扫描信号。从次级栅极驱动器4的端子SP1所连接的端子SP2输出其高电平脉宽与2个时钟相应的起动信号SP。 

另外，如图5中(b)所示，当动作时钟CLK在输入到端子SP1的起动信号SP的高电平期间内的上升次数为3时，栅极驱动器4首先从奇数行驱动端子O1、O3、O5...O17输出扫描信号，接着，从偶数行驱动端子O2、O4、O6...O18输出扫描信号。并且，从端子SP2输出其高电平脉宽与4个时钟相应的起动信号SP。 

另一方面，在图6中，(a)和(b)均表示在上升次数M为偶数时由栅极驱动器4输出的扫描信号的驱动波形。 

如图6中(a)所示，当动作时钟CLK在输入到端子SP1的起动信号SP的高电平期间内的上升次数为2时，栅极驱动器4首先从偶数行驱动端子O2、O4、O6...O18输出扫描信号，接着，从奇数行驱动端子O1、O3、O5...O17输出扫描信号。从次级栅极驱动器4的端子SP1所连接的端子SP2输出其高电平脉宽与3个时钟相应的起动信号SP。 

另外，如图6中(b)所示，当动作时钟CLK在输入到端子SP1的起动信号SP的高电平期间内的上升次数为4时，栅极驱动器4也首先从偶数行驱动端子O2、O4、O6...O18输出扫描信号，接着，从奇数行驱动端子O1、O3、O5...O17输出扫描信号。另外，设定为：当动作时 钟CLK在输入到端子SP1的起动信号SP的高电平期间内的上升次数为4时，端子SP2不输出起动信号SP。 

此外，如图10所示，当上升次数M为5以上时，也与上升次数M为4的情况同样地输出信号SELD。即，在栅极驱动器4中，可检测的上升次数M的最大值Mmax为4。所以，在本实施方式中，将上升次数M假定为1～4，并根据上升次数M来确定扫描顺序。 

另外，在栅极驱动器4中，设定了用于确定扫描顺序的起动信号SP的取入期间(扫描顺序设定期间)。具体而言，在图5和图6所示的各时序图中，将起动信号SP上升后自最初的动作时钟CLK的上升开始的四个时钟周期设定为起动信号SP的取入期间，当该取入期间结束时开始扫描。 

如上所述，起动信号SP的取入期间被设定为4个时钟周期。所以，将端子SP2输出起动信号SP的定时提前，以使得在前级栅极驱动器4结束扫描时次级栅极驱动器4就开始扫描。具体而言，如图5中(a)、(b)所示，当扫描顺序为奇数行→偶数行时，将输出端子O12设定为高电平，同时，从端子SP2输出起动信号SP。另外，如图6中(a)、(b)所示，当扫描顺序为偶数行→奇数行时，将输出端子O11设定为高电平，同时，从端子SP2输出起动信号SP。即，在栅极驱动器4结束扫描的4个时钟周期前从端子SP2输出起动信号SP。 

接着，根据图7及图8，说明如图4所示将4个栅极驱动器4a、4b、4c、4d级联连接时的交错驱动。 

图7是表示第1级栅极驱动器4a和第2级栅极驱动器4b的交错驱动的时序图。 

输入到栅极驱动器4a的端子SP1的起动信号SP被规定为：在其高电平期间内，动作时钟CLK的上升次数为1次。由此，栅极驱动器4a进行如下交错驱动，即：首先从奇数行驱动端子输出扫描信号，接着，从偶数行驱动端子输出扫描信号。首先，将输出端子O1设定为高电平，在下一个动作时钟CLK的上升，将输出端子O1设定为低电平，并且，将输出端子O3设定为高电平。如此，将奇数行输出端子O1～O17依次设定为高电平并使其输出高电平信号。接着，将输出端子O2设定为高电平，在下一个动作时钟CLK的上升，将输出端子O2设定为低电平，并且，将输出端子O4设定为高电平。如此，将偶数行输出端子O2～O18 依次设定为高电平并使其输出高电平信号。 

由端子SP2输出起动信号SP，该起动信号SP的高电平期间为2个时钟周期。并且，在次级栅极驱动器4b开始扫描的4个时钟周期前，即，当输出端子O12成为高电平时，由端子SP2输出上述起动信号SP。 

其中，从栅极驱动器4a的端子SP2输出的起动信号SP是根据动作时钟CLK生成并输出的，所以，相对于动作时钟CLK存在延迟。另外，栅极驱动器4b由动作时钟CLK的上升来检测是否对端子SP1输入了起动信号SP。因此，在图7中，起动信号SP在时间点a被判断为低电平，在时间点b、c被判断为高电平。 

由于被输入栅极驱动器4b的端子SP1的起动信号SP在时间点b、c为高电平，所以，动作时钟CLK在起动信号SP的高电平期间内的上升次数为2次。所以，栅极驱动器4b进行扫描顺序为偶数行→奇数行的交错驱动。首先，将输出端子O2设定为高电平，在下一个动作时钟CLK的上升，将输出端子O2设定为低电平，并且，将输出端子O4设定为高电平。如此，将偶数行输出端子O2～O18依次设定为高电平并使其输出高电平信号。接着，将输出端子O1设定为高电平，在下一个动作时钟CLK的上升，将输出端子O1设定为低电平，并且，将输出端子O3设定为高电平。如此，将奇数行输出端子O1～O17依次设定为高电平并使其输出高电平信号。 

由端子SP2输出起动信号SP，该起动信号SP的高电平期间为3个时钟周期。并且，在次级栅极驱动器4c开始扫描的4个时钟周期前，即，当输出端子O11成为高电平时，由端子SP2输出上述起动信号SP。 

在级联连接数为2级的情况下，即，在仅设有栅极驱动器4a及栅极驱动器4b的情况下，由于并未连接次级栅极驱动器，所以，可忽略由栅极驱动器4b的端子SP2输出的起动信号SP。 

图8是表示第3级栅极驱动器4c和第4级栅极驱动器4d的交错驱动的时序图。 

栅极驱动器4c的端子SP1与其前级栅极驱动器4b的端子SP2(图7参照)级联连接。其中，从栅极驱动器4b的端子SP2输出的起动信号SP是根据动作时钟CLK生成并输出的，所以，相对于动作时钟CLK存在延迟。另外，栅极驱动器4c由动作时钟CLK的上升来检测是否对端子SP1输入了起动信号SP。因此，在图8中，起动信号SP在时间点d 被判断为低电平，在时间点e、f、g被判断为高电平。即，在被输入栅极驱动器4c的端子SP1的起动信号SP的高电平期间内，动作时钟CLK的上升次数为3次。 

所以，与栅极驱动器4a同样地，栅极驱动器4c进行扫描顺序为奇数行→偶数行的交错驱动。另外，在次级栅极驱动器4d开始扫描的4个时钟周期前，即，当输出端子O12为高电平同时，从端子SP2输出其高电平期间为4个时钟周期的起动信号SP。 

该起动信号SP也是根据动作时钟CLK生成并输出的，所以，相对于动作时钟CLK存在延迟。并且，栅极驱动器4c由动作时钟CLK的上升来检测是否对端子SP1输入了起动信号SP。在图8中，起动信号SP在时间点h被判断为低电平，在时间点i、j、k、l被判断为高电平。即，在被输入栅极驱动器4d的端子SP1的起动信号SP的高电平期间内，动作时钟CLK的上升次数为4次。 

所以，与栅极驱动器4b同样地，栅极驱动器4d进行扫描顺序为偶数行→奇数行的交错驱动。另外，在栅极驱动器4d中，在被输入端子SP1的起动信号SP的高电平期间内，动作时钟CLK的上升次数为4次，所以，端子SP2不输出起动信号SP(参照图6(b))。 

如上所述，在级联连接4个栅极驱动器4a～4d时的交错驱动中，第1级栅极驱动器4a和第3级栅极驱动器4c的扫描顺序为奇数行→偶数行，第2级栅极驱动器4b和第4级栅极驱动器4d的扫描顺序为偶数行→奇数行。这样，通过将液晶面板2分割成4部分，能够实现交替进行奇数行→偶数行扫描和偶数行→奇数行扫描的交错驱动，因此可实现较高的显示品质。并且，由于栅极驱动器4未设置图39所示的切换端子OS，所以能够减少配线数等，与专利文献3的结构相比可降低成本。 

接着，根据图9到图18，来说明不设置切换端子OS就能够实现上述交错驱动的栅极驱动器4的具体电路结构。 

图9是表示栅极驱动器4的结构的框图。在栅极驱动器4中，内置有扫描信号输出电路41、上升次数检测电路42、扫描顺序设定电路43和起动信号生成电路144。 

扫描信号输出电路41生成由栅极驱动器4的输出端子O1～O18(参照图4)输出的扫描信号。 

上升次数检测电路42检测动作时钟CLK在被输入栅极驱动器4的 端子SP1的起动信号SP的高电平期间内的上升次数M。扫描顺序设定电路43根据上升次数检测电路42所检测的上升次数，决定扫描信号输出电路41的扫描顺序。 

起动信号生成电路144是生成从栅极驱动器4的端子SP2输出的起动信号SP的电路。在由起动信号生成电路144输出的起动信号SP的高电平期间内，动作时钟的上升次数N为M+1。 

动作时钟CLK被输入栅极驱动器4的端子CLK后，又被输入扫描信号输出电路41、上升次数检测电路42和起动信号生成电路144。另外，起动信号SP被输入栅极驱动器4的端子SP1后，又被输入上升次数检测电路42。 

上升次数检测电路42将信号SPIN输出到扫描顺序设定电路43，进而，将信号SELA、SELB、SELC、SELD输出到扫描顺序设定电路43和起动信号生成电路144。扫描顺序设定电路43将信号SPODD、SPEVEN输出到扫描信号输出电路41。另一方面，扫描信号输出电路41将信号SPODOUT、SPEVOUT输出到扫描顺序设定电路43。 

扫描信号输出电路41连接输出端子O1～O18，并且，连接输出端子O11的行和连接O12的行还分别连接起动信号生成电路144。即，输出端子O11或O12在输出扫描信号时，还同时向起动信号生成电路144中输入高电平脉冲。 

扫描信号输出电路41是进行交错驱动的驱动电路，具体而言，扫描信号输出电路41在依次扫描奇数行扫描信号线和偶数行扫描信号线的任意一者后，依次扫描上述奇数行扫描信号线和上述偶数行扫描信号线的另一者。当信号SPODD被输入扫描信号输出电路41时，扫描信号输出电路41依次扫描奇数行扫描信号线，当输入信号SPEVEN时，依次扫描偶数行扫描信号线。 

即，在以奇数行→偶数行的顺序进行扫描时，首先，扫描顺序设定电路43向扫描信号输出电路41输出信号SPODD，接着，扫描信号输出电路41向扫描顺序设定电路43输出信号SPODOUT，然后，扫描顺序设定电路43向扫描信号输出电路41输出信号SPEVEN。与此相反，在以偶数行→奇数行的顺序进行扫描时，首先，扫描顺序设定电路43向扫描信号输出电路41输出信号SPEVEN，接着，扫描信号输出电路41向扫描顺序设定电路43输出信号SPEVOUT，然后，扫描顺序设定 电路43向扫描信号输出电路41输出信号SPODD。 

图10表示上升次数检测电路42的具体电路结构。上升次数检测电路42具备：8个D型双稳态多谐振荡器电路(DFF1～8)、4个AND栅极(AND1～4)、1个NAND栅极(NAND1)和3个反相器(INV1～3)。DFF1～DFF5构成5级移位寄存器电路，输入到栅极驱动器4的端子CLK中的动作时钟CLK被输入到各DFF1～5的时钟输入端子CK。输入到栅极驱动器4的端子SP1中的起动信号SP被输入到第1级DFF1的数据输入端子D。其中，DFF4的数据输出端子Q连接DFF5的数据输入端子D，并且连接AND1的输入端子。DFF5的反转数据输出端子QB已连接AND1的输入端子，AND1向扫描顺序设定电路43输出信号SPIN。 

由此，借助于由DFF1～DFF5构成的移位寄存器电路将起动信号SP的定时延迟4个动作时钟CLK周期，借助于AND1形成与1个动作时钟CLK周期相应的信号脉宽，并作为信号SPIN进行输出。 

另一方面，起动信号SP还被输入NAND1的输入端子。动作时钟CLK还经由INV1被输入NAND1的输入端子。NAND1由起动信号SP和反转时钟CLKB生成并输出计数器信号CK，其中，上述反转时钟CLKB来自INV1。 

DFF6～DFF8构成3级计数器电路。计数器信号CK被输入DFF6的时钟输入端子CK。DFF6的反转数据输出端子QB与数据输入端子D相互连接。DFF6的数据输出端子Q连接DFF7的时钟输入端子CK以及AND2、AND4的输入端子，并且经由INV3连接AND3的输入端子。 

DFF7的反转数据输出端子QB连接DFF7的数据输入端子D和DFF8的时钟输入端子CK。DFF7的数据输出端子Q连接AND3和AND4的输入端子，并且经由INV2连接AND2的输入端子。 

DFF8的反转数据输出端子QB与数据输入端子D相互连接。AND2、AND3和AND4分别输出信号SELA、SELB和SELC。由DFF8的数据输出端子Q输出信号SELD。 

由此，由DFF6～DFF8构成的计数器电路对反转时钟CLKB在起动信号SP的高电平期间内的下降次数进行计数。信号SELA、SELB、SELC、SELD被输出到扫描顺序设定电路43和起动信号生成电路44。 

图11的(a)～(d)是表示上升次数检测电路42的反转时钟CLKB、起动信号SP和计数器信号CK的时序图。另外，反转时钟CLKB相当 于来自INV1的输出信号。 

在图11中(a)表示反转时钟CLKB在起动信号SP的高电平期间内的下降次数(动作时钟CLK的上升次数)为1次的情形，即，起动信号SP的高电平脉宽相当于1个时钟周期的情形。NAND1在起动信号SP及反转时钟CLKB均为高电平时，使计数器信号CK成为低电平。另外，在起动信号SP上升的时间点，反转时钟CLKB为低电平，所以，计数器信号CK为高电平。在起动信号SP为高电平期间，反转时钟CLKB的下降次数为1次。因此，计数器信号CK的上升次数为1次。因为DFF6在计数器信号CK上升时进行动作，因此，由DFF6～DFF8构成的计数器电路进行1次动作。 

在图11中(b)表示起动信号SP的高电平脉宽相当于2个时钟周期的情形。计数器信号CK在起动信号SP的高电平期间的上升次数为2次，所以，计数器信号CK的上升次数为2次。因此，计数器电路进行2次动作。 

在图11中(c)表示起动信号SP的高电平脉宽相当于3个时钟周期的情形。计数器信号CK在起动信号SP的高电平期间的上升次数为3次，所以，计数器信号CK的上升次数为3次。因此，计数器电路进行3次动作。 

在图11中(d)表示起动信号SP的高电平脉宽相当于4个时钟周期的情形。计数器信号CK在起动信号SP的高电平期间的上升次数为4次，所以，计数器信号CK的上升次数为4次。因此，计数器电路进行4次动作。 

如上所述，借助于图10所示的计数器电路和AND2～AND4，当计数为1次时，即，起动信号SP的高电平脉宽相当于1个时钟周期时，使信号SELA为高电平，当计数为2次时，即，起动信号SP的高电平脉宽相当于2个时钟周期时，使信号SELB为高电平，当计数为3次时，即，起动信号SP的高电平脉宽相当于3个时钟周期时，使信号SELC为高电平，当计数为4次时，即，起动信号SP的高电平脉宽相当于4个时钟周期时，使信号SELD为高电平。 

图12表示扫描顺序设定电路43的具体电路结构。扫描顺序设定电路43具备2个OR栅极(OR1、OR2)和4个开关(SW1～SW4)。本实施方式中，各开关由MOS晶体管构成，但并不限于此。由上升次数 检测电路42向OR1输入信号SELA和信号SELC，向OR2输入信号SELB和信号SELD。OR1的输出端子连接SW1的栅极和SW3的栅极，OR2的输出端子连接SW2的栅极和SW4的栅极。 

由此，当起动信号SP的高电平脉宽相当于1个时钟周期或3个时钟周期时，SW1和SW3导通，当起动信号SP的高电平脉宽相当于2个时钟周期或4个时钟周期时，SW2和SW4导通。另外，来自上升次数检测电路42的信号SPIN被输入SW1和SW2的源极。 

图13表示扫描信号输出电路41的具体电路结构。扫描信号输出电路41具备18个DFF10～27。DFF10～18和DFF19～27分别构成移位寄存器。动作时钟CLK被输入各DFF10～27的时钟输入端子。 

根据图12和图13，来说明扫描顺序设定电路43与扫描信号输出电路41的连接。 

扫描顺序设定电路43的SW1的漏极连接SW4的漏极和扫描信号输出电路41的DFF10的数据输入端子D。信号SPODD被输入DFF10。SW2的漏极连接SW3的漏极和扫描信号输出电路41的DFF19的数据输入端子D。信号SPEVEN被输入DFF19。 

SW3的源极连接扫描信号输出电路41的DFF18的数据输出端子Q，由DFF18供给信号SPODOUT。SW4的源极连接扫描信号输出电路41的DFF27的数据输出端子Q，由DFF27供给信号SPEVOUT。 

在扫描信号输出电路41中，由DFF10～18构成的移位寄存器输出用于对奇数行扫描信号线进行驱动的扫描信号。从扫描顺序设定电路43的SW1向第1级的DFF10的数据输入端子D输入信号SPODD。各DFF10～17的数据输出端子Q连接次级DFF的数据输入端子D，并且分别连接输出端子O1、O3、O5...O15。DFF18的数据输出端子Q连接输出端子O17和扫描顺序设定电路43的SW3的源极。 

另一方面，由DFF19～27构成的移位寄存器输出用于对偶数行扫描信号线进行驱动的扫描信号。从扫描顺序设定电路43的SW2向第1级的DFF19的数据输入端子D输入信号SPEVEN。各DFF19～26的数据输出端子Q连接次级DFF的数据输入端子D，并且分别连接输出端子O2、O4、O6...O16。DFF27的数据输出端子Q连接输出端子O18和扫描顺序设定电路43的SW4的源极。 

在扫描顺序设定电路43中，当起动信号SP的高电平脉宽相当于1 个时钟周期或3个时钟周期时，即，当起动信号SP的高电平脉宽相当于奇数个时钟周期时，SW1及SW3导通，所以，信号SPODD从SW1的漏极输入扫描信号输出电路41的DFF10。因此，当起动信号SP的高电平脉宽相当于奇数个时钟周期时，首先驱动奇数行扫描信号线。当输出端子按照O1、O3、O5...O17的顺序依次输出信号SPODOUT时，扫描顺序设定电路43的SW3导通，所以，信号SPEVEN由SW3的漏极输入到扫描信号输出电路41的DFF19。由此，当奇数行扫描结束时，开始偶数行扫描，输出端子按照O2、O4、O6...O18的顺序依次进行输出。另外，由DFF27输出信号SPEVOUT，但由于扫描顺序设定电路43的SW4被断开，所以，当偶数行扫描结束时，信号SPODD不会被输入DFF10。 

另外，当起动信号SP的高电平脉宽相当于2个时钟周期或4个时钟周期时，即，当起动信号SP的高电平脉宽相当于偶数个时钟周期时，SW2及SW4导通，所以，信号SPEVEN从SW2的漏极输入至扫描信号输出电路41的DFF19。因此，当起动信号SP的高电平脉宽相当于偶数个时钟周期时，首先驱动偶数行扫描信号线。当输出端子按照O2、O4、O6...O18的顺序依次输出信号SPEVOUT时，扫描顺序设定电路43的SW4导通，所以，信号SPODD由SW4的漏极输入扫描信号输出电路41的DFF10。由此，当偶数行扫描结束时，开始奇数行扫描，输出端子按照O1、O3、O5...O17的顺序依次进行输出。另外，由DFF18输出信号SPODOUT，但由于扫描顺序设定电路43的SW3被断开，所以，当奇数行扫描结束时，信号SPEVEN不会被输入DFF19。 

接着，根据图14，对由起动信号SP生成信号SPIN的时序进行说明。 

图14的(a)～(d)是表示图12所示的动作时钟CLK、起动信号SP、信号Q1～Q4、Q5B、信号SPIN、以及图13所示的输出端子O1或O2输出的扫描信号的时序图。其中，信号Q1～Q4分别是DFF1～DFF4的输出信号，信号Q5B是来自DFF5的反转数据输出端子QB的输出信号。 

在图14中，(a)表示当动作时钟CLK在起动信号SP的高电平期间内的上升次数M为1时的情形，即，起动信号SP的高电平脉宽相当于1个时钟周期时的情形。另外，同时表示了起动信号SP的上升与动 作时钟CLK的上升，但实际上，起动信号SP有所延迟，动作时钟CLK的变化相对于起动信号SP的信号变化有所提前。所以，信号Q1在时间点m成为高电平。信号Q1依次移位，信号Q4与信号Q5B被输入AND1。 

信号SPIN相当于栅极驱动器4的开始扫描信号，如上所述，当起动信号SP的高电平脉宽相当于1个时钟周期时，SW1导通，信号SPODD被输入图13所示的DFF10。由此，当下一个动作时钟CLK上升时，输出端子O1输出的扫描信号成为高电平。即，识别为在时间点m开始4个时钟周期后的时间点n开始进行驱动输出，栅极驱动器4首先从奇数行开始扫描。 

在图14中，(b)表示起动信号SP的高电平脉宽相当于2个时钟周期的情形。与(a)同样地，信号Q1在时间点m成为高电平，但由于起动信号SP的高电平脉宽相当于2个时钟周期，所以，信号Q1的高电平脉宽也相当于2个时钟周期。信号Q2～Q4的高电平脉宽也相当于2个周期，但由于信号Q4与信号Q5B被输入AND1，所以，信号SPIN的高电平脉宽相当于1个时钟周期。由此，与上述(a)同样地，从信号Q1上升起3个时钟周期后，输出其高电平脉宽相当于1个时钟周期的信号SPIN。 

如上所述，当起动信号SP的高电平脉宽相当于2个时钟周期时，SW2导通，所以，信号SPEVEN被输入图13所示的DFF19。由此，当下一个动作时钟CLK上升时，使来自输出端子O2的扫描信号成为高电平。即，与上述(a)同样地，识别为在信号Q1上升起4个时钟周期后开始进行驱动输出，栅极驱动器4首先从偶数行开始扫描。 

在图14中，(c)表示起动信号SP的高电平脉宽相当于3个时钟周期的情形。起动信号SP的高电平脉宽相当于3个时钟周期，所以，信号Q1～Q4的高电平脉宽也相当于3个时钟周期。但是，由于信号Q4与信号Q5B被输入AND1，所以，信号SPIN的高电平脉宽相当于1个时钟周期。所以，与上述(a)同样地，从信号Q1上升起3个时钟周期后，输出其高电平脉宽相当于1个时钟周期的信号SPIN。另外，当起动信号SP的高电平脉宽相当于3个时钟周期时，SW1导通，所以，信号SPODD被输入图13所示的DFF10。由此，当下一个动作时钟CLK上升时，使来自输出端子O1的扫描信号成为高电平。因此，与上述(a)同样地，从信号Q1上升起4个时钟周期后，栅极驱动器4首先从奇数行 开始扫描。 

在图14中(d)表示起动信号SP的高电平脉宽相当于4个时钟周期的情形。起动信号SP的高电平脉宽相当于4个时钟周期，所以信号Q1～Q4的高电平脉宽也相当于4个时钟周期。但是，由于信号Q4与信号Q5B被输入AND1，所以，信号SPIN的高电平脉宽相当于1个时钟周期。因此，与上述(a)同样地，从信号Q1上升起4个时钟周期后，输出其高电平脉宽相当于1个时钟周期的信号SPIN。当起动信号SP的高电平脉宽相当于4个时钟周期时，SW2导通，所以，信号SPSPEVEN被输入图13所示的DFF19。由此，当下一个动作时钟CLK上升时，使来自输出端子O2的扫描信号成为高电平。因此，与上述(b)同样地，从信号Q 1上升起4个时钟周期后，栅极驱动器4首先从偶数行开始扫描。 

图15表示图9所示的起动信号生成电路44的具体电路结构，起动信号生成电路44具备：3个D型双稳态多谐振荡器电路(DFF30～32)、5个OR栅极(OR3～7)和6个开关(SW1～4)。 

由图9所示的上升次数检测电路42输出的信号SELA、SELB、SELC、SELD按照如下方式进行输入。即，将信号SELA输入OR3的输入端子和SW7的栅极，将信号SELB输入OR4的输入端子和SW8的栅极，将信号SELC输入OR3的输入端子和SW9的栅极，将信号SELD输入OR4的输入端子和SW10的栅极。由OR3输出的输出信号被输入SW5的栅极，由OR4输出的输出信号被输入SW6的栅极。由图13所示的扫描信号输出电路41的DFF24和DFF15输出的输出信号被分别输入SW5的源极和SW6的源极。 

由OR3、OR4、SW5和SW6构成的电路是对起动信号SP的输出定时进行选择的电路，该起动信号SP要被输出到次级栅极驱动器4。 

如上所述，当被输入上升次数检测电路42的起动信号SP的高电平脉宽相当于1个时钟周期或3个时钟周期时，则输出信号SELA或信号SELC，当起动信号SP的高电平脉宽相当于2个时钟周期或4个时钟周期时，则输出信号SELB或信号SELD。即，当扫描信号输出电路41以奇数行→偶数行的顺序进行扫描时，SW5导通，当扫描信号输出电路41以偶数行→奇数行的顺序进行扫描时，SW6导通。由SW5或SW6的漏极输出的信号SPPREOUT被输入DFF30的数据输入端子D和OR5 的输入端子。 

由此，在进行首先扫描奇数行的交错驱动时，选择由扫描信号输出电路41的DFF24输出的输出信号。由此，在扫描信号输出电路41的交错驱动的最终输出即来自DFF27的输出的定时的4个时钟周期前，进行信号SPPREOUT的输出。同样地，在进行首先扫描偶数行的交错驱动时，选择由扫描信号输出电路41的DFF15输出的输出信号，所以，在扫描信号输出电路41的交错驱动的最终输出即来自DFF 18的输出的定时的4个时钟周期前，进行信号SPPREOUT的输出。 

即，按照较之于栅极驱动器4的扫描结束仅提前与起动信号SP的取入期间相当的期间的定时，由起动信号生成电路44向次级栅极驱动器4输出起动信号。所以，当栅极驱动器4结束扫描时，继续由次级栅极驱动器4开始扫描。 

由DFF30～32、OR5～7和SW7～10所构成的电路是对起动信号SP的高电平脉宽进行设定的电路，该起动信号SP被输出到次级栅极驱动器4。 

DFF30～DFF32构成移位寄存器。向DFF30～32的时钟输入端子输入图9所示的动作时钟CLK。DFF30的数据输出端子Q连接DFF31的数据输入端子D，并且连接OR5的输入端子。OR5的输出端子连接SW7的源极和OR6的输入端子。DFF31的数据输出端子Q连接DFF32的数据输入端子D，并且连接OR7的输入端子。OR6的输出端子连接SW8的源极和OR7的输入端子。DFF32的数据输出端子Q连接OR7的输入端子，OR7的输出端子连接SW9的源极。SW7～SW10的漏极均连接输出端子SP2，SW10的源极接地。 

图16表示在上述电路结构中来自SW5或SW6漏极的信号SPPREOUT、来自各DFF30～32的信号Q10～12、来自OR5～OR7的信号Q13～Q15的信号输出定时。 

由DFF30～32构成的移位寄存器使输出信号SPPREOUT如信号Q10、Q11、Q12所示那样进行移位。将信号SPPREOUT与信号Q10输入OR5，由此生成该二者之和即信号Q13。将信号Q11与信号Q13输入OR6，由此生成该二者之和即信号Q14。同样地，将信号Q12与信号Q14输入OR7，由此生成该二者之和即信号Q15。由此，信号Q13的高电平脉宽相当于2个时钟周期，Q14的高电平脉宽相当于3个时钟周期， Q15的高电平脉宽相当于4个时钟周期。 

其中，当输入上升次数检测电路42的起动信号SP的高电平脉宽相当于1个时钟周期时，输出信号SELA，SW7导通，所以，从输出端子SP2输出其高电平脉宽相当于2个时钟周期的信号Q13。当起动信号SP的高电平脉宽相当于2个时钟周期时，输出信号SELB，SW8导通，所以，从输出端子SP2输出其高电平脉宽相当于3个时钟周期的信号Q14。同样地，当起动信号SP的高电平脉宽相当于3个时钟周期时，输出信号SELC，SW8导通，所以从输出端子SP2输出其高电平脉宽相当于4个时钟周期的信号Q15。 

在本实施方式中，未设定5级以上的栅极驱动器4的级联连接结构，所以，在起动信号SP的高电平脉宽相当于4个时钟周期时，无需从输出端子SP2输出信号。因此，在输出有信号SELD、SW10导通时，SW10的源极接地，所以不会输出高电平脉冲。 

另外，也可以构成为：在起动信号SP的高电平脉宽相当于4个时钟周期的情况下，输出端子SP2也输出信号。 

图17表示起动信号生成电路54的电路结构。起动信号生成电路54的结构为：在图15所示的起动信号生成电路44的基础上进一步追加设置有DFF33和OR8，SW10的源极连接OR8的输出端子。由DFF32向DFF33的数据输入端子D输入输出信号Q12。由DFF33的数据输出端子Q向OR8输入输出信号Q13，并且，由OR7向OR8输入输出信号Q15。由OR8向SW10的源极输入信号Q16。另外，由于信号Q16是信号Q13与信号Q15之和，所以，高电平脉宽相当于5个时钟周期。但因并未级联连接第5级，所以，可忽略所输出的起动信号SP。 

另外，也可形成为不对起动信号输出电路输出信号SELD的结构。 

图18表示起动信号生成电路64的电路结构。起动信号生成电路64的结构为：从图15所示的起动信号生成电路44中除去了OR4和SW10。即，不对起动信号生成电路64输入信号SELD，由上升次数检测电路42向SW6的栅极直接输入信号SELD而不经由OR栅极。由此，在起动信号SP的高电平脉宽相当于4个时钟周期时，SW7～SW9均断开，所以，与图15所示的结构同样地，输出端子SP2不输出高电平脉冲。 

如上所述，栅极驱动器4具备图10、图12、图13、图15(或者，图17、图18)所示的电路，从而可实现图5～图8所示的交错驱动。 

另外，本实施方式中，对如下结构进行了说明，即，当动作时钟CLK在起动信号SP的高电平期间内的上升次数M为奇数时，按照奇数行→偶数行的顺序进行扫描，当上升次数M为偶数时，按照偶数行→奇数行的顺序进行扫描。但并不限于此，也可为构成为：当上升次数M为奇数时，按照偶数行→奇数行的顺序进行扫描，当上升次数M为偶数时，按照奇数行→偶数行的顺序进行扫描。 

关于这种进行相反设定的具体电路结构，在图12所示的扫描顺序设定电路43中，将输入OR1的信号与输入OR2的信号相互调换，并且，在图15、图17、图18所示的起动信号生成电路44、54、64中，将输入OR3的信号与输入OR4的信号相互调换即可。即，可以为如下结构：将信号SELB和信号SELD输入OR1及OR3，将信号SELA和信号SELC输入OR2及OR4。由此，可实现这样一种栅极驱动器，即：当上升次数M为奇数时，按照偶数行→奇数行的顺序进行扫描，当上升次数M为偶数时，按照奇数行→偶数行的顺序进行扫描。 

并且，也可不根据上述上升次数M为奇数或偶数来进行扫描顺序设定。例如，可以为：当上升次数M为1或2时，按照奇数行→偶数行的顺序进行扫描，当上升次数M为3或4时，按照偶数行→奇数行的顺序进行扫描。在这种情况下，进行下述设定即可：当上升次数M为1时，将在次级栅极驱动器中输入的起动信号SP的高电平期间内动作时钟CLK的上升次数N设定为3，当上升次数M为2时，将上升次数N设定为4，当上升次数M为3时，将上升次数N设定为2。通过上述设定，第1级与第3级的栅极驱动器按照奇数行→偶数行的顺序进行扫描，第2级与第4级的栅极驱动器按照偶数行→奇数行的顺序进行扫描。因此，能够实现图7和图8所示的交错驱动。 

用于进行上述动作的电路结构可以进行下述变更，即：在图12中，将信号SELA和信号SELB输入OR1，并将信号SELC和信号SELD输入OR2；在图15中，将信号SELA输入OR3和SW8的栅极，将信号SELB输入OR3和SW9的栅极，将信号SELC输入OR4和SW7的栅极，将信号SELD输入OR4和SW10的栅极。 

另外，如果上升次数M与上升次数N相同，则前级栅极驱动器与其次级栅极驱动器进行相同动作，所以，上升次数M必须与上升次数N不同。 

如上所述，可通过适当调整上升次数M与扫描顺序的关系以及上升次数M与上升次数N的关系，以交替配置的方式级联连接按照奇数行→偶数行的顺序进行扫描的栅极驱动器和按照偶数行→奇数行的顺序进行扫描的栅极驱动器。 

在本实施方式的任意一种的结构中，栅极驱动器均无需具有图39所示的切换端子OS，所以，可减少配线等。由此，可缩小基板尺寸，从而降低制造成本。 

一般而言，如果芯片面积增加，则集成电路的制造成本会增加，但由于构成用以实现上升次数检测电路42、扫描顺序设定电路43和起动信号生成电路44的电路的晶体管等非常小，所以，即便将这些电路设置于栅极驱动器4中，也不会导致芯片面积的增加，或者，即便增加，也仅有微量增加。由此，进一步设置上升次数检测电路42、扫描顺序设定电路43和起动信号生成电路44几乎不会导致成本增加。其结果为，与现有技术的结构相比，可降低成本。 

在本实施方式中，对级联连接4级栅极驱动器4的结构进行了说明。但是，级联连接的级数也可以为2级或3级。为了变更构成栅极驱动器4的集成电路，需要修正制造步骤中所使用的掩膜，从而导致成本增加。但是，在本实施方式中，即便变更栅极驱动器的连接级数，也无需变更栅极驱动器4的电路结构，所以，相同栅极驱动器的量产可进一步抑制制造成本。 

(实施方式2) 

以下，根据图19～图25对本发明的另一实施方式进行说明。 

在实施方式1中，安装4个栅极驱动器4，将画面分成4部分以进行交错驱动。另一方面，在本实施方式中，对以下结构进行说明：画面的分割数大于所安装的栅极驱动器的个数，即，以执行一次奇数行扫描和一次偶数行扫描为一个扫描单位，扫描单位的个数大于所安装的栅极驱动器的个数。 

图19表示在液晶面板12中安装有2个栅极驱动器14的结构。与图38所示的液晶面板101同样地，液晶面板12具有36条扫描信号线1～36。2个栅极驱动器14相互级联连接。并且，与实施方式1的栅极驱动器4同样地，根据被输入端子SP1的起动信号SP的高电平脉宽来实现扫描顺序切换，无需为了对交错驱动的扫描顺序进行切换而设置切换端 子OS。为便于说明，将第1级的栅极驱动器14记作栅极驱动器14a，将第2级的栅极驱动器14记作栅极驱动器14b。 

图20表示2个栅极驱动器14a、14b的交错驱动。如3条虚线所示，栅极驱动器14a、14b进行将液晶面板12分成3部分的交错驱动。 

具体而言，在被输入栅极驱动器14a的端子SP1的起动信号SP的高电平期间内，动作时钟CLK的上升次数M为1，由此，栅极驱动器14a由奇数行驱动端子O1开始输出。其中，在栅极驱动器14a中，当奇数行驱动端子O11的扫描信号输出结束时，接着，由偶数行驱动端子O2～O12输出扫描信号。由此，结束对第1画面(通过三分液晶面板12所得的画面)的扫描。栅极驱动器14a在由O12输出扫描信号时，同时由端子SP2向栅极驱动器14b的端子SP1输出其高电平脉宽相当于2个时钟周期的起动信号SP。 

第2个画面的扫描由2个栅极驱动器14a、14b进行。当栅极驱动器14a由偶数行驱动端子O14～O18输出扫描信号时，暂时结束栅极驱动器4a的扫描，接着，栅极驱动器14b开始由偶数行驱动端子O2输出扫描信号。当栅极驱动器14b对端子O6输出扫描信号后，暂时结束栅极驱动器4b的扫描，栅极驱动器4a再次由奇数行驱动端子按照O13、O15、O17的顺序依次输出扫描信号，然后结束栅极驱动器14a的扫描。接着，栅极驱动器14b再次由奇数行驱动端子O1开始输出扫描信号，并且，当由O5输出扫描信号后，结束对第2个画面的扫描。 

接着，在第3个画面的扫描中，栅极驱动器14b由奇数行驱动端子O7～O17输出扫描信号，由偶数行驱动端子O8～O18输出扫描信号。另外，栅极驱动器14b在由O12输出扫描信号时，同时由端子SP2向栅极驱动器14b的端子SP1输出其高电平脉宽相当于3个时钟周期的起动信号SP。 

2个栅极驱动器14a、14b进行上述扫描，由此，可实现将画面分成3部分的交错驱动。由于画面的分割数大于所安装的栅极驱动器的个数，所以，与实施方式1的结构相比，可获得闪烁更加轻微的高品质显示。 

另外，当栅极驱动器的个数增加时，液晶显示装置的部件数会变多，从而导致组装时成本增加。对此，较之于实施方式1中对每一分割区域安装栅极驱动器的情形，即较之于安装与画面分割数相同个数的栅极驱动器，在本实施方式中，能够减少栅极驱动器的个数。由此，可降低液 晶显示装置的制造成本。 

接着，根据图21～图25来说明栅极驱动器14的具体电路结构。 

图21是表示栅极驱动器14的结构的框图。在栅极驱动器14中，内置有扫描信号输出电路141、上升次数检测电路42、扫描顺序设定电路143、起动信号生成电路144和延迟电路145。 

扫描信号输出电路141发生要由栅极驱动器4的输出端子O1～O18(参照图4)输出的扫描信号。 

上升次数检测电路42具有与图9所示的上升次数检测电路42相同的结构，检测动作时钟CLK在被输入栅极驱动器14的端子SP1的起动信号SP的高电平期间内的上升次数M。扫描顺序设定电路143根据上升次数检测电路42所检测的上升次数M，来决定扫描信号输出电路141的扫描顺序。 

与图9所示的起动信号生成电路44同样地，起动信号生成电路144生成由栅极驱动器14的端子SP2输出的起动信号SP。在由起动信号生成电路144输出的起动信号SP的高电平期间内，动作时钟CLK的上升次数N等于M+1。 

延迟电路145使交错驱动在下述期间内发生延迟，即：自栅极驱动器14暂时结束扫描时起，到次级栅极驱动器14进行扫描后再次开始扫描为止的期间。即，仅在图20所示的期间o～p和期间p～q中的各3个时钟周期，使栅极驱动器14的扫描发生延迟。由扫描顺序设定电路143向延迟电路145输入信号SDdummy，另一方面，由延迟电路145向扫描顺序设定电路143输入信号Odummy。 

已输入栅极驱动器14的端子CLK的动作时钟CLK又被输入给扫描信号输出电路141、上升次数检测电路42、起动信号生成电路144和延迟电路145。另外，已输入栅极驱动器14的端子SP1的起动信号SP又被输入给上升次数检测电路42。 

上升次数检测电路42向扫描顺序设定电路143输出信号SPIN，并且，向扫描顺序设定电路143和起动信号生成电路144输出信号SELA、SELB、SELC、SELD。 

扫描顺序设定电路143向扫描信号输出电路141输出6个信号、即SPODD、SPEVEN、SD1～SD4。另一方面，扫描信号输出电路141向扫描顺序设定电路143输出6个信号、即SPODOUT、SPEVOUT、RE1～ RE4。 

与图9所示的扫描信号输出电路41同样地，扫描信号输出电路141连接输出端子O1～O18。并且，连接输出端子O12的行也连接起动信号生成电路144。即，在输出端子O12输出扫描信号时，高电平脉冲也与此同时输入起动信号生成电路144。 

当信号SPODD被输入扫描信号输出电路141时，如图20的栅极驱动器14a的交错驱动那样，扫描信号输出电路141首先从奇数行驱动端子O1输出扫描信号。当信号SPEVEN被输入扫描信号输出电路141时，如图20的栅极驱动器14b的交错驱动那样，扫描信号输出电路141首先从奇数行驱动端子O2输出扫描信号。 

以下，对扫描顺序设定电路143、扫描信号输出电路141和延迟电路145的具体电路结构进行说明。另外，上升次数检测电路42与图10所示的电路相同，所以，省略其说明。 

图22表示扫描顺序设定电路143的具体电路结构。扫描顺序设定电路143具备：2个OR栅极(OR20、OR21)和15个开关(SW11～SW24)。由上升次数检测电路42向OR20输入信号SELA和信号SELC，由上升次数检测电路42向OR21输入信号SELB和信号SELD。OR20的输出端子连接各SW11～SW17的栅极，OR21的输出端子连接各SW18～SW24的栅极。 

由此，当上升次数检测电路42检测的起动信号SP的高电平脉宽相当于1个时钟周期或3个时钟周期时，SW11～SW17导通，当起动信号SP的高电平脉宽相当于2个时钟周期或4个时钟周期时，SW18～SW24导通。 

另外，来自上升次数检测电路42的信号SPIN被输入SW11和SW18的源极。 

图23表示扫描信号输出电路141的具体电路结构。扫描信号输出电路141具备18个DFF50～67，DFF50～52、DFF53～55、DFF56～58、DFF59～61、DFF50～52、DFF62～64和DFF65～67分别构成3级移位寄存器。向DFF50～67的时钟输入端子CK分别输入动作时钟CLK。 

图24表示延迟电路145的具体电路结构。延迟电路145具备构成3级移位寄存器的DFF68～70，向DFF68～70的时钟输入端子CK分别输入动作时钟CLK。 

分别由DFF50～52、DFF53～55和DFF56～58构成的各移位寄存器输出对奇数行扫描信号线进行驱动的扫描信号。DFF50、51、53、54、56、57的数据输出端子Q连接次级DFF的数据输入端子D，并且分别连接输出端子O1、O3、O7、O9、O13、O15。第1级DFF50的数据输入端子D连接扫描顺序设定电路143(图22)的SW11和SW20的漏极，信号SPODD被输入第1级DFF50的数据输入端子D。 

DFF52的数据输出端子Q连接输出端子O5和扫描顺序设定电路143的SW12、SW21的源极，由DFF52的数据输出端子Q向SW12、SW21的源极输出信号RE1。SW12、SW21的漏极连接DFF53的数据输入端子D，信号SD1被输入DFF53的数据输入端子D。 

DFF55的数据输出端子Q连接输出端子O11和扫描顺序设定电路143的SW13、SW22的源极，由DFF55的数据输出端子Q向SW13、SW22的源极输出信号RE2。SW13的漏极和SW18的漏极均连接DFF59的数据输入端子D，信号SPEVEN被输入DFF59的数据输入端子D。 

DFF61的数据输出端子Q连接输出端子O6和扫描顺序设定电路143的SW14、SW19的源极，对SW14、SW19的源极输出信号RE3。SW14的漏极和SW23的漏极均连接DFF62的数据输入端子D，信号SD3被输入DFF62的数据输入端子D。 

DFF64的数据输出端子Q连接输出端子O12和扫描顺序设定电路143的SW15、SW24的源极，对SW15、SW24的源极输出信号RE4。SWI5的漏极和SW24的漏极均连接DFF65的数据输入端子D，信号SD4被输入DFF65的数据输入端子D。 

DFF67的数据输出端子Q连接输出端子O18和扫描顺序设定电路143的SW16的源极，向SW16的源极输出信号SPEVOUT。SW16的漏极和SW19的漏极均连接延迟电路145(图24)的DFF68的数据输入端子D，信号Sddummy被输入DFF68的数据输入端子D。 

DFF70的数据输出端子Q连接扫描顺序设定电路143的SW17、SW20的源极，向SW17、SW20的源极输入信号Odummy。SW17的漏极和SW22的漏极均连接DFF56的数据输入端子D，信号SD2被输入DFF56的数据输入端子D。 

DFF58的数据输出端子Q连接输出端子O17和扫描顺序设定电路143的SW23的源极，向SW23的源极输入信号SPODOUT。SW23的漏 极和SW14的漏极均连接DFF62的数据人力端子D，信号SD3被输入DFF62的数据输入端子D。 

图25表示起动信号生成电路144的具体电路结构。起动信号生成电路144是将图15所示的起动信号生成电路44的结构中去除OR3、OR4、SW5、SW6后得到的结构。由上升次数检测电路42分别向SW7、SW8、SW9、SW10输入信号SELA、SELB、SELC、SELD。图23所示的DFF64的输出信号被输入DFF30的数据输入端子D。 

在以上结构中，当高电平期间内动作时钟CLK的上升次数为1次的起动信号SP被输入栅极驱动器14的端子SP1时，上升次数检测电路42(参照图10)向扫描顺序设定电路143输出信号SPIN和信号SELA。由此，在扫描顺序设定电路143(图22)中，SW11～SW17导通，当信号SPIN被输入SW11时，信号SPODD被输入扫描信号输出电路141(图23)的DFF50，并由奇数行驱动端子O1、O3、O5输出扫描信号。由O5输出扫描信号，并且，信号RE1由DFF52输入扫描顺序设定电路143的SW12，信号SD1输入DFF53。由此，接着由奇数行驱动端子O7、O9、O11输出扫描信号。另外，DFF52的数据输出端子Q也连接SW21，SW21被断开。由O11输出扫描信号，并且，信号RE2从DFF55输入扫描顺序设定电路143的SW13，信号SPEVEN输入DFF59。由此，从偶数行驱动端子O2、O4、O6输出扫描信号。从O6输出扫描信号，并且，信号RE3从DFF61输入扫描顺序设定电路143的SW14，信号SD3输入DFF62。由此，从偶数行驱动端子O8、O10、O12输出扫描信号。从O12输出扫描信号，并且，信号RE4从DFF64输入扫描顺序设定电路143的SW15，信号SD4输入DFF65。由此，从偶数行驱动端子O14、O16、O18输出扫描信号。从O18输出扫描信号，并且，信号SPEVOUT从DFF67输入扫描顺序设定电路143的SW16，信号SDdummy输入延迟电路145(图24)的DFF68。 

在经过3个时钟周期(图20的时间点o～p)后，信号Odummy从DFF70输入扫描顺序设定电路143的SW17，且信号SD2输入DFF56。由此，再次开始奇数行的扫描，并从奇数行驱动端子O13、O15、O17输出扫描信号。从O17输出扫描信号，并且，信号SPODOUT从DFF58输入扫描顺序设定电路143的SW23。因SW23被断开，所以，信号SPODOUT被忽略，因此，栅极驱动器14在下一个起动信号SP输入之 前一直处于停止扫描状态。 

并且，因上升次数M为1，所以，信号SELA输入起动信号生成电路144(参照图25)，SW7导通。由此，从O12输出扫描信号，从端子SP2输出其高电平脉宽相当于2个时钟周期的起动信号SP。 

另一方面，当上升次数M为2的起动信号SP输入栅极驱动器14的端子SP1时，上升次数检测电路42向扫描顺序设定电路143输出信号SPIN和信号SELB。由此，在扫描顺序设定电路143中，SW18～SW24导通，当信号SPIN输入SW18时，信号SPEVEN输入扫描信号输出电路141的DFF59，从偶数行驱动端子O2、O4、O6输出扫描信号。从偶数行驱动端子O6输出扫描信号，并且，信号RE3从DFF61输入扫描顺序设定电路143的SW19，信号SDdummy输入延迟电路145的DFF68。另外，信号RE3也输入SW14，但SW14被断开。 

在经过3个时钟周期(图20的时间点p～q)后，信号Odummy从DFF70输入扫描顺序设定电路143的SW20，且信号SPODD输入DFF50。由此，从奇数行驱动端子O1、O3、O5输出扫描信号。从O5输出扫描信号，并且，信号RE1从DFF52输入扫描顺序设定电路143的SW21，且信号SD1输入DFF53。由此，从奇数行驱动端子O7、O9、O11输出扫描信号。从O11输出扫描信号，并且，信号RE2从DFF55输入到扫描顺序设定电路143的SW22，且信号SD2输入DFF56。由此，接着从奇数行驱动端子O13、O15、O17输出扫描信号。从O17输出扫描信号，并且，信号SPODOUT从DFF58输入扫描顺序设定电路143的SW23，且信号SD3输入DFF62。由此，再次开始偶数行的扫描，从偶数行驱动端子O8、O10、O12输出扫描信号。从O12输出扫描信号，并且，信号RE4从DFF64输入扫描顺序设定电路143的SW24，且信号SD4输入DFF65。由此，从偶数行驱动端子O14、O16、O18输出扫描信号。从O18输出扫描信号，并且，信号SPEVOUT从DFF67输入扫描顺序设定电路143的SW16，但因SW16被断开，所以，信号SPEVOUT被忽略，因此，栅极驱动器14在下一个起动信号SP输入之前一直处于停止扫描状态。 

并且，由于上升次数M为2，所以，信号SELB输入起动信号生成电路144，SW8导通。由此，O12输出扫描信号，并且，从端子SP2输出其高电平脉宽相当于3个时钟周期的起动信号SP。 

如上所述，通过对栅极驱动器14a、14b的驱动，可进行图20所示的交错驱动。由于画面分割数多于栅极驱动器14的个数，所以，较之于画面分割数与栅极驱动器个数相等的结构，可获得闪烁少的图像。另外，由于可减少零部件个数，所以，还可抑制显示装置的组装成本。 

(实施方式3) 

以下，根据图26～图32对本发明的另一实施方式进行说明。 

在实施方式2中，安装2个栅极驱动器4，并将画面分成3部分以进行交错驱动。如此，由于画面的分割数多于安装的栅极驱动器个数，所以，可获得闪烁得以抑制的高品质图像。另一方面，使画面的分割数变多后，极性反转的次数会增加。所以，源极驱动器内的充放电的次数会增加，从而导致功耗增大。由此，在较画质而言更重视抑制电流消耗时，无需过细地分割画面。因此，在本实施方式中对以下结构进行说明：画面的分割数少于所安装的栅极驱动器个数，即以执行一次奇数行扫描和一次偶数行扫描为一个扫描单位，扫描单位的个数小于所安装的栅极驱动器的个数。 

图26表示在液晶面板2中安装有2个栅极驱动器24的结构。与图4所示的液晶面板101同样地，液晶面板2具有72条扫描信号线1～72。即，经分割所得的每1个画面包含72/3＝24条扫描信号线。4个栅极驱动器24相互级联连接。与实施方式1的栅极驱动器4同样地，根据被输入端子SP1的起动信号SP的高电平脉宽来切换扫描顺序，无需为了对交错驱动的扫描顺序进行切换而设置切换端子OS。为便于说明，将第1～第4级栅极驱动器24分别记作栅极驱动器24a、24b、24c、24d。 

图27及图28表示4个栅极驱动器24a～24d的交错驱动，栅极驱动器24a～24d进行将液晶面板12分成3部分的交错驱动。即，图27的虚线1对应于第1个画面的扫描，图27的虚线2及图28的虚线3对应于第2个画面的扫描，图28的虚线4对应于第3个画面的扫描。 

由栅极驱动器24a、24b进行第1个画面的扫描。当动作时钟CLK在高电平期间内的上升次数为1次的起动信号SP输入栅极驱动器24a的端子SP1时，栅极驱动器24a从奇数行驱动端子O1开始输出。当奇数行驱动端子O17输出扫描信号后，栅极驱动器14a暂时结束扫描，次级栅极驱动器24b从奇数行驱动端子O1开始输出扫描信号。当奇数行驱动端子O5输出扫描信号后，栅极驱动器24b暂时结束扫描，前级栅 极驱动器24a从偶数行驱动端子O2开始再次输出扫描信号。当偶数行驱动端子O18输出扫描信号后，栅极驱动器24a的扫描结束，次级栅极驱动器24b从偶数行驱动端子O2开始再次输出扫描信号。当偶数行驱动端子O6输出扫描信号后，第1个画面的扫描结束。 

由栅极驱动器24b、24c进行第2个画面的扫描。首先由栅极驱动器24b开始进行扫描，即，栅极驱动器24b从偶数行驱动端子O8开始输出扫描信号。当偶数行驱动端子O18输出扫描信号后，栅极驱动器24b暂时结束扫描，并且，如图28所示，次级栅极驱动器24c从偶数行驱动端子O2开始输出扫描信号。当偶数行驱动端子O12输出扫描信号后，栅极驱动器24c暂时结束扫描，并且，如图27所示，栅极驱动器24b从奇数行驱动端子O7开始再次输出扫描信号。当奇数行驱动端子O17输出扫描信号后，栅极驱动器24b的扫描结束，并且，如图28所示，栅极驱动器24c从奇数行驱动端子O1开始再次输出扫描信号。当栅极驱动器24c由奇数行驱动端子O11输出扫描信号后，第2个画面的扫描结束。 

由栅极驱动器24c、24d进行第3个画面的扫描。首先由栅极驱动器24c开始进行扫描，即，栅极驱动器24c从奇数行驱动端子O13始输出扫描信号。当奇数行驱动端子O17输出扫描信号后，栅极驱动器24c暂时结束扫描，接着，次级栅极驱动器24d从奇数行驱动端子O1开始输出扫描信号。当奇数行驱动端子O17输出扫描信号后，栅极驱动器24暂时结束扫描，接着，前级栅极驱动器24c从偶数行驱动端子O14开始输出扫描信号。当偶数行驱动端子O18输出扫描信号后，栅极驱动器24c的扫描结束，接着，次级栅极驱动器24d从偶数数行驱动端子O2开始再次输出扫描信号。当栅极驱动器24d由偶数数行驱动端子O18输出扫描信号后，第3个画面的扫描结束。 

另外，栅极驱动器24a从奇数行驱动端子O11输出扫描信号，并且，由端子SP2向次级栅极驱动器24b输出其高电平脉宽相当于2个时钟周期的起动信号SP。同样地，栅极驱动器24c从奇数行驱动端子O11输出扫描信号，并且，由端子SP2向次级栅极驱动器24d输出其高电平脉宽相当于4个时钟周期的起动信号SP。另一方面，栅极驱动器24b从偶数行驱动端子O12输出扫描信号，并且，由端子SP2向次级栅极驱动器24c输出其高电平脉宽相当于3个时钟周期的起动信号SP。 

其中，实施方式1与2中的栅极驱动器4和栅极驱动器14中，根据动作时钟在被输入栅极驱动器的起动信号的高电平期间内的上升次数M是奇数还是偶数来决定扫描顺序。另一方面，在本实施方式的栅极驱动器24中，在上升次数M为1次、2次和3次的各种情况下，其动作不同。另外，上升次M为1次时的动作与4次时的动作相同。 

即，当上升次数M为1次时，进行图27所示的栅极驱动器24a的动作，当上升次数M为2次时，进行图27所示的栅极驱动器24b的动作，当上升次数M为3次时，进行图28所示的栅极驱动器24c的动作，当上升次数M为4次时，进行图28所示的栅极驱动器24d的动作。 

通过上述扫描，栅极驱动器24进行4级级联连接，由此可进行将画面分成3部分的交错驱动。因画面的分割数少于所安装的栅极驱动器个数，所以，与实施方式1的结构相比，极性反转次数更少，从而可抑制功耗。 

接着，根据图29～图32来说明栅极驱动器24的具体电路结构。 

图21是表示栅极驱动器24的结构的框图。在栅极驱动器24中，内置有扫描信号输出电路141、上升次数检测电路42、扫描顺序设定电路243、起动信号生成电路244和延迟电路245。 

扫描信号输出电路141与图21所示的扫描信号输出电路141具有相同的结构，发生从栅极驱动器4的输出端子O1～O18(参照图4)输出的扫描信号。 

上升次数检测电路42与图9所示的上升次数检测电路42具有相同结构，检测在被输入栅极驱动器24的端子SP1的起动信号SP的高电平期间内动作时钟CLK的上升次数M。扫描顺序设定电路243根据上升次数检测电路42所检测的上升次数M来决定扫描信号输出电路141的扫描顺序。 

起动信号生成电路244生成从栅极驱动器24的端子SP2输出的起动信号SP。动作时钟CLK在起动信号生成电路244输出的起动信号SP的高电平期间内的上升次数N为M+1。 

在栅极驱动器24暂时结束扫描起，到次级栅极驱动器24进行扫描后的再次开始扫描为止的期间内，延迟电路245使交错驱动发生延迟。即，在仅图27所示的期间r～s、s～t、u～v以及图28所示的期间v～w、x～y、y～z，使栅极驱动器14的扫描延迟。来自扫描顺序设定电路243 的5个信号SDdummy1～SDdummv5被输入延迟电路245。另一方面，来自延迟电路243的5个信号Odummy1～Odummy5被输入扫描顺序设定电路243。 

已输入到栅极驱动器24的端子CLK的动作时钟CLK又被输入扫描信号输出电路241、上升次数检测电路42、起动信号生成电路244和延迟电路245。已输入到栅极驱动器24的端子SP1的起动信号SP又被输入上升次数检测电路42。 

上升次数检测电路42向扫描顺序设定电路243输出信号SPIN，并且，向扫描顺序设定电路243和起动信号生成电路244输出信号SELA、SELB、SELC、SELD。 

扫描顺序设定电路243向扫描信号输出电路141输出6个信号SPODD、SPEVEN、SD1～SD4。另一方面，扫描信号输出电路141向扫描顺序设定电路243输出6个信号SPODOUT、SPEVOUT、RE1～RE4。 

扫描信号输出电路141连接输出端子O1～O18，并且，连接输出端子O11和O12的行也连接起动信号生成电路144。即，在从输出端子O11或者O12输出扫描信号的同时，高电平脉冲也输入起动信号生成电路144。 

以下，对扫描顺序设定电路243、延迟电路145和起动信号生成电路244的具体电路结构进行说明。另外，上升次数检测电路42和扫描信号输出电路141分别与图10和图23所示的电路相同，所以，省略其说明。 

图30表示扫描顺序设定电路243的具体电路结构。扫描顺序设定电路243具备36个开关(SW30～SW65)。信号SELA由上升次数检测电路42输入SW30～SW36的各栅极。信号SELB由上升次数检测电路42输入SW37～SW47的各栅极。信号SELC由上升次数检测电路42输入SW48～SW58的各栅极。信号SELD由上升次数检测电路42输入SW59～SW65的各栅极。 

由此，当上升次数检测电路42所检测的起动信号SP的高电平脉宽相当于1个时钟周期时，SW30～SW36导通，当起动信号SP的高电平脉宽相当于2个时钟周期时，SW37～SW47导通，当起动信号SP的高电平脉宽相当于3个时钟周期时，SW48～SW58导通，当起动信号SP的高电平脉宽相当于4个时钟周期时，SW59～SW65导通。 

另外，信号SPIN由上升次数检测电路42输入SW30、SW37、SW48、SW59的源极。 

图31表示延迟电路245的具体电路结构。延迟电路245具备15个D型双稳态多谐振荡器(DFF71～DFF85)，DFF71～73、DFF74～76、DFF77～79、DFF80～82、DFF83～85分别构成3级移位寄存器。动作时钟CLK被输入各DFF71～85的时钟输入端子CK。 

以下，根据图23和图30，来说明扫描信号输出电路141与扫描顺序设定电路243的之间的连接。 

扫描信号输出电路141的DFF50的数据输入端子N连接扫描顺序设定电路243的SW30、SW37、SW52、SW59的漏极，信号SPODD输入上述DFF50的数据输入端子N。DFF52的数据输出端子Q连接输出端子O5，且连接SW31、SW38、SW53、SW60的源极，并输出信号RE1。 

DFF53的数据输入端子N连接SW31、SW46、SW53、SW60的漏极，信号SD1输入DFF53的数据输入端子N。DFF55的数据输出端子Q连接输出端子O11，且连接SW32、SW47、SW54、SW61的源极，并输出信号RE2。 

DFF56的数据输入端子N连接SW32、SW47、SW54、SW61的漏极，信号SD2输入DFF56的数据输入端子N。DFF58的数据输出端子Q连接输出端子O17，并连接SW33、SW55、SW62的源极，且输出信号SPODOUT。 

DFF59的数据输入端子N连接SW34、SW41、SW48、SW63的漏极，信号SPEVEN输入DFF59的数据输入端子N。DFF61的数据输出端子Q连接输出端子O6，并连接SW35、SW42、SW49、SW64的源极，且输出信号RE3。 

DFF62的数据输入端子N连接SW35、SW42、SW49、SW64的漏极，信号SD3输入DFF62的数据输入端子N。DFF64的数据输出端子Q连接输出端子O12，并且连接SW36、SW43、SW50、SW65的源极，并输出信号RE4。 

DFF65的数据输入端子N连接SW36、SW43、SW58、SW65的漏极，信号SD4输入DFF65的数据输入端子N。DFF67的数据输出端子Q连接输出端子O18，并且连接SW44的源极，且输出信号SPEVOUT。 

接着，根据图30和图31，来说明扫描顺序设定电路243与延迟电 路245之间的连接。 

延迟电路245的DFF71的数据输入端子N连接扫描顺序设定电路243的SW33、SW38、SW50、SW62的漏极，信号SDdummy1输入DFF71的数据输入端子N。DFF73的数据输出端子Q连接SW34、SW39、SW51、SW63的源极，且输出信号Odummy1。 

DFF74的数据输入端子N连接SW39、SW51的漏极，信号SDdummy2输入DFF74的数据输入端子N。DFF76的数据输出端子Q连接SW40、SW52的源极，且输出信号Odummy2。 

DFF77的数据输入端子N连接SW40、SW55的漏极，信号SDdummy3输入DFF77的数据输入端子N。DFF79的数据输出端子Q连接SW41、SW56的源极，且输出信号Odummy3。 

DFF80的数据输入端子N连接SW44、SW56的漏极，信号SDdummy4输入DFF80的数据输入端子N。DFF82的数据输出端子Q连接SW45、SW57的源极，且输出信号Odummy4。 

DFF83的数据输入端子N连接SW45、SW57的漏极，信号SDdummy5输入DFF83的数据输入端子N。DFF85的数据输出端子Q连接SW46、SW58的源极，且输出信号Odummy5。 

图32表示图29所示的起动信号生成电路244的具体电路结构。起动信号生成电路244的结构与图15所示的起动信号生成电路44相比，除下述之外，二者的结构相同，即：在起动信号生成电路44中，SW5、SW6的源极分别与输出端子O11、O12连接，在起动信号生成电路244中，SW5、SW6的源极分别与输出端子O12、O11连接。由此，在被输入栅极驱动器24的端子SP1的起动信号SP的高电平期间内动作时钟CLK的上升次数M为1或者3时，信号SELA或者信号SELC输入起动信号生成电路244，所以，SW5导通，在奇数行驱动端子O11输出扫描信号的同时，输出高电平脉宽相当于2个时钟周期或者4个时钟周期的起动信号SP。当上升次数M为2时，信号SELB输入起动信号生成电路244，所以，SW6导通，在偶数行驱动端子O12输出扫描信号的同时，输出高电平脉宽相当于3个时钟周期的起动信号SP。另外，当上升次数M为4时，信号SELD输入起动信号生成电路244，所以，SW6导通，SW10的源极接地，因而不输出起动信号SP。 

根据以上构成，图29所示的栅极驱动器24进行图27和图28所示 的交错驱动。以下，根据电路结构，来具体说明栅极驱动器24的动作内容。 

当上升次数M为1次时，进行图27所示的栅极驱动器24a的交错驱动。在这种情况下，上升次数检测电路42(参照图10)将信号SPIN和信号SELA输出到扫描顺序设定电路243(参照图30)。 

在扫描顺序设定电路243中，SW30～36导通，信号SPIN输入SW30，从而，信号SPODD输入扫描信号输出电路141(参照图23)的DFF50。由此，从奇数行驱动端子O1～O5输出扫描信号。奇数行驱动端子O5输出扫描信号，同时DFF52将信号RE1输出到SW31，信号SD1输入DFF53，奇数行驱动端子O7～O11输出扫描信号。奇数行驱动端子O11输出扫描信号，同时DFF55将信号RE2输出到SW32，信号SD2输入DFF56，奇数行驱动端子O13～O17输出扫描信号。奇数行驱动端子O17输出扫描信号，同时DFF58将信号SPODOUT输出到SW33，信号SDdummy1输入延迟电路245(参照图31)的DFF71。 

在3个时钟周期后，信号Odummy1从DFF73输出到扫描顺序设定电路243的SW34，信号SPEVEN输入扫描信号输出电路141的DFF59。由此，栅极驱动器24a中断图27的期间r～s的扫描，并再次从偶数行驱动端子O2开始输出扫描信号。DFF61从偶数行驱动端子O6输出扫描信号，并将信号RE3输出到SW35，信号SD3输入DFF62，偶数行驱动端子O8～O12输出扫描信号。DFF64从偶数行驱动端子O12输出扫描信号，并将信号RE4输出到SW36，信号SD4输入DFF65，偶数行驱动端子O14～O18输出扫描信号。DFF67从偶数行驱动端子O18输出扫描信号，并将信号SPEVOUT输出到SW44，但SW44断开。由此，栅极驱动器24a的动作结束。 

在栅极驱动器24a中，从奇数行驱动端子O11输出扫描信号，并且，高电平脉冲输入至起动信号生成电路244(参照图32)的SW5，高电平脉宽相当于2个时钟周期的起动信号SP从输出端子SP2输出到次级栅极驱动器24。 

在栅极驱动器24a的次级栅极驱动器24中，因动作时钟CLK在被输入的起动信号SP的高电平期间内的上升次数为2次，所以，进行图27所示的栅极驱动器24b的交错驱动。在这种情况下，上升次数检测电路42将信号SPIN和信号SELB输出到扫描顺序设定电路243。 

由此，在扫描顺序设定电路243中，SW37～SW47导通，信号SPIN输入SW37，从而，信号SPODD输入扫描信号输出电路141的DFF50。由此，奇数行驱动端子O1～O5输出扫描信号。DFF52从奇数行驱动端子O5输出扫描信号并将信号RE1输出到SW31，信号SDdummy1输入延迟电路245的DFF71。 

在3个时钟周期后，信号Odummy1从DFF73输出到扫描顺序设定电路243的SW39，信号SDdummy2输入延迟电路245的DFF74。在3个时钟周期后，信号Odummy2从DFF76输出到扫描顺序设定电路243的SW40，信号SDdummy3输入延迟电路245的DFF77。在3个时钟周期后，信号Odummy3从DFF79输出到扫描顺序设定电路243的SW41，信号SPEVEN输入扫描顺序设定电路243的DFF59。 

由此，栅极驱动器24b中断共计9个时钟周期(图27的s～t)扫描，并再次从偶数行驱动端子O2开始输出扫描信号。DFF61从偶数行驱动端子O6输出扫描信号并将信号RE3输出到SW42，信号SD3输入DFF62，偶数行驱动端子O8～O12输出扫描信号。DFF64从偶数行驱动端子O12输出扫描信号并将信号RE4输出到SW43，信号SD4输入DFF65，偶数行驱动端子O14～O18输出扫描信号。DFF67从偶数行驱动端子O18输出扫描信号并将信号SPEVOUT输出到SW44，信号SDdummy4输入延迟电路245的DFF80。 

在3个时钟周期后，信号Odummy4从DFF82输出到扫描顺序设定电路243的SW45，信号SDdummy5输入延迟电路245的DFF83。在3个时钟周期后，信号Odummy5从DFF85输出到扫描顺序设定电路243的SW46，信号SD1输入扫描顺序设定电路243的DFF53。 

由此，栅极驱动器24b中断共计6个时钟周期(图27的u～v)扫描，并再次从奇数行驱动端子O7开始输出扫描信号。DFF55从奇数行驱动端子O11输出扫描信号并将信号RE2输出到SW47，信号SD2输入DFF56，奇数行驱动端子O13～O17输出扫描信号。DFF58从奇数行驱动端子O17输出扫描信号并将信号SPODOUT输出到SW33、SW55、SW62，但SW33、SW55、SW62均断开。由此，栅极驱动器24b的动作结束。 

在栅极驱动器24b中，从偶数行驱动端子O12输出扫描信号，高电平脉冲输入至起动信号生成电路244的SW6，高电平脉宽相当于3个时 钟周期的起动信号SP从输出端子SP2输出到次级栅极驱动器24。 

在栅极驱动器24b的次级栅极驱动器24中，因动作时钟CLK在被输入的起动信号SP的高电平期间的上升次数为3次，所以，进行图28所示的栅极驱动器24c的交错驱动。在这种情况下，上升次数检测电路42将信号SPIN和信号SELC输出到扫描顺序设定电路243。 

由此，在扫描顺序设定电路243中，SW48～SW58导通，信号SPIN输入SW48，从而，信号SPEVEN输入扫描信号输出电路141的DFF59。由此，从偶数行驱动端子O2～O6输出扫描信号。DFF61从偶数行驱动端子O6输出扫描信号，将信号RE3输出到SW49，信号SD3输入DFF62，偶数行驱动端子O8～O12输出扫描信号。DFF64从偶数行驱动端子O12输出扫描信号并将信号RE4输出到SW50，信号SDdummy1输入延迟电路245的DFF71。 

在3个时钟周期后，信号Odummy1从DFF73输出到扫描顺序设定电路243的SW51，信号SDdummy2输入至延迟电路245的DFF74。在3个时钟周期后，信号Odummy2从DFF76输出到扫描顺序设定电路243的SW52，信号SPODD输入扫描顺序设定电路243的DFF50。 

由此，栅极驱动器24c中断共计6个时钟周期(图28的v～w)扫描，并再次从奇数行驱动端子O1开始输出扫描信号。DFF52从奇数行驱动端子O5输出扫描信号并将信号RE1输出到SW53，信号SD1输入DFF53，奇数行驱动端子O7～O11输出扫描信号。DFF55从奇数行驱动端子O11输出扫描信号并将信号RE2输出到SW54，信号SD2输入DFF56，奇数行驱动端子O13～O17输出扫描信号。DFF58从奇数行驱动端子O17输出扫描信号并将信号SPODOUT输出到SW55，信号SDdummy3输入延迟电路245的DFF77。 

在3个时钟周期后，将信号Odummy3从DFF79输出到扫描顺序设定电路243的SW56，且将信号SDdummy4输入延迟电路245的DFF80。在3个时钟周期后，将信号Odummy4从DFF82输出到扫描顺序设定电路243的SW57，且将信号SDdummy5输入延迟电路245的DFF83。在3个时钟周期后，将信号Odummy5从DFF85输出到扫描顺序设定电路243的SW58，且将信号SD4输入扫描顺序设定电路243的DFF65。 

由此，栅极驱动器24c中断共计9个时钟周期(图28的x～y)扫描，并再次从偶数行驱动端子O14开始输出扫描信号。DFF67从偶数行 驱动端子O18输出扫描信号并将信号SPEVOUT输出到SW44，但SW44断开。由此，栅极驱动器24c的动作结束。 

在栅极驱动器24c中，从奇数行驱动端子O11输出扫描信号，并且，将高电平脉冲输入起动信号生成电路244的SW5，将高电平脉宽相当于4个时钟周期的起动信号SP从输出端子SP2输出到次级栅极驱动器24。 

在栅极驱动器24c的次级栅极驱动器24中，因动作时钟CLK在被输入的起动信号SP的高电平期间的上升次数为4次，所以，进行图28所示的栅极驱动器24d的交错驱动。在这种情况下，上升次数检测电路42将信号SPIN和信号SELD输出到扫描顺序设定电路243。 

由此，在扫描顺序设定电路243中，SW59～SW65导通。另外，因SW59～SW65的源极及驱动器的连接目标与SW30～SW36的源极及驱动器的连接目标分别相同，所以，栅极驱动器24d的交错驱动与栅极驱动器24a的交错驱动相同。 

即，信号SPIN输入SW59，从而，信号SPODD输入扫描信号输出电路141的DFF50。由此，从奇数行驱动端子O1～O5输出扫描信号。DFF52从奇数行驱动端子O5输出扫描信号并将信号RE1输出到SW60，信号SD1输入DFF53，奇数行驱动端子O7～O11输出扫描信号。DFF55从奇数行驱动端子O11输出扫描信号并将信号RE2输出到SW61，信号SD2输入DFF56，奇数行驱动端子O13～O17输出扫描信号。DFF58从奇数行驱动端子O17输出扫描信号并将信号SPODOUT输出到SW62，信号SDdummy1输入延迟电路245的DFF71。 

在3个时钟周期后，将信号Odummy1从DFF73输出到扫描顺序设定电路243的SW63，且将信号SPEVEN输入扫描信号输出电路141的DFF59。由此，栅极驱动器24d中断图28的期间y～z的扫描，并再次从偶数行驱动端子O2开始输出扫描信号。DFF61从偶数行驱动端子O6输出扫描信号并将信号RE3输出到SW64，并将信号SD3输入DFF62，从偶数行驱动端子O8～O12输出扫描信号。DFF64从偶数行驱动端子O12输出扫描信号并将信号RE4输出到SW65，并将信号SD4输入DFF65，从偶数行驱动端子O14～O18输出扫描信号。DFF67从偶数行驱动端子O18输出扫描信号并将信号SPEVOUT输出到SW44，但SW44断开。由此，栅极驱动器24d的动作结束。 

如上所述，如图27和图28所示，可实现画面分割数少于栅极驱动 器24的数量的交错驱动。由此，可减少数据信号的极性反转次数，抑制源极驱动器的散热和功耗。 

(实施方式4) 

根据图41～图52对本发明的另一实施方式进行如下说明。在本实施方式中，与实施方式1～3同样地根据起动信号的高电平期间来决定扫描顺序，并且驱动所有扫描信号线。 

图41表示将4个栅极驱动器34安装在液晶面板2上的结构。液晶面板2与图4所示的液晶面板101同样地具有72条扫描信号线1～72。在图41中，为了便于说明，将第1级～第4级栅极驱动器34设定为栅极驱动器34a、34b、34c、34d，栅极驱动器34a、34b、34c、34d相互级联连接。与实施方式1的栅极驱动器4同样地，各栅极驱动器34根据输入到端子SP1的起动信号SP的高电平脉宽来切换扫描顺序，无需为了对交错驱动的扫描顺序进行切换而具有切换端子OS。 

并且，栅极驱动器34在电源断开时可驱动所有扫描信号线。由此，图2所示的液晶面板2内的像素电容211中所储存的电荷会快速消失，从而能够以短时间清除电源断开时的残影。并且，栅极驱动器34并未设置有用以告知驱动所有扫描信号线的定时的信号的输入端子，而是通过检测起动信号SP的高电平脉宽来检测上述定时。由此，无需设置多余的端子及配线就能够保证显示品质。 

图42是表示栅极驱动器34的交错驱动的时序图，其表示起动信号SP的高电平期间内的动作时钟CLK的上升次数为5次时的交错驱动。当动作时钟CLK在高电平期间内的上升次数为5次的起动信号SP被输入栅极驱动器34的端子SP1时，栅极驱动器34在预定时间从所有驱动端子O1～O18同时输出扫描信号，并将5个时钟周期以上的高电平脉宽的起动信号SP从端子SP2输出到次级栅极驱动器34。另外，当起动信号SP的高电平期间内的动作时钟CLK的上升次数为6次以上时，栅极驱动器34也在预定时间从所有驱动端子O1～O18同时输出扫描信号，所以，次级栅极驱动器34也驱动与其连接的所有扫描信号线。 

另外，输入栅极驱动器34的起动信号SP由图1所示的控制器7生成，控制器7可按照栅极驱动器34的规格对起动信号SP的脉宽进行规定。在本实施方式中，控制器7构成为：在检测出显示装置1的电源断开的指示后，生成在高电平期间内的动作时钟CLK的上升次数为5次 的起动信号SP。控制器7的规格被规定为：在正常使用时，生成在高电平期间内的动作时钟CLK的上升次数为1次的起动信号SP。另外，上述规格规定仅为一例，也可根据栅极驱动器的结构任意设定起动信号的脉宽。 

图43是表示本实施方式的栅极驱动器34的结构的框图。栅极驱动器34的结构为：设置有上升次数检测电路342和起动信号生成电路344以取代图9所示的栅极驱动器4中的上升次数检测电路42和起动信号生成电路44，并且，设置有电源接通复位电路346和驱动模式选择电路347。 

输入至栅极驱动器34的端子SP1及端子CLK的起动信号SP和动作时钟CLK被输入上升次数检测电路342。来自上升次数检测电路342的信号SELA～SELD以及信号SELE被输入起动信号生成电路344中。来自扫描信号输出电路41的扫描信号以及来自上升次数检测电路342的信号SELE和信号SELEB被输入驱动模式选择电路347。电源接通复位电路346检测到电源上升后，发生电源接通复位信号PR，并输出到上升次数检测电路342。 

由此，当输入在高电平期间内的动作时钟CLK的上升次数为1～4次的起动信号SP时，栅极驱动器34进行与实施方式1的数据驱动器4相同的交错驱动，并且，当输入在高电平期间内的动作时钟CLK的上升次数为5次以上的起动信号SP时，同时驱动所有的扫描信号线。 

另外，在本实施方式中，与实施方式1的栅极驱动器4相同的交错驱动为第1驱动模式，对图42所示的所有扫描信号线进行同时驱动的驱动模式为第2驱动模式。 

图44是表示上升次数检测电路342的具体结构的电路图。上升次数检测电路342具备：11个D型双稳态多谐振荡器电路(DFF1～DFF8、DFF86～DFF88)、3个锁存电路(LAT1～LAT3)、9个AND栅极(AND1～AND9)、1个NAND栅极(NAND2)、1个OR栅极(OR9)、1个NOR栅极(NOR1)、和12个反相器(INV1，INV4～INV14)。DFF1～DFF5构成5级移位寄存器电路。起动信号SP输入第1级的DFF1的数据输入端子，第5级的DFF5的数据输出端子Q连接DFF86的数据输入端子D并输出信号Q5。动作时钟CLK输入各DFF1～DEF5的时钟输入端子CK，动作时钟CLK经由INV4输入DFF86的时钟输入端子CK。 DFF4的数据输出端子Q连接DFF5的数据输入端子D，并且连接AND1的输入端子。DFF5的反转数据输出端子QB也连接AND1的输入端子，AND1将信号SPIN输出到扫描顺序设定电路43。 

DFF86的数据输出端子Q连接OR8的一个输入端子，并输出信号Q5H。DFF86的反转数据输出端子QB连接DFF87的数据输入端子D，并输出信号Q5HB。OR8的输出信号输入NOR1的一个输入端子，起动信号SP输入NOR1的另一个输入端子。NOR1的输出信号输入OR8的另一个输入端子，并且输入INV5。来自INV5的信号Gate输入各LAT1～LAT3的栅极输入端子G。 

动作时钟CLK输入DFF87的时钟输入端子CK。DFF87的数据输出端子Q连接OR9的一个输入端子，并输出信号Q6。电源接通复位信号PR输入OR9的另一个输入端子。OR9的输出端子连接各DFF6～DFF8的复位端子R，并输出复位信号C_R。 

NAND2具有3个输入端子，起动信号SP、动作时钟CLK经INV1反转而成的反转时钟信号、来自DFF88的反转数据输出端子QB的信号SELFB分别输入上述各输入端子。从NAND2的输出端子输出计数器信号C_CLK。 

DFF6～DFF8构成3级计数器电路，计数器信号C_CLK输入DFF6的时钟输入端子CK。DFF6的反转数据输出端子QB与数据输入端子D相互连接。DFF6的数据输出端子Q连接DFF7的时钟输入端子CK和LAT1的数据输入端子D，并输出信号CQ1。 

DFF7的反转数据输出端子QB连接DFF7的数据输入端子D和DFF8的时钟输入端子CK。DFF7的数据输出端子Q连接LAT2的数据输入端子D，并输出信号CQ2。 

DFF8的反转数据输出端子QB与数据输入端子D相互连接。DFF7的数据输出端子Q连接LAT3的数据输入端子D，并输出信号CQ3。 

从LAT1的数据输出端子Q输出信号LQ1。LAT1的数据输出端子Q连接AND5、AND7和AND9的输入端子，经由INV9连接AND6的输入端子，并经由INV12连接AND8的输入端子。 

从LAT2的数据输出端子Q输出信号LQ2。LAT2的数据输出端子Q连接AND6和AND7的输入端子，经由INV7连接AND5的输入端子，经由INV11连接AND8的输入端子，并经由INV13连接AND9的输入 端子。 

从LAT3的数据输出端子Q输出信号LQ3。LAT3的数据输出端子Q连接AND8和AND9的输入端子，经由INV6连接AND5的输入端子，经由INV8连接AND6的输入端子，并经由INV10连接AND7的输入端子。 

各AND5～AND9分别输出信号SELA、SELB、SELC、SELD和SELE。信号SELA、SELB、SELC和SELD输入扫描顺序设定电路43。信号SELE输入DFF88的时钟输入端子CK，并且输入图43所示的起动信号生成电路344和驱动模式选择电路347。信号SELE经INV14而反转成为信号SELEB，信号SELEB输入驱动模式选择电路347。 

DFF88的数据输入端子D与提供给栅极驱动器34的电源相连接，并输入高电平的信号。电源接通复位信号PR输入DFF88的复位端子R。如上所述，从DFF88的反转数据输出端子QB输出信号SELFB，且该信号SELFB输入INV1。另外，电源接通复位信号PR也输入其他所有的DFF1～DFF5、DFF86和DFF87的复位端子R。 

接着，根据图45～图50来说明上升次数检测电路342的各电路间的信号的具体定时。首先，根据图45～图48，对起动信号SP的高电平期间内的动作时钟CLK的上升次数为1～4次的情形进行说明。 

图45是表示图41所示的第1级栅极驱动器34a的上升次数检测电路342中的各信号的波形的时序图。在导通电源后、起动信号SP输入端子SP1前，来自电源接通复位电路346的电源接通复位信号PR成为高电平。由此，所有的DFF1～DFF8、DFF86～DFF88被复位，从而可防止DFF6～DFF8计数器在前一次使用的电源断开时的计数结束值后继续计数。 

起动信号SP的高电平期间内的动作时钟CLK的上升次数为1次，所以，来自NAND2的计数器信号C_CLK的上升次数为1次。由此，由DFF6～DFF8所构成的计数器电路进行1次动作。 

起动信号SP也输入NOR1中，所以，来自INV5的信号Gate成为高电平，在LAT1～LAT3中，输入信号维持原样地通过。由此，将DFF6～DFF8计数器的值锁存，并保持SELA～SELE的状态。由此，于LAT1～LAT3中，仅LAT1动作，所以，仅来自AND5的信号SELA成为高电平。从而，扫描信号输出电路41进行图5(a)所示的交错驱动。 

在起动信号SP取入期间(4个时钟)的1个时钟周期后，信号Gate成为低电平，所以，LAT1～LAT3的输入被切断，并且，在其半个周期后，复位信号CR成为高电平，对DFF6～DFF8的计数器进行复位。由此，当1画面的扫描结束并输入下一个起动信号SP时，计数器从复位后的状态开始计数，而不是在上一次计数结束值后继续计数。 

图46是图41所示的第2级栅极驱动器34b的上升次数检测电路342中的各信号的时序图。由于起动信号SP的高电平期间内的动作时钟CLK的上升次数为2次，所以，来自NAND2的计数器信号C_CLK的上升次数为2次。由此，DFF6～DFF8所构成的计数器电路进行2次动作。由此，在起动信号SP取入期间(4个时钟)后，仅来自AND6的信号SELB成为高电平。由此，扫描信号输出电路41进行图6(a)所示的交错驱动。 

图47是图41所示的第3级栅极驱动器34c的上升次数检测电路342中的各信号的时序图。由于起动信号SP的高电平期间内的动作时钟CLK的上升次数为3次，所以，来自NAND2的计数器信号C_CLK的上升次数为3次。由此，由DFF6～DFF8所构成的计数器电路进行3次动作。由此，在起动信号SP取入期间后，仅来自AND7的信号SELC成为高电平。从而，扫描信号输出电路41进行图5(b)所示的交错驱动。 

图48是图41所示第4级栅极驱动器34d的上升次数检测电路342中的各信号的时序图。由于起动信号SP的高电平期间内的动作时钟CLK的上升次数为4次，所以，来自NAND2的计数器信号C_CLK的上升次数为4次。由此，由DFF6～DFF8所构成的计数器电路进行4次动作。由此，在起动信号SP取入期间后，仅来自AND8的信号SELD成为高电平。从而，扫描信号输出电路41进行图6(b)所示的交错驱动。 

如上所述，当起动信号SP的高电平期间内的动作时钟CLK的上升次数为1～4次时，扫描信号输出电路41进行与图5及图6相同的交错驱动。接着，根据图49及图50，对起动信号SP的高电平期间内的动作时钟CLK的上升次数为5次以上的情形进行说明。 

图49是表示在高电平期间内的动作时钟CLK的上升次数为5次的起动信号SP输入至栅极驱动器34时，上升次数检测电路342中的各信 号的波形的时序图。由于起动信号SP的高电平期间内的动作时钟CLK的上升次数为5次，所以，来自NAND2的计数器信号C_CLK的上升次数为5次。由此，由DFF6～DFF8所构成的计数器电路进行5次动作。由此，在起动信号SP成为高电平后，在动作时钟CLK经5次上升后的时间点，仅有来自AND9的信号SELE成为高电平。信号SELE成为高电平，同时，来自DFF88的反转数据输出端子QB的信号SELFB成为低电平。计数器信号C_CLK保持为高电平状态，所以，DFF6～DFF8计数器停止。由此，信号SELE维持高电平状态，信号SELEB维持低电平状态。 

图50是表示在高电平期间内动作时钟CLK的上升次数为6次以上的起动信号SP输入至栅极驱动器34时，上升次数检测电路342中的各信号的波形的时序图。在这种情况下，也与图49所示的时序图同样地，在起动信号SP成为高电平后，动作时钟CLK经5次上升的时间点以后，信号SELE成为高电平，信号SELEB成为低电平。另外，起动信号SP在维持高电平状态下输入INV1，低电平的信号SELFB也输入INV1，由此，计数器信号C_CLK维持为高电平。由此，DFF6～DFF8计数器不动作，信号SELE被选择后其状态不发生变化。 

如上所述构成上升次数检测电路342，并将信号SELE和信号SELEB输出到驱动模式选择电路347，由此，在起动信号SP的高电平期间内动作时钟CLK的上升次数为1～4次时，驱动模式选择电路347选择第1驱动模式，在起动信号SP的高电平期间内动作时钟CLK的上升次数为5次以上时，选择第2驱动模式。以下，对驱动模式选择电路347的具体结构进行说明。 

图51是表示驱动模式选择电路347的结构的电路图。驱动模式选择电路347设置于扫描信号输出电路41与栅极驱动器34的输出端子之间，具备19个开关(SW66～SW85)。SW66～SW83分别设置在连结扫描信号输出电路41与输出端子O1～O18的各配线上。并且，在各个SW66～SW83与各个输出端子O1～O18之间连接有配线，该配线连接供给到栅极驱动器34的电源，在该电源与各连接点之间设置有SW84。信号SELEB输入SW66～SW83的各栅极，信号SELE输入SW84的栅极。 

当动作时钟CLK在起动信号SP的高电平期间内的上升次数为1～4 次时，如图45～图48所示，信号SELE维持为低电平，信号SELEB维持为高电平。由此，在图51所示的驱动模式选择电路347中，SW66～SW83导通，SW84断开。由此，驱动模式选择电路347将扫描信号输出电路41的输出信号直接输出到扫描信号线，从而选择第1驱动模式。 

另一方面，当动作时钟CLK在起动信号SP的高电平期间内的上升次数为5次以上时，如图49及图50所示，在起动信号SP成为高电平后、动作时钟CLK经5次上升的时间点后，信号SELE称为高电平，信号SELEB成为低电平。由此，在驱动模式选择电路347中，驱动模式选择电路347的SW66～SW83均断开，SW84导通。由此，驱动模式选择电路347遮断来自扫描信号输出电路41的输出信号，输出用于驱动所有与栅极驱动器34连接的扫描信号线的信号，从而选择第2驱动模式。 

当第2驱动模式被选择后，显示装置的电源断开，所以，在驱动模式选择电路347中，SW84所连接的电源也在经过预定时间后断开。因此，被同时驱动的扫描信号线也在经过预定时间后断开，所以，可防止发生不必要的功耗。 

另外，也可采用下述结构以取代设置驱动模式选择电路347的结构，即：对构成图13所示的扫描信号输出电路41的移位寄存器的DFF10～DFF27附加有设定功能，当信号SELE成为高电平时，使DFF10～DFF27的输出成为高电平。 

接着，对生成如下信号的结构进行说明，即，向级联连接的次级栅极驱动器输出的起动信号。 

图52是表示起动信号生成电路344的结构的电路图。起动信号生成电路344是在图15所示的起动信号生成电路44中进一步追加设置SW85而成的电路结构。SW85设置于次级栅极驱动器34的输出端子SP2与供给到栅极驱动器34的电源之间。信号SELE输入SW85的栅极。 

当动作时钟CLK在起动信号SP的高电平期间内的上升次数为1～4次时，如图45～图48所示，信号SELE维持为低电平状态。由此，在起动信号生成电路344中，SW85始终断开，所以，与实施方式1的栅极驱动器4同样地，对次级栅极驱动器34输出的起动信号SP2为高电平脉宽相当于2～4个时钟的高电平脉冲或低电平脉冲。由此，图41所示的次级栅极驱动器34b、34c、34d进行与图4所示的栅极驱动器4b、 4c、4d相同的交错驱动。 

另一方面，当动作时钟CLK在起动信号SP的高电平期间内的上升次数为5次以上时，如图49及图50所示，在起动信号SP成为高电平后、动作时钟CLK经5次上升的时间点以后，信号SELE成为高电平，信号SELA、SELB、SELC和SELD均为低电平。由此，如图42所示，输入次级栅极驱动器34的起动信号SP2成为5个时钟周期以上的高电平脉冲。由此，在级联连接了栅极驱动器34时，次级的所有栅极驱动器也进行图50所示的交错驱动，并输出用于驱动所有与其连接的扫描信号线的信号。 

例如，如图41所示，在级联连接了4级栅极驱动器34时，在第一级栅极驱动器34a中，起动信号SP成为高电平，从最初的动作时钟CLK上升起经20个时钟周期后，驱动所有扫描信号线1～72。 

如上所述，本实施方式的栅极驱动器34在驱动模式选择电路实施选择第2驱动模式时，驱动所有的扫描信号线，由此可使液晶像素中残存的电荷快速消失。并且，栅极驱动器34无需用于输入对驱动所有扫描信号线的定时进行通知的信号的输入端子或输入配线，所以，能够以低成本且短时间清除电源断开时的残影。 

在本实施方式中，将第1驱动模式、即、动作时钟CLK在高电平期间内的上升次数为1～4次的起动信号SP输入栅极驱动器34时的模式，作为与实施方式1的栅极驱动器4相同的交错驱动，但并不限于此。第1驱动模式也可以为与实施方式2、3的栅极驱动器14、24相同的交错驱动，另外，也可以为与现有技术的交错驱动相同的驱动，例如，依次驱动相邻的扫描信号线的驱动模式。 

本发明并不限于上述各实施方式，在权利要求揭示的范围内可进行种种变更，将不同的实施方式中分别揭示的技术手级加以适当组合所获得的实施方式也包含在本发明的技术范围内。 

例如，在各实施方式中，上升次数检测电路的结构为，检测在所输入的起动信号SP的高电平期间内动作时钟的上升次数。但并不限于此，也可检测在起动信号SP的高电平期间的动作时钟的下降次数，还可检测在起动信号SP的低电平期间的动作时钟的上升次数或下降次数。无论哪种情形，在实施方式1～3中，扫描顺序设定电路根据所检测的次数，来决定扫描信号输出电路的扫描顺序，在实施方式4中，驱动模式 选择电路可选择第1驱动模式与第2驱动模式。另外，各栅极驱动器在起动信号由低电平变成高电平时开始扫描。也可与此相反，各栅极驱动器在起动信号由高电平变成低电平时开始扫描。 

另外，权利要求书记载的发明均具有同一种特别技术特征，即，根据起动信号的高电平期间的动作时钟的上升次数(或下降次数)来决定扫描信号线的驱动内容。因此，本申请案满足发明的单一性要求。 

工业可利用性 

本发明的栅极驱动器可适用于液晶面板等的显示。 

以上，对本发明进行了详细的说明，上述具体实施方式或实施例仅仅是揭示本发明的技术内容的示例，本发明并不限于上述具体示例，不应对本发明进行狭义的解释，可在本发明的精神和权利要求的范围内进行各种变更来实施之。 

Claims (24)

1.一种扫描信号线驱动电路，多个该扫描信号线驱动电路彼此级联连接，并根据从外部输入的起动信号和时钟信号对显示画面的扫描信号线进行驱动，该扫描信号线驱动电路的特征在于，

包括：扫描信号输出电路，交替进行以下扫描，即，依次驱动上述扫描信号线的奇数行和偶数行的任一者的扫描以及依次驱动上述扫描信号线的奇数行和偶数行的另一者的扫描；时钟次数检测电路，检测上述从外部输入的起动信号的高电平期间内上述时钟信号的上升次数或下降次数即第1次数；扫描顺序设定电路，根据上述第1次数设定上述扫描信号输出电路的扫描顺序；以及起动信号生成电路，生成向次级扫描信号线驱动电路输出的起动信号；

其中，

上述起动信号生成电路生成的起动信号的高电平期间内的上述时钟信号的上升次数或下降次数即第2次数不同于上述第1次数；

在扫描信号线驱动向次级扫描信号线驱动电路转移时，临转移前驱动的扫描信号线与刚转移后驱动的扫描信号线不相邻。

2.根据权利要求1所述的扫描信号线驱动电路，其特征在于：

上述第1次数是上述从外部输入的起动信号的低电平期间内的上述时钟信号的上升次数或下降次数；

上述第2次数是由上述起动信号生成电路生成的起动信号的低电平期间内的上述时钟信号的上升次数或下降次数。

3.根据权利要求1所述的扫描信号线驱动电路，其特征在于：

上述扫描信号输出电路进行隔行扫描，即，在对与该扫描信号线驱动电路连接的扫描信号线的奇数行和偶数行的任一者的全部进行依次驱动后，对该扫描信号线的奇数行和偶数行的另一者的全部进行依次驱动；

上述扫描顺序设定电路根据上述第1次数设定上述扫描信号输出电路先驱动上述奇数行还是先驱动偶数行。

4.根据权利要求3所述的扫描信号线驱动电路，其特征在于：

上述扫描顺序设定电路根据上述第1次数是奇数还是偶数来设定上述扫描信号输出电路先驱动上述奇数行还是先驱动上述偶数行；

当上述第1次数为奇数时，上述第2次数为偶数；

当上述第1次数为偶数时，上述第2次数为奇数。

5.根据权利要求4所述的扫描信号线驱动电路，其特征在于：

将上述第1次数设为M、上述第2次数设为N时，N＝M+1。

6.根据权利要求5所述的扫描信号线驱动电路，其特征在于：

将上述时钟次数检测电路可检测的第1次数的最大值设为Mmax时，当上述第1次数为Mmax时，上述起动信号生成电路不向次级扫描信号线驱动电路输出起动信号。

7.根据权利要求1所述的扫描信号线驱动电路，其特征在于：

将上述时钟次数检测电路可检测的第1次数的最大值设为Mmax时，

在上述时钟次数检测电路检测上述时钟信号的上升次数时，上述外部输入的起动信号的高电平期间内的最初的上述时钟信号的上升起、到扫描开始的扫描顺序设定期间为上述时钟信号的时钟周期的Mmax倍；

在上述时钟次数检测电路检测上述时钟信号的下降次数时，上述外部输入的起动信号的高电平期间的最初的上述时钟信号的下降起、到扫描开始的扫描顺序设定期间为上述时钟信号的时钟周期的Mmax倍。

8.根据权利要求2所述的扫描信号线驱动电路，其特征在于：

将上述时钟次数检测电路可检测的第1次数的最大值设为Mmax时，

在上述时钟次数检测电路检测上述时钟信号的上升次数时，上述外部输入的起动信号的低电平期间内的最初的上述时钟信号的上升起、到扫描开始的扫描顺序设定期间为上述时钟信号的时钟周期的Mmax倍；

在上述时钟次数检测电路检测上述时钟信号的下降次数时，上述外部输入的起动信号的低电平期间内的最初的上述时钟信号的下降起、到扫描开始的扫描顺序设定期间为上述时钟信号的时钟周期的Mmax倍。

9.根据权利要求7所述的扫描信号线驱动电路，其特征在于：

上述起动信号生成电路在下述时间点向次级扫描信号线驱动电路输出起动信号，其中，上述时间点是指，比扫描信号线驱动电路结束扫描的时间点提前了上述扫描顺序设定期间的时间点，上述扫描信号线驱动电路具备上述起动信号生成电路。

10.根据权利要求1所述的扫描信号线驱动电路，其特征在于：

还具备延迟电路，该延迟电路在对与该扫描信号线驱动电路连接的扫描信号线的一部分进行驱动后暂时中断驱动；

在临中断前驱动的扫描信号线为奇数行时，自该中断起到驱动重新开始为止的期间内次级或前级扫描信号线驱动电路对奇数行进行驱动，并且，在该驱动重新开始后最初驱动的扫描信号线为偶数行；

在临中断前驱动的扫描信号线为偶数行时，自该中断起到驱动重新开始为止的期间内次级或前级扫描信号线驱动电路对偶数行进行驱动，并且，在该驱动重新开始后最初驱动的扫描信号线为奇数行。

11.一种显示装置，其特征在于：

具备权利要求1至10中的任意一项所述的扫描信号线驱动电路。

12.一种驱动方法，用于驱动显示装置，其中，该显示装置具备多级级联连接的扫描信号线驱动电路，该驱动方法的特征在于，

包括：上升次数检测步骤，检测在起动信号的高电平期间内时钟信号的上升次数或下降次数即第1次数，其中，上述起动信号和上述时钟信号输入上述扫描信号线驱动电路；扫描信号线驱动步骤，交替进行以下扫描，即，依次驱动显示画面的扫描信号线的奇数行和偶数行的任一者的扫描以及依次驱动上述扫描信号线的奇数行和偶数行的另一者的扫描；扫描顺序设定步骤，在上述扫描信号线驱动步骤之前，根据上述第1次数设定上述扫描信号线驱动步骤的扫描顺序；以及起动信号输出步骤，生成向次级扫描信号线驱动电路输出的起动信号；

其中，

在上述起动信号输出步骤所输出的起动信号的高电平期间内上述时钟信号的上升次数或下降次数即第2次数不同于上述第1次数；

在扫描信号线驱动向次级扫描信号线驱动电路转移时，临转移前驱动的扫描信号线与刚转移后驱动的扫描信号线不相邻。

13.根据权利要求12所述的驱动方法，其特征在于：

上述第1次数是在起动信号的低电平期间内时钟信号的上升次数或下降次数，其中，上述起动信号和上述时钟信号输入上述扫描信号线驱动电路；

上述第2次数是在上述起动信号输出步骤所输出的起动信号的低电平期间内上述时钟信号的上升次数或下降次数。

14.根据权利要求12或13所述的驱动方法，其特征在于：

在上述扫描信号线驱动步骤中进行隔行扫描，即，在对与上述扫描信号线驱动电路连接的上述扫描信号线的奇数行和偶数行的任意一者进行依次驱动后，对该扫描信号线的奇数行和偶数行的另一者进行依次驱动；

在上述扫描顺序设定步骤中，根据上述第1次数确定先驱动上述奇数行还是先驱动上述偶数行。

15.根据权利要求14所述的驱动方法，其特征在于：

根据上述第1次数是奇数还是偶数来设定上述扫描顺序；

当上述第1次数为奇数时，上述第2次数为偶数；

当上述第1次数为偶数时，上述第2次数为奇数。

16.根据权利要求15所述的驱动方法，其特征在于：

将上述第1次数设为M、上述第2次数设为N时，N＝M+1。

17.根据权利要求12或13所述的驱动方法，其特征在于：

在上述显示画面中，以执行一次奇数行扫描和一次偶数行扫描为1个扫描单位，该扫描单位的个数大于上述扫描信号线驱动电路的个数。

18.根据权利要求12或13所述的驱动方法，其特征在于：

在上述显示画面中，以执行一次奇数行扫描和一次偶数行扫描为1个扫描单位，该扫描单位的个数小于上述扫描信号线驱动电路的个数。

19.一种扫描信号线驱动电路，根据从外部输入的起动信号和时钟信号驱动显示画面的扫描信号线，其特征在于，具备：

时钟次数检测电路，检测在上述从外部输入的起动信号的高电平期间内上述时钟信号的上升次数或下降次数即第1次数；以及

驱动模式选择电路，根据上述第1次数对第1驱动模式和第2驱动模式进行选择，其中，上述第1驱动模式是以预定顺序对上述扫描信号线进行驱动的模式，上述第2驱动模式是同时驱动所有上述扫描信号线的模式。

20.根据权利要求19所述的扫描信号线驱动电路，其特征在于：

上述扫描信号线驱动电路多级相互级联连接；

还具备起动信号生成电路，根据上述第1次数，生成向次级扫描信号线驱动电路输出的起动信号；

将上述起动信号生成电路生成的起动信号的高电平期间内的上述时钟信号的上升次数或下降次数设为第2次数时，上述驱动模式选择电路选择上述第2驱动模式时的第2次数是该驱动模式选择电路选择上述第2驱动模式的次数。

21.根据权利要求19所述的扫描信号线驱动电路，其特征在于：

还具备电源接通复位电路，检测电源的启动并发生电源接通复位信号；

上述时钟次数检测电路具备计数器，该计数器对上述时钟信号的上升次数或下降次数进行计数；

当电源接通时，上述计数器响应上述电源接通复位信号而进行复位。

22.一种显示装置，其特征在于：

具备权利要求19至21中的任意一项所述的扫描信号线驱动电路。

23.一种驱动方法，用于驱动具有扫描信号线驱动电路的显示装置，其特征在于，包括：

上升次数检测步骤，检测在起动信号的高电平期间内时钟信号的上升次数或下降次数即第1次数，其中，上述起动信号和上述时钟信号输入上述扫描信号线驱动电路；以及

驱动模式选择步骤，根据上述第1次数对第1驱动模式和第2驱动模式进行选择，其中，上述第1驱动模式是以预定顺序对显示画面的扫描信号线进行驱动的模式，上述第2驱动模式是同时驱动所有上述扫描信号线的模式。

24.根据权利要求23所述的驱动方法，其特征在于：

上述扫描信号线驱动电路多级相互级联连接；

还包括起动信号生成步骤，根据上述第1次数，生成向次级扫描信号线驱动电路输出的起动信号；

将上述起动信号生成步骤生成的起动信号的高电平期间内的上述时钟信号的上升次数或下降次数设为第2次数时，上述驱动模式选择步骤中选择上述第2驱动模式时的第2次数是上述驱动模式选择步骤中选择上述第2驱动模式的次数。

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