WO2006051790A1 - 駆動装置および駆動方法 - Google Patents

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WO2006051790A1
WO2006051790A1 PCT/JP2005/020469 JP2005020469W WO2006051790A1 WO 2006051790 A1 WO2006051790 A1 WO 2006051790A1 JP 2005020469 W JP2005020469 W JP 2005020469W WO 2006051790 A1 WO2006051790 A1 WO 2006051790A1
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flip
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control signal
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PCT/JP2005/020469
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Tsutomu Sakakibara
Kenji Miyake
Toru Matsugi
Kazunari Kaitani
Kazunori Inoue
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Matsushita Electric Industrial Co., Ltd.
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Priority to JP2006544898A priority patent/JPWO2006051790A1/ja
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Definitions

  • the present invention relates to a driving apparatus and a driving method for sequentially outputting a plurality of output signals. More specifically, the present invention relates to a scanning line to which a plurality of display elements are connected in a display apparatus such as a liquid crystal display panel or an organic EL panel. The present invention relates to a driving device and a driving method for driving. Background art
  • FIG. 29 is a block diagram showing a configuration of a conventional drive device (for example, JP 2000-98339 A).
  • This device is used, for example, as a scanning line driver for a liquid crystal display panel.
  • the conventional driving device has n (n is a positive integer) flip-flops FF— :! to FF—n, and n for level conversion of n outputs from the shift register 10.
  • the n output buffers OB— :! to OB—n output n drive signals SXl to SXn.
  • data (start pulse) is input from the terminal 11.
  • Flip-flop FF-1 captures the start pulse according to the clock input to terminal 12.
  • flip-flop FF-1 outputs a high-level signal for one pulse from terminal Y in synchronization with the rising edge of the clock.
  • the data output from the terminal Q of the flip-flop FF-1 is input to the terminal D of the next-stage flip-flop FF-2.
  • n flip-flops FF— :! to FF_n sequentially transfer data, and a high-level signal for one pulse from each terminal Y of n flip-flops FF_ :! to FF_n. Is output.
  • n level shifters LS-1 to LS_n are level-converted by n level shifters LS-1 to LS_n into signals having an amplitude difference of VG G-VEE.
  • these level-converted signals are buffered by n output buffers OB— :! to ⁇ B—n and output as n drive signals SXl to SXn.
  • the n signals are sequentially output from the shift register 10, whereby the drive signals SXl to SXn are sequentially output.
  • this driving device is used as a scanning line driver of a liquid crystal display panel, a plurality of scanning electrode lines are sequentially activated by these driving signals SXl to SXn, and the display screen of the liquid crystal display panel is vertical. Scanned in the direction.
  • Patent Document 1 JP 2000-98339 A
  • the driver IC of a liquid crystal display panel for a mobile phone is used.
  • One chip is becoming mainstream. With the high definition of the liquid crystal display panel and the single driver IC chip, the chip area of the driver IC becomes very large and the cost of the liquid crystal display panel increases.
  • the driver IC is equipped with a display controller, darling RAM, data driver, and scanning line driver. Therefore, the higher the definition, the larger the circuit scale. Therefore, the circuit area of the driver IC is generally reduced by miniaturizing the transistor in the semiconductor manufacturing process.
  • the specification of the drive signal to be supplied to the liquid crystal display panel is determined by the characteristics of the liquid crystal display panel. For example, in order to drive a liquid crystal display element on a liquid crystal display panel for a mobile phone (generally, an element composed of a thin film transistor TFT and a liquid crystal capacitor), a driving voltage necessary for a scanning line driver is turned on. A drive signal having a potential difference in which the potential (VGG) is “about + 15V” and the off potential (VEE) force S is “about 15V” is required. Therefore, the scanning line driver that supplies the drive signal needs to be configured by a transistor having a withstand voltage corresponding to the drive signal. In this way, the transistor gate length is reduced. Since the breakdown voltage of the transistor is lowered by reducing the size, there is a limit to miniaturization of the transistor.
  • an object of the present invention is to reduce the circuit scale of a driving device.
  • the drive device includes first and second generation units, and (k X m) output circuits.
  • the first generation unit sequentially changes the k first signals from the non-output state to the output state according to the first clock.
  • k is a natural number.
  • the second generation unit sequentially changes the m second signals from the non-output state to the output state according to the second clock.
  • m is a natural number.
  • the (k X m) output circuits are divided into k groups. Each of the k groups has m output circuits.
  • the k first signals correspond to k gnoles.
  • the m second signals correspond to m output circuits belonging to each of the k groups.
  • each of the (k X m) output circuits When each of the (k X m) output circuits is in the output state when the first signal corresponding to the gnole to which the output circuit belongs is, the second signal corresponding to the self is in the output state. Is output.
  • Each of the (k X m) output circuits when the first signal corresponding to the loop to which it belongs is in the non-output state, even if the second signal corresponding to itself is in the output state, The second signal is not output.
  • (k X m) drive signals are sequentially output by combining a first generation unit having k outputs and a second generation unit having m outputs. .
  • the number of outputs at the front stage of the drive device can be reduced.
  • the circuit scale of the driving device can be reduced.
  • the second generator generates the m second signals according to the second clock while any four of the k first signals are in an output state. Are sequentially switched from the non-output state to the output state.
  • each of the (k X m) output circuits includes an output terminal, a first input terminal, a first switch, a second input terminal, and a second switch.
  • the first input terminal receives a second signal corresponding to the output circuit.
  • the first switch is connected between the output terminal and the first input terminal, and is turned on / off according to the state of the first signal corresponding to the output circuit.
  • the second input terminal is a predetermined voltage corresponding to the non-output state of the second signal.
  • the second switch is connected between the output terminal and the second input terminal, and is turned on / off according to the state of the first signal corresponding to the output circuit.
  • the first generation unit includes k first flip-flops connected in series.
  • the second generation unit includes m second flip-flops connected in series.
  • the driving device further includes a logic circuit.
  • the logic circuit is connected between the first generation unit and the (k X m) output circuits and receives a control signal from the outside.
  • the logic circuit simultaneously sets all the k first signals from the first generation unit to the non-output state according to the presence or absence of the control signal.
  • the driving device further includes a logic circuit.
  • the logic circuit is connected between the second generation unit and the (k X m) output circuits and receives a control signal from the outside.
  • the logic circuit simultaneously sets all the m number of second signals from the second generation unit to the non-output state according to the presence or absence of the control signal.
  • the driving device further includes first and second selectors.
  • the first selector is connected between the s-th first flip-flop and the (s + 1) -th first flip-flop from the top among the k first flip-flops.
  • s is a natural number and l ⁇ s ⁇ (k —2).
  • the second selector is connected between the t-th first flip-flop and the (t + 1) -th first flop flop from the top among the k first flip-flops.
  • t is a natural number, s ⁇ t ⁇ (k_ l).
  • the first and second selectors have first and second modes. In the first mode, the first selector outputs the output from the sth first flip-flop to the (s + 1) th first flip-flop.
  • the second selector outputs the output from the t-th first flip-flop to the (t + 1) -th first flip-flop.
  • the first selector outputs the output of the s-th first flip-flop output to the second selector.
  • the second selector outputs the output from the first selector to the (t + 1) th first flip-flop.
  • the output from the (k X m) output circuits can be limited by changing the operation mode of the selector. This makes it possible, for example, to display only a predetermined line on the liquid crystal display panel so that the image displayed on the predetermined line is not updated. That is, a partial display function can be realized.
  • the driving device further includes a selection circuit having first and second modes.
  • the selection circuit outputs the output from the y-th second flip-flop among the m second flip-flops as the y-th second signal, and the (y + 1) -th The output from the second flip-flop is output as the (y + 1) -th second signal.
  • y is an odd natural number
  • m is an even natural number
  • the selection circuit outputs the output from the y-th second flip-flop at the same time as the y-th and (y + 1) -th second signals, and from the (y + 1) -th second flip-flop. Is not output.
  • the driving device further includes a logic circuit.
  • the logic circuit is connected between the first generation unit and the (k X m) output circuits and receives a control signal from the outside.
  • the logic circuit simultaneously outputs all the k first signals from the first generation unit according to the presence or absence of a control signal.
  • the drive device can output a plurality of drive signals simultaneously.
  • the driving device further includes a logic circuit.
  • the logic circuit is connected between the second generation unit and the (k X m) output circuits and receives a control signal from the outside.
  • the logic circuit simultaneously outputs all the m second signals from the second generation unit according to the presence or absence of the control signal.
  • the driving device includes a logic circuit.
  • the logic circuit is connected between the first generator and the (k X m) output circuits, and operates according to the presence or absence of an external control signal.
  • the control signal is shorter than the period from the time when one of the k second signals is in the output state until the next second signal is in the output state. Output only for a predetermined period.
  • the logic circuit simultaneously sets all the k first signals from the first generation unit to the non-output state.
  • the driving device includes a logic circuit.
  • the logic circuit is connected between the second generation unit and the (k X m) output circuits, and operates according to the presence or absence of an external control signal.
  • the control signal is output only for a predetermined period shorter than that period from the time when one of the k second signals is in the output state until the next second signal is in the output state. Is done.
  • the logic circuit simultaneously sets all the m second signals from the second generation unit to the non-output state.
  • the driving device includes a logic circuit.
  • the logic circuit is connected between the first and second generation units and the (k X m) output circuits, and receives a control signal from the outside.
  • the logic circuit simultaneously outputs all k first signals from the first generator according to the presence or absence of the control signal and outputs m signals from the second generator. All of the second signals are set to the output state simultaneously.
  • a force S can be used to simultaneously activate all the gate lines of the display panel. As a result, the charge accumulated in the liquid crystal elements of the display panel can be discharged at once.
  • each of the (k X m) output circuits receives a control signal from the outside.
  • Each of the (k X m) output circuits further includes a selection unit.
  • the selection unit outputs one of a predetermined voltage corresponding to the output state of the signal given to the output terminal and the second signal, depending on the presence or absence of a control signal.
  • the driving method sequentially outputs drive signals from (k X m) output terminals divided into k gnoles.
  • k and m are natural numbers.
  • Each of the k groups has m output terminals.
  • the k first signals corresponding to the k loops are sequentially changed from the non-output state to the output state.
  • Second In accordance with the clock, m second signals corresponding to m output terminals included in each of k gnoles are sequentially changed from the non-output state to the output state.
  • each of the (k X m) output terminals when the first signal corresponding to the group to which the output terminal belongs is in the output state, when the second signal corresponding to the output terminal is in the output state, The second signal is output from the output terminal as a drive signal.
  • the second signal corresponding to the output terminal when the first signal corresponding to the group to which the output terminal belongs is in the non-output state, the second signal corresponding to the output terminal is in the output state. Even if it exists, the second signal is not output as a drive signal from the output terminal.
  • (k X m) drive signals are sequentially output by combining the first generator having k outputs and the second generator having m outputs. . That is, the number of outputs at the front stage of the drive device can be reduced. As a result, the circuit scale of the driving device can be reduced.
  • FIG. 1 is a block diagram showing an overall configuration of a drive device according to a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing an internal configuration of the output circuit shown in FIG.
  • FIG. 3 is a timing chart for explaining the operation of the driving apparatus shown in FIG.
  • FIG. 4 is a block diagram showing an overall configuration of a driving apparatus according to a second embodiment of the present invention.
  • FIG. 5 is a timing chart for explaining the operation of the driving apparatus shown in FIG.
  • FIG. 6 is a block diagram showing a modified example of the drive device shown in FIG.
  • FIG. 7 is a block diagram showing a modified example of the drive device shown in FIG.
  • FIG. 8 is a block diagram showing a modification of the drive device shown in FIG.
  • FIG. 9 is a block diagram showing a modified example of the drive device shown in FIG.
  • FIG. 10 is a block diagram showing a modification of the drive device shown in FIG.
  • FIG. 11 is a block diagram showing an internal configuration of a signal generation unit used in the third embodiment of the present invention.
  • FIG. 12 is a timing chart for explaining the operation of the driving apparatus according to the third embodiment of the present invention.
  • FIG. 13 is a block diagram showing the overall configuration of the driving apparatus according to the fourth embodiment of the present invention.
  • FIG. 14 is a timing chart for explaining the operation of the drive device shown in FIG.
  • FIG. 15 is a block diagram showing a modification of the drive device shown in FIG.
  • FIG. 16 is a block diagram showing an overall configuration of a driving apparatus according to a fifth embodiment of the present invention.
  • FIG. 17 is a timing chart for explaining the operation of the drive device shown in FIG.
  • FIG. 18 is a block diagram showing a modified example of the drive device shown in FIG.
  • FIG. 19 is a block diagram showing a modified example of the drive device shown in FIG.
  • FIG. 20 is a timing chart for explaining the operation of the drive device shown in FIG.
  • FIG. 21 is a block diagram showing a modification of the drive device shown in FIG.
  • FIG. 22 is a block diagram showing the overall configuration of the driving apparatus according to the sixth embodiment of the present invention.
  • FIG. 23 is a timing chart for explaining the operation of the drive device shown in FIG.
  • FIG. 24 is a block diagram showing a modification of the drive device shown in FIG.
  • FIG. 25 is a block diagram showing the overall configuration of the driving apparatus according to the seventh embodiment of the present invention.
  • FIG. 26 is a timing chart for explaining the operation of the drive device shown in FIG.
  • FIG. 27 is a block diagram showing the overall configuration of the drive device according to the eighth embodiment of the present invention.
  • FIG. 27 is a block diagram showing the overall configuration of the drive device according to the eighth embodiment of the present invention.
  • FIG. 28 is a circuit diagram showing the internal configuration of the output circuit shown in FIG.
  • FIG. 29 is a block diagram showing the overall configuration of a conventional drive device.
  • FIG. 30 is a timing chart for explaining an operation by the drive device shown in FIG. 29.
  • FIG. 1 shows a configuration of a driving apparatus according to the first embodiment of the present invention.
  • This device is used, for example, as a scanning line driver for a liquid crystal display panel.
  • This apparatus includes a drive signal input terminal 101, a clock input terminal 102, a reset signal input terminal 103, frequency dividing circuits 104 and 105, signal generation units 106 and 107, and an output unit 108.
  • the drive signal input terminal 101 inputs an external drive signal (start pulse).
  • the clock input terminal 102 inputs an external clock.
  • the reset signal input terminal 103 inputs an external reset signal.
  • the frequency dividing circuit 104 divides the start panel input to the drive signal input terminal 101 by a predetermined cycle.
  • the frequency dividing circuit 105 divides the clock input to the clock input terminal 102 by a predetermined cycle.
  • the signal generator 106 outputs k enable signals sl to sk (k is a natural number) according to the start panel without the frequency divided by the frequency divider circuit 104 and the clock frequency divided by the frequency divider circuit 105. To do.
  • the signal generator 107 outputs m (m is a natural number) data signals bl to bm according to the start pulse input to the drive signal input terminal 101 and the clock input to the clock input terminal 102.
  • the output unit 108 includes (k X m) output circuits.
  • the (k X m) output circuits are divided into k groups Grl to Grk.
  • Each of the groups Grl to Grk has m output circuits.
  • m output circuits Xl to Xm belong to the group Grl.
  • m output circuits Xm + 1 to X2m belong to group Gr2.
  • m output circuits X (k- l) m + l to X km belongs to the group Grk.
  • the k groups Grl to Grk correspond to the k enable signals si to sk.
  • Group Grl corresponds to enable signal si.
  • Gnolepe Gr2 corresponds to enable signal s2.
  • Group Grk corresponds to enable signal sk.
  • the m output circuits belonging to each of the groups Gr :! to Grk correspond to m data signals bl to b m.
  • the output circuits XI, Xm + 1 and X (k_l) m + 1 correspond to the data signal bl.
  • the output circuits X2, Xm + 2, X (k_l) m + 2 correspond to the data signal b2.
  • the output circuits Xm, X2m, and Xkm correspond to the data signal bm.
  • Each of the (k X m) output circuits outputs a drive signal according to the enable signal corresponding to the group to which the output circuit belongs and the data signal corresponding to the output circuit.
  • the enable signals sl to s20 from the signal generation unit 106 are connected to 320 output circuits.
  • the enable signal s1 is connected to the output circuits XI to X16 belonging to the gnoleop Grl.
  • the enable signal s2 is connected to the output circuits X17 to X32 belonging to the gnole Gr2.
  • the enable signal s20 is connected to the output circuits X305 to X320 belonging to the group Gr20 in exactly the same manner.
  • Data signals bl to bl6 from the signal generation unit 107 are connected to 320 output circuits.
  • the data signal bl is connected to the output circuit XI, X17,..., X305 having the smallest number among the 16 output circuits belonging to each of the groups Gr :! to Gr20.
  • the data signal b2 is connected to the output circuit X2, X18,..., X306 having the second smallest number among the 16 output circuits belonging to each of the loops Gr :! to Gr20. Thereafter, the data signal bl6 is connected in the same manner to the output circuit X16, X32,..., X320 having the largest number among the 16 output circuits belonging to each of the groups Gr :! to Gr20.
  • FIG. 2 shows the internal configuration of the output circuit shown in FIG.
  • the output circuit includes an enable signal input terminal 120s, a data signal input terminal 120b, an off-voltage input terminal 121, an output terminal OUT, an inverter 123, and transistors MN124, MP124, and MN125.
  • the enable signal input terminal 120s receives an enable signal corresponding to this output circuit.
  • the data signal input terminal 120b receives a data signal corresponding to this output circuit.
  • the off-voltage input terminal 121 receives the reference voltage VEE.
  • the transistors MN124 and MP124 constitute a transfer gate.
  • the transistor MN124 is connected between the data signal input terminal 120b and the output terminal OUT, and receives the signal from the enable signal input terminal 120s.
  • Transistor MP124 is connected between data signal input terminal 120b and output terminal OUT, and receives a signal from inverter 123 at its gate.
  • the transistor MN125 is connected between the off-voltage input terminal 121 and the output terminal OUT, and receives a signal from the inverter 123 at the gate.
  • the system power supply voltage VDD is “1.8 V” and the system ground voltage VSS is “0 V”.
  • the on-voltage VGG required to drive the thin film transistor of the liquid crystal display panel is “+ 15V” and the off-voltage VEE is “_15V”.
  • the signal generation includes a shift register 116, k number of level shifters: LSa_l to Sa_k, and k output buffers OBa— :! to OBa—k.
  • the shift register 116 includes k flip-flops FFa_ :! to FFa_k connected in series.
  • Flip-flop FFa_ 1 Each of ⁇ FFa-k receives the start pulse from frequency divider 104 (or the output from output terminal Q of the previous flip-flop) at data terminal D and receives the clock from frequency divider 105 as the clock terminal CK is received and the reset signal from reset signal input terminal 103 is received at reset terminal R.
  • the signal generation unit 107 includes a shift register 117, m level shifters LSb_1 to LSb_m, and m output buffers ⁇ Bb_1 to ⁇ Bb_m.
  • the shift register 117 includes m flip-flops FFa_ :! to FFa_m connected in series. Each of the flip-flops FFb_l to FFb_k receives a start pulse from the drive signal input terminal 101 or an output from the output terminal Q of the preceding flip-flop at the data terminal D, and receives from the clock input terminal 102 The clock is received at the clock terminal CK, and the reset signal from the reset signal input terminal 103 is received at the reset terminal R.
  • To LSb—m is the voltage required to drive the liquid crystal display element VGG, the output from the flip-flop corresponding to itself. — Convert to a signal with VEE amplitude.
  • each of the frequency dividing circuit 104, the frequency dividing circuit 105, the flip-flops FFa— :! to FFa—k, and the flip-flops FFb— :! to FFb_m is composed of low-pressure transistors.
  • Each is composed of a high voltage transistor.
  • the breakdown voltage of the low breakdown voltage transistor may be about 3V, for example.
  • the breakdown voltage of the high voltage transistor may be about 30V.
  • the area of the high breakdown voltage transistor is larger than the area of the low breakdown voltage transistor.
  • the signal generation unit 107 sequentially outputs the data signals bl to bm in synchronization with the clock pulse input to the clock input terminal 102 (sequentially). "High level”).
  • the signal generator 106 outputs the enable signal si in synchronization with the clock divided by the frequency divider circuit 105.
  • the frequency division cycle in the frequency divider circuit 105 is set so that m data signals sequentially become “high level” during a period when one enable signal is “high level”.
  • the output circuits X :! to Xm belonging to the group Grl sequentially output the data signals bl to bm as drive signals.
  • the drive signal has a “high level” ON voltage VGG and a “low level” OFF voltage VEE.
  • the signal generator 107 sequentially outputs the data signals bl to bm again.
  • the signal generator 106 outputs the next enable signal s2.
  • the output circuits Xm + 1 to X2m belonging to the gnole Gr2 output the data signals bl to bm as drive signals.
  • the output circuits X (k-l) m + 1 to Xkm output the data signals bl to bm as drive signals.
  • the enable signal si is “high” for 16 cycles.
  • Other enablers The signals s2 to s20 remain “low level”. Therefore, the output circuits X1 to X16 sequentially output drive signals.
  • each of the output circuits X17 to X320 does not output a drive signal even if a data signal is input, since an enable signal corresponding to itself is not input.
  • (k X m) drive signals are output. That is, the number of outputs at the front stage of the drive device can be reduced. This can reduce the circuit scale of the drive unit.
  • the area (S106) of the signal generation unit 106, the area (S107) of the signal generation unit 107, and the area (S108) of the output unit 108 are as follows.
  • the area (S ⁇ ) of the other part was “0.10 mm 2 ”.
  • the total area (SSS) in the present embodiment is as follows.
  • the conventional total area (SSS ′) is as follows.
  • the total area (SSS) in this embodiment can be reduced to about 50% of the conventional total area (SS S ′).
  • FIG. 4 shows the overall configuration of the driving apparatus according to the second embodiment of the present invention.
  • This drive device includes a control signal input terminal 200 and a logic circuit 201 in addition to the drive device shown in FIG.
  • the control signal input terminal 200 inputs an external control signal.
  • the logic circuit 201 receives the control signal input from the control signal input terminal 200 from the shift register 116. Set all outputs to “low level”.
  • Other configurations are the same as those in FIG.
  • the logic circuit 201 includes k AND circuits 201— :! to 201-k. AND circuit 201— 1
  • Each of .about.201-k receives the control signal input to the control signal input terminal 200 and the output from the flip-flop corresponding to itself.
  • the AND circuit 201-1 receives the control signal and the output from the flip-flop FFa_l.
  • each of the outputs from the shift register 116 corresponds to being not cut off by the logic circuit 201. Supplied to the level shifter. That is, the same operation as in FIG. 3 is executed.
  • the enable signal s2 is not supplied to each of the output circuits Xm + 1 to X2m, even if the data signals b1 to bm are sequentially supplied to the output circuits Xm + 1 to X2m, the output circuits Xm + 1 to X2m The drive signal is not output from X 2m (it does not become “high level”).
  • the driving force S is output while the control signal is input, and the driving signal is not output while the control signal is not input.
  • the output of the drive signal can be limited by the control signal.
  • the level shifter and the output buffer are stopped while the control signal is not input, power consumption can be reduced.
  • the logic circuit 201 includes level shifters LSa — l ⁇ : LSa_k and an output buffer. The same effect can be obtained also when connected between OBa— :! to OBa—k.
  • the logic circuit 201 includes a high voltage transistor.
  • the same effect can be obtained when the logic circuit 201 is connected between the shift register 117 of the signal generation unit 107 and the level shifter LSb— :! to LSb—m. I can do it.
  • the logic circuit 201 includes m AND circuits 201—! ⁇ 201 _m included.
  • the same effect can be obtained when the logic circuit 201 is connected between the level shifter LSb— :! to LSb_m and the output buffer ⁇ Bb_ :! to ⁇ Bb_m.
  • the logic circuit 201 includes a high voltage transistor.
  • the logic circuit 201 is connected between the shift register 116 and the level shifter LSa_ :! to LSa_k, and between the shift register 117 and the level shifter LSb-1 to LSb-m.
  • the logic circuit 201 includes AND circuits 201a- :! to 201a-k, 201b-: !!-201b-m.
  • the level shifter and output buffer included in the other signal generation unit are stopped, so that power consumption can be further reduced.
  • the logic circuit 201 includes level shifters LSa— :! to LSa—k and output buffers OBa— :! to OBa—k, and level shifters LSb— :! to LSb—m.
  • the logic circuit 201 includes a high voltage transistor.
  • FIG. 11 shows the internal configuration of the signal generation unit 106 of this embodiment.
  • the signal generator 106 includes selectors 301 and 302 in addition to the signal generator shown in FIG. Other configurations are the same as those in FIG.
  • the selector 301 is connected between the flip-flop FFa_1 and the flip-flop FFa_2.
  • the selector 301 has a normal mode and a partial display mode. In the normal mode, the selector 301 supplies the output from the preceding flip-flop FFa_l to the succeeding flip-flop FFa-2. In the partial display mode, the selector 301 is connected to the system ground. Supply voltage VSS to flip-flop FFa-2.
  • the selector 302 is connected between the flip-flop FFa— (k ⁇ 1) and the flip-flop FFa—k.
  • the selector 302 has a normal mode and a partial display mode. In the normal mode, the selector 302 supplies the output of the preceding flip-flop FFa— (k_l) force to the subsequent flip-flop FFa_k. In the partial display mode, the selector 302 supplies the output from the flip-flop FFa-1 (the previous flip-flop of the selector 301) to the subsequent flip-flop FFa_k.
  • one enable signal becomes “high level” in response to one start pulse, and data signals bl to bm are sequentially output.
  • the enable signal sk In the partial display mode, the enable signal sk, not the enable signal s2, becomes "no level" after the enable signal si. Therefore, the drive signals are sequentially output from the output circuit X (k ⁇ l) m + 1 to Xkm instead of the output circuit Xm + 1 to X2m.
  • the drive signal output by changing the operation mode of the selector. This makes it possible to display only a predetermined line on the liquid crystal display panel (or not to update the image displayed on the predetermined line). In other words, the partial display function can be realized. Furthermore, in the partial display mode, the flip-flops FFa-2 to FFa- (k-1) are stopped, so that power consumption can be reduced.
  • the selector 301 has the ninth flip-flop FFa from the top.
  • 9th and 10th flip-flop FFa Connected between 10 and selector 302 connected between 20th flip-flop FFa_20 and 21st flip-flop FFa_21 from the top.
  • FIG. 13 shows the overall configuration of a drive apparatus according to the fourth embodiment of the present invention.
  • This device includes a selection circuit 400 and a frequency dividing circuit 402 in addition to the driving device shown in FIG.
  • the selection circuit 400 includes p selectors 401 _ 1 to 4 ( ⁇ _ ⁇ , where p is “k / 2”, where “k” is an even number). It is the same.
  • Each of the selectors 401— :! to 401— ⁇ corresponds to two flip-flops and two shift registers.
  • the selector 401-1 corresponds to two flip-flops FFb_l and FFb-2 and two shift registers LSb_l and LSb_2.
  • Each of the selectors 401_l to 401_p has a normal mode and a two-line drive mode.
  • selector 401—! Each of -401-p supplies the output from the first flip-flop corresponding to itself to the first level shifter corresponding to itself, and outputs the second flip-flop corresponding to itself to the second corresponding to itself.
  • Supply to level shifter For example, the selector 401-1 supplies the output from the flip-flop FFb-1 to the level shifter LSb-1, and supplies the output to the output level shifter LSb-2 from the flip-flop FFb-2.
  • each of the selectors 401- :! to 401-p supplies the output from the first flip-flop to the first level shifter and the second level shifter.
  • the selector 401-1 supplies the output from the flip-flop FFb- 1 to the level shifters LSb- 1 and LSB- 2.
  • the frequency divider circuit 402 has a normal mode and a two-line drive mode. In the normal mode, the frequency dividing circuit 402 outputs the start pulse input to the drive signal input terminal 101 as it is. In the 2-line drive mode, the frequency dividing circuit 402 divides the start pulse input to the drive signal input terminal 101 by a predetermined cycle.
  • the shift register 117 receives the start pulse from the frequency divider circuit 402.
  • the frequency dividing circuit 402 In the normal mode, the frequency dividing circuit 402 outputs the start pulse input to the drive signal input terminal 101 as it is.
  • the selector 401-1 supplies the output of the flip-flop FFb-1 to the level shifter LSb-1, and supplies the output from the flip-flop FFb_2 to the level shifter LSb-2. Therefore, the same operation as shown in Fig. 3 is executed. It is.
  • the shift register 117 inputs a start pulse (start panorace in which a period of “high level” is extended) divided by the frequency divider circuit 402. Further, since the output from the flip-flop FFb_1 is supplied to the level shifters L Sb-1 and LSb-2 by the selector 401_1, the data signals bl and b2 are output simultaneously. Therefore, each of the output circuits XI and X2 outputs a drive signal at the same time.
  • a plurality of drive signals can be output simultaneously depending on the operation mode of the selector.
  • a plurality of lines here, two lines
  • This can reduce the resolution of the LCD panel.
  • power consumption since the number of writing times by a data driver (not shown) of the liquid crystal display panel can be reduced, power consumption can be reduced.
  • force N-line driving (N is a natural number) described for two-line driving can also be realized.
  • N is a natural number
  • each of the selectors is good if there is a one-to-one correspondence between N flip-flops and N level shifters.
  • each selector may supply the output from the first flip-flop among the corresponding flip-flops to each of the N level shifters.
  • selector 401— :! to 401—p force S level shifter LSb—1 to: LSb—m and output buffer OBb— :! to OBb-m are connected. If you are, you can get the same effect.
  • each of the selectors 401— :! to 401—p corresponds to two shift registers and two output buffers.
  • p selectors between flip-flops FFb_ :! to FFb_m and level shifter LSb— 1 to: LSB—m 403— :! ⁇ 403-p can also be provided.
  • Each of ⁇ 403_p corresponds to an even-numbered flip-flop and a level shifter.
  • each of the selectors 403— :! to 403-p supplies the output from the flip-flop corresponding to itself to the level shifter corresponding to itself.
  • the selector 403-1 supplies the output from the flip-flop FFb_2 to the level shifter LSb-2.
  • selector 403—! ⁇ 403 _p each is 2 la
  • the system ground voltage VSS is supplied to the level shifter corresponding to the system ground voltage VSS. According to this, it is possible to prevent power consumption by the level shifter that is not required in the two-line drive mode.
  • FIG. 16 shows the overall configuration of the drive apparatus according to the fifth embodiment of the present invention.
  • This apparatus includes a control signal input terminal 500 and a logic circuit 501 in addition to the driving apparatus shown in FIG.
  • the control signal input terminal 500 inputs an external control signal.
  • the logic circuit 501 sets all k outputs from the shift register 116 to “high level” when the control signal input to the control signal input terminal 500 is “high level”.
  • the other configurations are the same as in Fig. 1.
  • the logic circuit 501 includes k OR circuits 501—! ⁇ Includes 501—k. ⁇ R circuit 501—! Each of ⁇ 501k receives the control signal input to the control signal input terminal 500 and the output from the corresponding flip-flop.
  • the OR circuit 501-1 receives the control signal and the output from the flip-flop FFa-1.
  • each of enable signals sl to sk from shift register 116 is supplied to the corresponding level shifter. That is, the same operation as that shown in FIG. 3 is executed.
  • each of the enable signals sl to sk is supplied simultaneously to the corresponding m output circuits.
  • the enable signals s2 to sk are also output.
  • the data signal bl is output, not only the output circuit XI but also the output circuits Xm + 1 1,. That is, it belongs to the group Grl Not only the m output circuits but also the output circuits belonging to each of the other groups Gr2 to Grk simultaneously output drive signals at the same time.
  • the drive signal is simultaneously output from the output circuit belonging to another group as well as the output circuit belonging to one group.
  • a plurality of drive signals can be simultaneously output during a period in which the control signal is “high level”. It is also possible to set the divider circuit 104 so that the divider circuit 104 outputs the clock input to the drive signal input terminal 101 without dividing in the two-line drive mode. According to this, when displaying a solid image (an image with a uniform gradation number (for example, an image in which all pixels are “white”)) on the liquid crystal display panel, a data driver ( The ability to shorten the image writing time by (not shown) can be reduced.
  • the logic circuit 501 includes a high-breakdown-voltage transistor.
  • the logic circuit 501 includes m OR circuits 501—! ⁇ Includes 501—m.
  • the logic circuit 501 includes m OR circuits 501—! ⁇ Includes 501—m.
  • FIG. 20 when a control signal is input to the control signal input terminal 500 (“high level”), all the data signals bl to bm simultaneously become “noise level”. Therefore, all the power S of the output circuit to which the “high level” enable signal is input is outputted at the same time. For example, if the enable signal si is “noisy level”, all of the output circuits X :! to Xm simultaneously output drive signals.
  • the same effect can be obtained when the logic circuit 501 is connected between the level shifter LSb— :! to LSb_m and the output buffer ⁇ Bb_ :! to ⁇ Bb_m.
  • the logic circuit 501 includes a high-breakdown-voltage transistor.
  • FIG. 22 shows the overall configuration of the drive apparatus according to the sixth embodiment of the present invention.
  • This apparatus includes a control signal input terminal 600 and a logic circuit 601.
  • the control signal input terminal 600 inputs a control signal from the outside.
  • the logic circuit 601 sets all of the enable signals s:! To sk from the shift register 116 to “LOW LEVEL”.
  • the logic circuit 601 has m NOR circuits 601—! ⁇ Includes 601_m.
  • Each of the N0R circuit 601— :! to 601 — k receives a control signal input to the control signal input terminal 600 and a signal obtained by inverting the output from the flip-flop corresponding to itself.
  • the N0R circuit 601_1 receives a control signal and a signal obtained by inverting the output from the flip-flop FFb_l.
  • Other configurations are the same as those in FIG.
  • each of the m outputs from the output buffer ⁇ Bb- :! to ⁇ Bb-m has a large rise time and fall time because the output buffer is composed of high voltage transistors.
  • the waveform is distorted.
  • the waveforms of the data signals bl to bm shown in FIG. 22 are obtained when the output from the shift register 117 is directly supplied to the level shifters LSb— :! to LSb-m.
  • control signal becomes “high level”.
  • the signal from the flip-flop FFb-l becomes “low level” and the data signal bl becomes “low level”, so that the drive signal of the output circuit XI and the drive signal thereof becomes “low level”.
  • control signal becomes “low level”.
  • data signal b2 becomes “noise level”
  • the drive signal from the output circuit X2 becomes “noise level”.
  • the control signal is “high” for a predetermined time shorter than that period during a period from when one data signal becomes “high level” until the next data signal becomes “high level”. "Level" is set.
  • the logic circuit 601 includes a shift register 116 and a level shifter LSa — l ⁇ : L
  • the logic circuit 601 has k N0R circuits 601—! ⁇ 601—includes k.
  • FIG. 25 shows the overall configuration of the drive apparatus according to the seventh embodiment of the present invention.
  • This device includes a control signal input terminal 700 and a logic circuit 701 in addition to the driving device shown in FIG. Other configurations are the same as those in FIG.
  • the control signal input terminal 700 inputs an external control signal.
  • the logic circuit 701 includes k OR circuits 701a- :! to 701a-k and m O-R circuits 701b- :! to 701b-m.
  • Each of the OR circuits 701a- :! to 701a-k receives the control signal from the control signal input terminal 700 and the output from the flip-flop corresponding to itself.
  • the OR circuit 701a-1 receives the control signal and the output from the flip-flop FFa-1.
  • OR circuit 701b—! ... 701b-m each receive a control signal input terminal 700 and an output from a flip-flop corresponding thereto.
  • the R circuit 701b_l receives the control signal and the output from the flip-flop FFb_l.
  • each output from the shift register 116 is supplied to the corresponding level shifter, and the enable signal sl to sk Is output.
  • each output from shift register 117 corresponds The data signals bl to bm are output to the level shifter. That is, the same operation as that shown in FIG. 3 is executed.
  • the k OR circuits 701a_:! To 701a_k each output power and m ⁇ R
  • the outputs of the circuits 701b_ :! to 701b_m are all “high level”. That is, the enable signals sl to sk from the signal generation unit 106 are all output at the same time, and the data signals bl to bm from the signal generation unit 107 are all output at the same time. As a result, drive signals are output simultaneously from all of the output circuits Xl to Xkm.
  • all the gate lines of the display panel can be simultaneously activated.
  • the charge accumulated in the liquid crystal element of the display panel can be discharged at once. Thereby, for example, it is possible to quickly turn off the display panel without disturbing the image on the display panel.
  • FIG. 27 shows the overall configuration of the drive apparatus according to the eighth embodiment of the present invention.
  • This device includes a control signal input terminal 800 in addition to the drive device shown in FIG.
  • Each of the (k X m) output circuits Xl to Xkm receives a control signal input to the control signal input terminal 800.
  • Other configurations are the same as those in FIG.
  • FIG. 28 shows the internal configuration of the output circuit shown in FIG.
  • the output circuit includes a selection unit 80 in addition to the output circuit shown in FIG.
  • the selection unit 80 includes an input terminal 81, an inverter 82, transistors MN83, MP83, MN84, an output terminal OUT ′, and an on-voltage input terminal 85.
  • the input terminal 81 inputs the control signal from the control signal input terminal 800.
  • Transistors MN83 and MP83 constitute a transfer gate.
  • the transistor MN83 is connected between the output terminal OUT and the output terminal OUT ′, and receives a control signal from the input terminal 81. Receive it.
  • the transistor MP83 is connected between the output terminal OUT and the output terminal OUT ′, and receives the control signal inverted by the inverter 82 at the gate.
  • the transistor MP84 is connected between the output terminal OUT ′ and the on-voltage input terminal 85, and receives a control signal from the input terminal 81 at its gate.
  • the on-voltage input terminal 85 receives the on-voltage VGG.
  • each of the output circuits Xl to Xkm outputs a drive signal in accordance with the enable signal and data signal corresponding to itself.
  • all the gate lines of the display panel can be simultaneously activated. As a result, the charge accumulated in the liquid crystal element of the display panel can be discharged at once. As a result, the display panel can be quickly made full screen “black”.
  • a shift register including a flip-flop and a frequency divider circuit are used as a circuit that sequentially outputs k signals and a circuit that sequentially outputs m signals.
  • the power of the present invention is not limited to this.
  • it may be configured by combining a counter and a decoder.
  • the embodiments have been described with respect to the driving device for driving the scanning lines of the liquid crystal display panel, but the present invention is not limited to this.
  • other display panels such as an organic EL panel can also be applied.
  • the present invention can be applied to any device that performs active matrix driving.
  • the present invention can be applied to a configuration in which signals are sequentially output to a plurality of output terminals in a single-chip semiconductor integrated circuit.
  • the circuit area can be reduced, so that it is useful as a driving device and a driving method for driving a scanning line of a display device such as a liquid crystal display panel or an organic EL panel. It is.

Landscapes

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Abstract

　第１の生成部(106)は、ｋ個の第１の信号を、順次、出力状態にする。第２の生成部(107)は、ｍ個の第２の信号を、順次、出力状態にする。（ｋ×ｍ）個の出力回路(X1～Xkm)は、ｋ個のグループに分けられる。ｋ個のグループの各々には、ｍ個の出力回路が属する。ｋ個の第１の信号は前記ｋ個のグループに対応し、ｍ個の第２の信号はｋ個のグループの各々に属するｍ個の出力回路に対応する。前記（ｋ×ｍ）個の出力回路の各々は、自己が属するグループに対応する第１の信号が出力状態である場合、自己に対応する第２の信号が出力状態になると、その第２の信号を出力する。

Description

明 細 書
駆動装置および駆動方法
技術分野
[0001] 本発明は、複数の出力信号を順次出力する駆動装置および駆動方法に関し、さら に詳しくは、液晶表示パネルや有機 ELパネルなどの表示装置において複数の表示 素子が接続された走査線を駆動するための駆動装置および駆動方法に関する。 背景技術
[0002] 図 29は、従来の駆動装置の構成を示すブロック図である（例えば、特開 2000-9833 9号公報)。この装置は、例えば、液晶表示パネルの走査線ドライバとして使用される 。従来の駆動装置は、 n個（nは正の整数）のフリップフロップ FF—：!〜 FF— nからな るシフトレジスタ 10と、シフトレジスタ 10からの n個の出力をレベル変換するための n 個のレベルシフタ LS— :!〜 LS— nと、 n個の出力バッファ OB—:!〜 OB— nからなる 出力回路 20とを備える。また、 n個の出力バッファ OB—：!〜 OB— nは、 n個の駆動信 号 SXl〜SXnを出力する。
[0003] 図 30を参照して、図 29に示した駆動装置による動作について説明する。
[0004] まず、端子 11よりデータ（スタートパルス）が入力される。フリップフロップ FF—1は、 端子 12に入力されたクロックに応じてスタートパルスを取り込む。また、フリップフロッ プ FF—1は、クロックの立ち上がりエッジに同期して、端子 Yより 1パルス分のハイレ ベルの信号を出力する。一方、フリップフロップ FF—1の端子 Qから出力されたデー タは、次段のフリップフロップ FF— 2の端子 Dに入力される。このように、 n個のフリツ プフロップ FF—：!〜 FF_nによってデータが順次受け渡たされて、 n個のフリップフロ ップ FF_：!〜 FF_nの各々の端子 Yから 1パルス分のハイレベルの信号が出力され る。これらのハイレベルの信号は、 n個のレベルシフタ LS— 1〜： LS _nによって、 VG G— VEEの振幅差を有する信号にレベル変換される。次に、これらのレベル変換さ れた信号は、 n個の出力バッファ OB— :!〜〇B—nでバッファリングされて、 n個の駆 動信号 SXl〜SXnとして出力される。このように、シフトレジスタ 10から n個の信号が 順次出力されることにより、駆動信号 SXl〜SXnが順次出力される。 [0005] 例えば、この駆動装置を液晶表示パネルの走査線ドライバとして使用する場合、こ れらの駆動信号 SXl〜SXnによって複数の走査電極ラインは順次アクティブになり、 液晶表示パネルの表示画面は垂直方向にスキャンされてレ、く。
特許文献 1：特開 2000-98339号公報
発明の開示
発明が解決しょうとする課題
[0006] 近年、駆動装置に対して、出力数を増加させることやコストを低くすることが求めら れてきている。し力しながら、従来の駆動装置では、出力数を増加させることによって 回路規模が増大し、コストが高くなつてしまう。
[0007] 例えば、液晶表示パネルの高精細化の要求に伴って、走査線ドライバに対して多 出力化が求められてきている。携帯電話で使用されるような小型の液晶表示パネル に対しても、大型の液晶表示パネルと同様に高精細化が求められてきている。
[0008] また、走査線ドライバやデータドライバなどのドライバ ICを液晶表示パネルに容易 に実装することやコストを低くすることを目的として、携帯電話用の液晶表示パネルに おいては、ドライバ ICの 1チップ化が主流になりつつある。液晶表示パネルの高精細 化やドライバ ICの 1チップ化により、ドライバ ICのチップ面積が非常に大きくなり、液 晶表示パネルのコストが高くなる。すなわち、ドライバ ICには表示用コントローラ，ダラ フィック RAM,データドライバ，走査線ドライバが搭載されているので、高精細になれ ばなるほど、回路規模が増大する。そこで、一般的に、半導体製造工程においてトラ ンジスタを微細化することで、ドライバ ICの回路面積を削減している。
[0009] しかし、トランジスタの微細化によって回路規模を削減することには限界がある。一 般的に、液晶表示パネルに供給すべき駆動信号の仕様は、液晶表示パネルの特性 によって決定される。例えば、携帯電話用の液晶表示パネル上の液晶表示素子（一 般的に、薄膜トランジスタ TFTと液晶容量とから構成される素子）を駆動するために は、走査線ドライバに必要な駆動電圧として、オン電位 (VGG)が「 + 15V程度」であ りオフ電位 (VEE)力 S「一 15V程度」となる電位差を有する駆動信号が必要となる。し たがって、駆動信号を供給する走査線ドライバは、この駆動信号に応じた耐圧を有 するトランジスタによって構成する必要がある。このように、トランジスタのゲート長を縮 小することによってトランジスタの耐圧が低くなつてしまうので、トランジスタの微細化 には限界がある。
[0010] そこで、本発明は、駆動装置の回路規模を低減することを目的とする。
課題を解決するための手段
[0011] この発明の 1つの局面に従うと、駆動装置は、第 1および第 2の生成部と、 (k X m) 個の出力回路とを備える。第 1の生成部は、第 1のクロックに応じて、 k個の第 1の信 号を、順次、非出力状態から出力状態にする。 kは自然数である。第 2の生成部は、 第 2のクロックに応じて、 m個の第 2の信号を、順次、非出力状態から出力状態にする 。 mは自然数である。 （k X m)個の出力回路は、 k個のグループに分けられる。 k個の グループの各々には、 m個の出力回路が属する。 k個の第 1の信号は、 k個のグノレー プに対応する。 m個の第 2の信号は、 k個のグループの各々に属する m個の出力回 路に対応する。 （k X m)個の出力回路の各々は、 自己が属するグノレープに対応する 第 1の信号が出力状態である場合、 自己に対応する第 2の信号が出力状態になると 、その第 2の信号を出力する。 （k X m)個の出力回路の各々は、 自己が属するダル ープに対応する第 1の信号が非出力状態である場合、自己に対応する第 2の信号が 出力状態であっても、その第 2の信号を出力しない。
[0012] 上記駆動装置では、 k個の出力を有する第 1の生成部と m個の出力を有する第 2の 生成部とを組み合わせることによって、（k X m)個の駆動信号を順次出力する。つま り、駆動装置の前段部における出力数を削減することができる。これにより、駆動装置 の回路規模を低減することができる。
[0013] 好ましくは、上記第 2の生成部は、上記 k個の第 1の信号のうちいずれ力 4つが出力 状態である間に、上記第 2のクロックに応じて、上記 m個の第 2の信号を、順次、非出 力状態から出力状態にする。
[0014] 好ましくは、上記 (k X m)個の出力回路の各々は、出力端子と、第 1の入力端子と、 第 1のスィッチと、第 2の入力端子と、第 2のスィッチとを含む。第 1の入力端子は、そ の出力回路に対応する第 2の信号を受ける。第 1のスィッチは、出力端子と第 1の入 力端子との間に接続され、その出力回路に対応する第 1の信号の状態に応じてオン /オフする。第 2の入力端子は、上記第 2の信号の非出力状態に相当する所定電圧 を受ける。第 2のスィッチは、出力端子と第 2の入力端子との間に接続され、その出力 回路に対応する第 1の信号の状態に応じてオン/オフする。
[0015] 好ましくは、上記第 1の生成部は、直列に接続された k個の第 1フリップフロップを含 む。上記第 2の生成部は、直列に接続された m個の第 2フリップフロップを含む。
[0016] 好ましくは、上記駆動装置は、論理回路をさらに備える。論理回路は、上記第 1の 生成部と上記 (k X m)個の出力回路との間に接続され、外部からの制御信号を受け る。論理回路は、制御信号の有無に応じて、上記第 1の生成部からの k個の第 1の信 号をすベて同時に非出力状態にする。
[0017] 上記駆動装置では、制御信号によって (k X m)個の出力回路からの出力を制限す ること力 Sできる。これにより、例えば、液晶表示パネルにおいて所定のラインだけ表示 させるほたは、その所定ラインに表示されている画像を更新する）ことができる。つま り、部分表示機能を実現することができる。
[0018] 好ましくは、上記駆動装置は、論理回路をさらに備える。論理回路は、上記第 2の 生成部と上記 (k X m)個の出力回路との間に接続され、外部からの制御信号を受け る。論理回路は、制御信号の有無に応じて、上記第 2の生成部からの m個の第 2の信 号をすベて同時に非出力状態にする。
[0019] 好ましくは、上記駆動装置は、第 1および第 2のセレクタをさらに備える。第 1のセレ クタは、上記 k個の第 1フリップフロップのうち先頭から s番目の第 1フリップフロップと（ s + 1)番目の第 1フリップフロップとの間に接続される。 sは自然数であり、 l≤s < (k —2)である。第 2のセレクタは、上記 k個の第 1フリップフロップのうち先頭から t番目 の第 1フリップフロップと（t + 1 )番目の第 1フロップフロップとの間に接続される。 tは 自然数であり、 s < t≤(k_ l)である。第 1および第 2のセレクタは、第 1および第 2の モードを有する。第 1のモードでは、第 1のセレクタは、上記 s番目の第 1フリップフロッ プからの出力を上記（s + 1 )番目の第 1フリップフロップへ出力する。第 2のセレクタは 上記 t番目の第 1フリップフロップからの出力を上記（t + 1)番目の第 1フリップフロッ プへ出力する。第 2のモードでは、第 1のセレクタは上記 s番目の第 1フリップフロップ 力 の出力を第 2のセレクタへ出力する。第 2のセレクタは第 1のセレクタからの出力 を上記 (t+ 1)番目の第 1フリップフロップへ出力する。 [0020] 上記駆動装置では、セレクタの動作モードを変更することによって（k X m)個の出 力回路からの出力を制限することができる。これにより、例えば、液晶表示パネルに ぉレヽて所定のラインだけ表示させなレヽほたは、その所定ラインに表示されてレ、る画 像を更新しない）ことが可能となる。つまり、部分表示機能を実現することができる。
[0021] 好ましくは、上記駆動装置は、第 1および第 2のモードを有する選択回路をさらに備 える。選択回路は、第 1のモードでは、上記 m個の第 2フリップフロップのうち先頭から y番目の第 2フリップフロップからの出力を y番目の第 2の信号として出力し、 (y+ 1) 番目の第 2フリップフロップからの出力を (y+ 1)番目の第 2の信号として出力する。 y は奇数の自然数であり、 mは偶数の自然数であり、 l≤y≤ (m_ l)である。選択回路 は、第 2のモードでは、 y番目の第 2フリップフロップからの出力を y番目および (y+ 1 )番目の第 2の信号として同時に出力し、 (y+ 1)番目の第 2フリップフロップからの出 力を出力しない。
[0022] 上記駆動装置では、セレクタの動作モードによって同時に複数の駆動信号を出力 すること力 Sできる。例えば、液晶表示パネルにおいて複数のラインを同時にアクティブ にすることができる。
[0023] 好ましくは、上記駆動装置は、論理回路をさらに備える。論理回路は、上記第 1の 生成部と上記 (k X m)個の出力回路との間に接続され、外部からの制御信号を受け る。上記論理回路は、制御信号の有無に応じて、上記第 1の生成部からの k個の第 1 の信号をすベて同時に出力状態にする。
[0024] 上記駆動装置では、同時に複数の駆動信号を出力することができる。
[0025] 好ましくは、上記駆動装置は、論理回路をさらに備える。論理回路は、上記第 2の 生成部と上記 (k X m)個の出力回路との間に接続され、外部からの制御信号を受け る。論理回路は、制御信号の有無に応じて、上記第 2の生成部からの m個の第 2の信 号をすベて同時に出力状態にする。
[0026] 好ましくは、上記駆動装置は、論理回路を備える。論理回路は、上記第 1の生成部 と上記 (k X m)個の出力回路との間に接続され、外部からの制御信号の有無に応じ て動作する。制御信号は、上記 k個の第 2の信号のうちいずれ力、 1つが出力状態にな つてから次の第 2の信号が出力状態になるまでの期間において、その期間よりも短い 所定期間だけ出力される。上記論理回路は、制御信号を受けると、上記第 1の生成 部からの k個の第 1の信号をすベて同時に非出力状態にする。
[0027] 上記駆動装置では、ある 1つの駆動信号が出力されているときに、本来必要でない 他の駆動信号が出力されることを防止することができる。これにより、例えば、液晶表 示パネルにおいてある 1つのラインに画像の書き込みが実行されているときに、その ラインとは別のラインに誤って画像が書き込まれることを防ぐことができる。
[0028] 好ましくは、上記駆動装置は、論理回路を備える。論理回路は、上記第 2の生成部 と上記 (k X m)個の出力回路との間に接続され、外部からの制御信号の有無に応じ て動作する。制御信号は、上記 k個の第 2の信号のうちいずれ力、 1つが出力状態にな つてから次の第 2の信号が出力状態になるまでの期間において、その期間よりも短い 所定期間だけ出力される。論理回路は、制御信号を受けると、上記第 2の生成部から の m個の第 2の信号をすベて同時に非出力状態にする。
[0029] 好ましくは、上記駆動装置は、論理回路を備える。論理回路は、上記第 1および第 2の生成部と上記 (k X m)個の出力回路との間に接続され、外部からの制御信号を 受ける。上記論理回路は、上記制御信号の有無に応じて、上記第 1の生成部からの k個の第 1の信号をすベて同時に出力状態にするとともに、上記第 2の生成部からの m個の第 2の信号をすベて同時に出力状態にする。
[0030] 上記駆動装置では、例えば、表示パネルのゲートラインをすベて同時に活性化さ せること力 Sできる。これにより、表示パネルの液晶素子に蓄積された電荷を一気に放 電すること力 Sできる。
[0031] 好ましくは、上記 (k X m)個の出力回路の各々は、外部からの制御信号を受ける。
上記 (k X m)個の出力回路の各々は、選択部をさらに含む。選択部は、制御信号の 有無に応じて、上記出力端子に与えられた信号および上記第 2の信号の出力状態 に相当する所定電圧のうちいずれか一方を出力する。
[0032] この発明のもう 1つの局面に従うと、駆動方法は、 k個のグノレープに分けられる（k X m)個の出力端子から駆動信号を順次出力する。 k， mは自然数である。上記 k個の グループの各々には m個の出力端子が属する。第 1のクロックに応じて、 k個のダル ープに対応する k個の第 1の信号を、順次、非出力状態から出力状態にする。第 2の クロックに応じて、 k個のグノレープの各々に含まれる m個の出力端子に対応する m個 の第 2の信号を、順次、非出力状態から出力状態にする。 （k X m)個の出力端子の 各々において、その出力端子が属するグループに対応する第 1の信号が出力状態 である場合、その出力端子に対応する第 2の信号が出力状態になると、その出力端 子からその第 2の信号を駆動信号として出力する。 （k X m)個の出力端子の各々に おいて、その出力端子が属するグループに対応する第 1の信号が非出力状態である 場合、その出力端子に対応する第 2の信号が出力状態であっても、その出力端子か らその第 2の信号を駆動信号として出力しない。
発明の効果
[0033] 以上のように、 k個の出力を有する第 1の生成部と m個の出力を有する第 2の生成 部とを組み合わせることによって、（k X m)個の駆動信号を順次出力する。つまり、駆 動装置の前段部における出力数を削減することができる。これにより、駆動装置の回 路規模を低減することができる。
図面の簡単な説明
[0034] [図 1]図 1は、この発明の第 1の実施形態による駆動装置の全体構成を示すブロック 図である。
[図 2]図 2は、図 1に示した出力回路の内部構成を示す回路図である。
[図 3]図 3は、図 1に示した駆動装置による動作について説明するためのタイミングチ ヤートである。
[図 4]図 4は、この発明の第 2の実施形態による駆動装置の全体構成を示すブロック 図である。
[図 5]図 5は、図 4に示した駆動装置による動作について説明するためのタイミングチ ヤートである。
[図 6]図 6は、図 4に示した駆動装置の変形例を示すブロック図である。
[図 7]図 7は、図 4に示した駆動装置の変形例を示すブロック図である。
[図 8]図 8は、図 4に示した駆動装置の変形例を示すブロック図である。
[図 9]図 9は、図 4に示した駆動装置の変形例を示すブロック図である。
[図 10]図 10は、図 4に示した駆動装置の変形例を示すブロック図である。 [図 11]図 11は、この発明の第 3の実施形態で用いられる信号生成部の内部構成を 示すブロック図である。
園 12]図 12は、この発明の第 3の実施形態の駆動装置による動作について説明する ためのタイミングチャートである。
園 13]図 13は、この発明の第 4の実施形態による駆動装置の全体構成を示すブロッ ク図である。
[図 14]図 14は、図 13に示した駆動装置による動作について説明するためのタイミン グチャートである。
園 15]図 15は、図 13に示した駆動装置の変形例を示すブロック図である。
[図 16]図 16は、この発明の第 5の実施形態による駆動装置の全体構成を示すブロッ ク図である。
園 17]図 17は、図 16に示した駆動装置による動作について説明するためのタイミン グチャートである。
[図 18]図 18は、図 16に示した駆動装置の変形例を示すブロック図である。
[図 19]図 19は、図 16に示した駆動装置の変形例を示すブロック図である。
[図 20]図 20は、図 19に示した駆動装置による動作について説明するためのタイミン グチャートである。
[図 21]図 21は、図 16に示した駆動装置の変形例を示すブロック図である。
園 22]図 22は、この発明の第 6の実施形態による駆動装置の全体構成を示すブロッ ク図である。
園 23]図 23は、図 22に示した駆動装置による動作について説明するためのタイミン グチャートである。
[図 24]図 24は、図 22に示した駆動装置の変形例を示すブロック図である。
園 25]図 25は、この発明の第 7の実施形態による駆動装置の全体構成を示すブロッ ク図である。
園 26]図 26は、図 25に示した駆動装置による動作について説明するためのタイミン グチャートである。
園 27]図 27は、この発明の第 8の実施形態による駆動装置の全体構成を示すブロッ ク図である。
園 28]図 28は、図 27に示した出力回路の内部構成を示す回路図である。
園 29]図 29は、従来の駆動装置の全体構成を示すブロック図である。
[図 30]図 30は、図 29に示した駆動装置による動作について説明するためのタイミン グチャートである。
符号の説明
101 ドライブ信号入力端子
102 クロック入力端子
103 リセット信号入力端子
104, 105, 402 分周回路
106, 107 信号生成部
108 出力部
116, 117 シフトレジスタ
FFa_l〜FFa_k, FFb_l〜FFb_m フリップフロップ
LSa-l〜LSa_k, LSb-l〜LSb_m レベルシフタ
〇Ba- l〜OBa-k， OBb_l〜〇Bb- m 出力バッファ
Xl〜Xkm 出力回路
120s データ信号入力端子
120b ィネーブル信号入力端子
121 オフ電圧入力端子
MN124, MP124, MN125 トランジスタ
OUT 出力端子
200, 500, 600、 700， 800 制御信号入力端子
201, 501, 601 論理回路
201-l〜201-k, 201-l〜201-m AND回路
301, 302, 401-1〜401-ρ, 403_1〜403_ρ セレクタ
501-l〜501-k， 501-l〜501-m, 701a-l〜701a-k, 701b-l〜701b_m OR回路 601-1〜601- k， 601- l〜601-m NOR回路 80 選択回路
81 選択部
82 インバータ
MN83, MP83, MN84 トランジスタ
85 オン電圧入力端子
OUT' 出力端子
発明を実施するための最良の形態
[0036] 以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一ま たは相当部分には同一の符号を付しその説明は繰り返さない。
[0037] (第 1の実施形態）
図 1は、この発明の第 1の実施形態による駆動装置の構成を示す。この装置は、例 えば、液晶表示パネルの走査線ドライバとして使用される。この装置は、ドライブ信号 入力端子 101と、クロック入力端子 102と、リセット信号入力端子 103と、分周回路 10 4, 105と、信号生成部 106, 107と、出力部 108とを備える。ドライブ信号入力端子 1 01は、外部からのドライブ信号 (スタートパルス）を入力する。クロック入力端子 102は 、外部からのクロックを入力する。リセット信号入力端子 103は、外部からのリセット信 号を入力する。分周回路 104は、ドライブ信号入力端子 101に入力されたスタートパ ノレスを所定のサイクル分だけ分周する。分周回路 105は、クロック入力端子 102に入 力されたクロックを所定のサイクル分だけ分周する。信号生成部 106は、分周回路 1 04によって分周されたスタートパノレスと分周回路 105によって分周されたクロックとに 応じて、 k個（kは自然数）のィネーブル信号 sl〜skを出力する。信号生成部 107は、 ドライブ信号入力端子 101に入力されたスタートパルスとクロック入力端子 102に入 力されたクロックとに応じて、 m個（mは自然数）のデータ信号 bl〜bmを出力する。
[0038] <出力部の内部構成 >
出力部 108は、 （k X m)個の出力回路を含む。 （k X m)個の出力回路は、 k個のグ ループ Grl〜Grkに分けられる。グループ Grl〜Grkの各々には、 m個の出力回路 が属する。例えば、 m個の出力回路 Xl〜Xmはグループ Grlに属する。 m個の出力 回路 Xm+ l〜X2mはグループ Gr2に属する。 m個の出力回路 X (k— l) m+ l〜X kmはグループ Grkに属する。
[0039] k個のグループ Grl〜Grkは、 k個のィネーブル信号 si〜skに対応する。グループ Grlはィネーブル信号 siに対応する。グノレープ Gr2はィネーブル信号 s2に対応す る。グループ Grkはィネーブル信号 skに対応する。
[0040] グループ Gr：!〜 Grkの各々に属する m個の出力回路は、 m個のデータ信号 bl〜b mに対応する。出力回路 XI， Xm+ 1 , X (k_ l) m+ 1はデータ信号 blに対応する。 出力回路 X2， Xm + 2, X (k_ l) m + 2はデータ信号 b2に対応する。出力回路 Xm, X2m, Xkmはデータ信号 bmに対応する。
[0041] (k X m)個の出力回路の各々は、 自己が属するグループに対応するィネーブル信 号と自己に対応するデータ信号とに応じて、駆動信号を出力する。
[0042] <出力回路とィネーブル信号およびデータ信号との関係 >
出力回路とィネーブル信号およびデータ信号との関係について具体的に説明する 。ここで、 m= 16, k= 20であるとする。まず、 320個の出力回路を、 16個を 1つのグ ループとして合計 20個のグループに分ける。このとき、出力回路 X1〜X16はグルー プ Grlに属し、出力回路 X17〜X32はグループ Gr2に属し、出力回路 X305〜X32 0がグループ Gr20に属する。
[0043] 信号生成部 106からのィネーブル信号 sl〜s20を 320個の出力回路に接続する。
ィネーブル信号 s 1はグノレープ Grlに属する出力回路 XI〜X16に接続される。イネ 一ブル信号 s2はグノレープ Gr2に属する出力回路 X17〜X32に接続される。以降は 全く同様にして、ィネーブル信号 s20はグループ Gr20に属する出力回路 X305〜X 320に接続される。
[0044] 信号生成部 107からのデータ信号 bl〜bl6を 320個の出力回路に接続する。デ ータ信号 blは、グループ Gr：!〜 Gr20の各々に属する 16個の出力回路のうち数字 が 1番小さい出力回路 XI , X17, · · · , X305に接続される。データ信号 b2は、ダル ープ Gr：!〜 Gr20の各々に属する 16個の出力回路のうち数字が 2番目に小さい出力 回路 X2， X18, · · ·， X306に接続される。以降は全く同様にして、データ信号 bl6 は、グループ Gr：!〜 Gr20の各々に属する 16個の出力回路のうち数字が 1番大きい 出力回路 X16， X32, · · ·， X320に接続される。 [0045] <出力回路の内部構成 >
図 2は、図 1に示した出力回路の内部構成を示す。出力回路は、ィネーブル信号入 力端子 120sと、データ信号入力端子 120bと、オフ電圧入力端子 121と、出力端子 OUTと、インノ ータ 123と、トランジスタ MN124, MP124, MN125とを含む。イネ 一ブル信号入力端子 120sは、この出力回路に対応するィネーブル信号を受ける。 データ信号入力端子 120bは、この出力回路に対応するデータ信号を受ける。オフ 電圧入力端子 121は、基準電圧 VEEを受ける。トランジスタ MN124, MP124は、ト ランスファーゲートを構成する。トランジスタ MN124は、データ信号入力端子 120bと 出力端子 OUTとの間に接続され、ィネーブル信号入力端子 120sからの信号をグー トに受ける。トランジスタ MP124は、データ信号入力端子 120bと出力端子 OUTとの 間に接続され、インバータ 123からの信号をゲートに受ける。トランジスタ MN125は 、オフ電圧入力端子 121と出力端子 OUTとの間に接続され、インバータ 123からの 信号をゲートに受ける。
[0046] ィネーブル信号入力端子 120sに供給されたィネーブル信号が「ハイレベル」であ る場合、トランスファゲートを構成するトランジスタ MN124, MP124が導通状態にな るので、データ信号入力端子 120bに供給されたデータ信号が出力端子 OUTから 出力される。一方、ィネーブル信号入力端子に供給されたィネーブル信号が「ローレ ベル」である場合、トランスファゲートを構成するトランジスタ MN124, MP124が非 導通状態となりトランジスタ MN125が導通状態になるので、基準電圧 VEEが出力 端子 OUTから出力される。
[0047] ここで、駆動装置（走査線ドライバ）におレ、て使用される電圧レベルの一例をあげる と、システム電源電圧 VDDは「1. 8V」でありシステム接地電圧 VSSは「0V」であり、 液晶表示パネルの薄膜トランジスタを駆動するために必要となるオン電圧 VGGは「 + 15V」でありオフ電圧 VEEは「 _ 15V」である。
[0048] <信号生成部の内部構成 >
信号生成き は、シフトレジスタ 116と、 k個のレべノレシフタ: LSa_ l〜し Sa_kと 、 k個の出力バッファ OBa—：!〜 OBa— kとを含む。シフトレジスタ 116は、直列に接 続された k個のフリップフロップ FFa_：!〜 FFa_kを含む。フリップフロップ FFa_ 1 〜FFa— kの各々は、分周回路 104からのスタートパルス（または、前段のフリップフ 口ップの出力端子 Qからの出力）をデータ端子 Dに受け、分周回路 105からのクロック をクロック端子 CKに受け、リセット信号入力端子 103からのリセット信号をリセット端子 Rに受ける。レベルシフタ LSa— 1〜： LSa— kの各々は、自己に対応するフリップフロ ップからの出力をロジック電圧レベルの VDD—VSSの振幅を有する信号から液晶 表示素子の駆動に必要な電圧である VGG— VEEの振幅を有する信号へと変換す る。出力バッファ OBa_ l〜〇Ba_kの各々は、自己に対応するレベルシフタからの 出力をバッファする。
[0049] 信号生成部 107は、シフトレジスタ 117と、 m個のレベルシフタ LSb_ 1〜： LSb_m と、 m個の出力バッファ〇Bb_ l〜〇Bb_mとを含む。シフトレジスタ 117は、直列に 接続された m個のフリップフロップ FFa_：!〜 FFa_mを含む。フリップフロップ FFb _ l〜FFb_kの各々は、ドライブ信号入力端子 101からのスタートパルスほたは、 前段のフリップフロップの出力端子 Qからの出力）をデータ端子 Dに受け、クロック入 力端子 102からのクロックをクロック端子 CKに受け、リセット信号入力端子 103からの リセット信号をリセット端子 Rに受ける。レベルシフタ LSb— :!〜 LSb— mの各々は、 自 己に対応するフリップフロップからの出力をロジック電圧レベルの VDD—VSSの振 幅を有する信号力 液晶表示素子の駆動に必要な電圧である VGG— VEEの振幅 を有する信号へと変換する。出力バッファ OBb— :!〜 OBb— mの各々は、自己に対 応するレベルシフタからの出力をバッファする。
[0050] <各回路の構成 >
なお、ここでは、分周回路 104,分周回路 105,フリップフロップ FFa—:!〜 FFa— k ,フリップフロップ FFb—：!〜 FFb_mの各々は、低而す圧トランジスタで構成される。ま た、レベルシフタ LSa_ l〜： LSa_k，出力バッファ〇Ba_ l〜〇Ba_k, レベルシフ タ LSb_ l〜： LSb_m，出力バッファ OBb—：!〜 OBb_m，出力部 108の（k X m)個 の出力回路の各々は、高耐圧トランジスタで構成される。
[0051] 低耐圧トランジスタの耐圧は、例えば、 3V程度であれば良い。高耐圧トランジスタ の耐圧は、 30V程度必要になる場合がある。一般的に、高耐圧トランジスタの面積は 、低耐圧トランジスタの面積と比較して、大きくなる。 [0052] <動作 >
図 3を参照して、図 1に示した駆動装置による動作について説明する。
[0053] まず、ドライブ信号入力端子 101にスタートパルスが入力されると、信号生成部 107 は、クロック入力端子 102に入力されたクロックパルスに同期してデータ信号 bl〜bm を順次出力する (順次「ハイレベル」にする）。一方、信号生成部 106は、分周回路 1 05によって分周されたクロックに同期してィネーブル信号 siを出力する。分周回路 1 05における分周の周期は、 1つのイネ一ブル信号が「ハイレベル」である期間中に m 個のデータ信号が順次「ハイレベル」になるように設定される。すなわち、 1つのデー タ信号が立ち上がつてから次のデータ信号が立ち上がるまでの期間を「1サイクル」と すると、 1つのイネ一ブル信号は、「mサイクル」の間、「ハイレベル」になっている。し たがって、ィネーブル信号 siが「ノヽィレベル」である間、グループ Grlに属する出力 回路 X：!〜 Xmは、データ信号 bl〜bmを駆動信号として順次出力する。ここで、駆動 信号は、「ハイレベル」がオン電圧 VGGであり、「ローレベル」がオフ電圧 VEEである
[0054] 次のスタートパルスがドライブ信号入力端子 101に入力されると、信号生成部 107 は、再び、データ信号 bl〜bmを順次出力する。一方、信号生成部 106は、次のイネ 一ブル信号 s2を出力する。これにより、グノレープ Gr2に属する出力回路 Xm+ l〜X 2mは、データ信号 bl〜bmを駆動信号として出力する。
[0055] 以降、スタートパルスが入力される毎に、データ信号 bl〜bmが順次出力されるとと もに、次のイネ一ブル信号が mサイクルの間「ノヽィレベル」になる。
[0056] 最後に、 k個目のスタートパルスが入力されると、出力回路 X (k— l) m+ l〜Xkm は、データ信号 bl〜bmを駆動信号として出力する。
[0057] このようにして、 （k X m)個の出力回路のすべてから駆動信号が順次出力される。
[0058] <具体例 >
次に、駆動装置による動作について具体的に説明する。ここで、 m= 16, k= 20と する。
[0059] 1個目のスタートパルスが入力されると、データ信号 bl〜bl6は、順次出力される。
一方、ィネーブル信号 siは、 16サイクノレの間、「ハイレベル」になる。他のイネ一ブル 信号 s2〜s20は「ローレベル」のままである。したがって、出力回路 X1〜X16は、駆 動信号を順次出力する。一方、出力回路 X17〜X320の各々は、 自己に対応するィ ネーブル信号が入力されていないので、データ信号が入力されても駆動信号を出力 しない。
[0060] 続いて、 2個目のスタートパルスが入力されると、データ信号 bl〜bl6は、再び、順 次出力される。一方、ィネーブル信号 s2は、 16サイクルの間、「ハイレベル」になる。 他のイネ一ブル信号 si , s3〜s20は「ローレベル」のままである。したがって、出力回 路 X17〜X32は、駆動信号を順次出力する。一方、出力回路 X：!〜 X16， X33〜X3 20の各々は、自己に対応するィネーブル信号が入力されていないので、データ信号 が入力されても駆動信号を出力しない。
[0061] 最後に、 20個目のスタートパルスが入力されると、データ信号 bl〜bl6が順次出 力され、ィネーブル信号 s20は、 16サイクノレの間、「ハイレベル」になる。したがって、 出力回路 X305〜X320は、駆動信号を順次出力する。一方、出力回路 X1〜X304 の各々は、 自己に対応するィネーブル信号が入力されていないので、データ信号が 入力されても駆動信号を出力しない。これにより、 320サイクルの間に、 320個の出 力回路 X1〜X320から駆動信号が順次出力されたことになる。
[0062] <効果 >
以上のように、 k個の出力を有する信号生成部と m個の出力を有する信号生成部と を組み合わせることによって、（k X m)個の駆動信号を出力する。つまり、駆動装置 の前段部における出力数を削減することができる。これにより、駆動装置の回路規模 を低減すること力 Sできる。
[0063] ここで、本実施形態により得られる駆動装置の面積削減効果について、一例を示 す。ここで、従来例と同じ基準で比較するために、出力数が「320」である場合につい ての例を示す。また、従来と同一の基準で比較を行なうため、同一のトランジスタの最 小線幅 (ゲート長）を有する半導体プロセスを用いて設計したデータ同士で比較を行 なう。
[0064] まず、本実施形態を適用した場合のそれぞれ概算の回路面積は、以下の通りであ つた。 [0065] 出力回路： 19500 μ ΐη2
出力バッファ： 18900 μ ΐη2
レべノレシフタ： 28700 μ m
フリップフ口ップ： 9100 μ m"
分周回路： 10000 x m2
ここで、 m= 16、 k= 20として、信号生成部 106の面積（S106) ,信号生成部 107の 面積 (S107) ,出力部 108の面積 (S108)は、次のようになった。
[0066] S106= (28700 + 18900 + 9100) X 16 = 0.91mm2
S107 = (28700 + 18900 + 9100) X 20= 1.13mm2
S108 = 19500 X 320 = 6.24mm2
また、その他の部分の面積（S α )は「0.10mm2」であった。
[0067] したがって、本実施形態における総面積（SSS)は、次のようになった。
[0068] SSS = S106 + S107 + S108 + S a =8.3mm2
一方で、図 29に示した従来の駆動装置における概算の回路面積は、以下の通りで あった。
[0069] 出力バッファ： 14000 μ ΐη2
レべノレシフタ： 28700 μ m
フリップフロップ： 9100 μ m"
従って、従来における総面積（SSS ' )は、次のようになった。
[0070] SSS ' = (14000 + 28700 + 9100) X 320 = 16.58mm2
両者を比較すると、本実施形態における総面積（SSS)は、従来における総面積 (SS S' )の約 50%程度まで削減できていることがわかる。
[0071] (第 2の実施形態）
<構成 >
図 4は、この発明の第 2の実施形態による駆動装置の全体構成を示す。この駆動装 置は、図 1に示した駆動装置に加えて、制御信号入力端子 200と、論理回路 201とを 含む。制御信号入力端子 200は、外部からの制御信号を入力する。論理回路 201は 、制御信号入力端子 200に入力された制御信号に応じて、シフトレジスタ 116からの 出力をすベて「ローレベル」にする。その他の構成は図 1と同様である。
[0072] 論理回路 201は、 k個の AND回路 201—:!〜 201—kを含む。 AND回路 201— 1
〜201— kの各々は、制御信号入力端子 200の入力された制御信号と自己に対応 するフリップフロップからの出力とを受ける。例えば、 AND回路 201— 1は、制御信号 とフリップフロップ FFa_ lからの出力とを受ける。
[0073] <動作 >
図 5を参照して、図 4に示した駆動装置による動作について説明する。
[0074] 制御信号が制御信号入力端子 200に入力されている（制御信号が「ハイレベル」で ある）場合、シフトレジスタ 116からの出力の各々は、論理回路 201によって遮断され ることなぐ対応するレベルシフタへ供給される。つまり、図 3と同様の動作が実行され る。
[0075] 一方、制御信号が制御信号入力端子 200に入力されていない（制御信号が「ロー レベル」である）場合、 k個の AND回路 201—:!〜 201—kの各々力 の出力は、す ベて、 「ローレベル」になる。よって、レベルシフタ LSa—:!〜 LSa— kの各々力 らの出 力も「ローレベル」になる。例えば、シフトレジスタ 116のフリップフロップ FFa— 2から の出力が「ハイレベル」であっても、ィネーブル信号 s2は出力されなレ、。この場合、出 力回路 Xm+ l〜X2mの各々にはィネーブル信号 s2が供給されないので、出力回 路 Xm + 1〜X2mにデータ信号 b 1〜bmが順次供給されても、出力回路 Xm + 1〜X 2mからは駆動信号が出力されない（「ハイレベル」にならない）。
[0076] このように、制御信号が入力されている間は駆動信号が出力される力 S、制御信号が 入力されていない間は駆動信号が出力されない。
[0077] <効果 >
以上のように、制御信号によって駆動信号の出力を制限することができる。これによ り、液晶表示パネルにおいて所定のラインだけ表示させるほたは、その所定ラインに 表示されている画像を更新する）ことができる。つまり、部分表示機能を実現すること 力 Sできる。さらに、制御信号が入力されていない間、レベルシフタ，出力バッファが停 止しているので、電力消費を低減することができる。
[0078] なお、図 6のように、論理回路 201がレベルシフタ LSa_ l〜： LSa_kと出力バッファ OBa—:!〜 OBa— kとの間に接続されている場合も同様の効果を得ることができる。 この場合、論理回路 201は、高耐圧系のトランジスタによって構成される。
[0079] また、図 7のように、論理回路 201が信号生成部 107のシフトレジスタ 117とレベル シフタ LSb—：!〜 LSb— mとの間に接続されている場合も同様の効果を得ることがで きる。この場合、論理回路 201は、 m個の AND回路 201—：！〜 201 _mを含む。
[0080] さらに、図 8にょうに、論理回路 201がレベルシフタ LSb—：!〜 LSb_mと出力バッ ファ〇Bb_：!〜〇Bb_mとの間に接続されている場合も同様の効果を得ることができ る。この場合、論理回路 201は、高耐圧系のトランジスタによって構成される。
[0081] さらに、図 9のように、論理回路 201がシフトレジスタ 116とレベルシフタ LSa_：!〜 LSa_kとの間，およびシフトレジスタ 117とレベルシフタ LSb— 1〜： LSb— mとの間 に接続されている場合も同様の効果を得ることができる。この場合、論理回路 201は 、 AND回路 201a—：!〜 201a— k， 201b—：!〜 201b— mを含む。また、一方の信 号生成部だけでなく他方の信号生成部に含まれるレベルシフタおよび出力バッファ も停止するので、電力消費をさらに低減することができる。
[0082] さらに、図 10のように、論理回路 201がレベルシフタ LSa—:!〜 LSa— kと出力バッ ファ OBa—:!〜 OBa— kの間，およびレベルシフタ LSb— :!〜 LSb— mと出力バッフ ァ〇Bb—：!〜 OBb—mとの間に接続されてレ、る場合も同様の効果を得ることができる 。この場合、論理回路 201は、高耐圧系のトランジスタによって構成される。
[0083] (第 3の実施形態）
<構成 >
この発明の第 3の実施形態による駆動装置の全体構成は、図 1と同様であるが、信 号生成部 106の内部構成が異なる。図 11に、本実施形態の信号生成部 106の内部 構成を示す。信号生成部 106は、図 1に示した信号生成部に加えて、セレクタ 301， 302を含む。その他の構成は図 1と同様である。
[0084] セレクタ 301は、フリップフロップ FFa_ lとフリップフロップ FFa_ 2との間に接続さ れる。セレクタ 301は、通常モードと部分表示モードとを有する。通常モードのときに は、セレクタ 301は、前段のフリップフロップ FFa_ lからの出力を後段のフリップフロ ップ FFa— 2に供給する。部分表示モードのときには、セレクタ 301は、システム接地 電圧 VSSをフリップフロップ FFa— 2に供給する。
[0085] セレクタ 302は、フリップフロップ FFa—（k— 1)とフリップフロップ FFa— kとの間に 接続される。セレクタ 302は、通常モードと部分表示モードとを有する。通常モードの ときには、セレクタ 302は、前段のフリップフロップ FFa— (k_ l)力 の出力を後段の フリップフロップ FFa_kに供給する。部分表示モードのときには、セレクタ 302は、フ リップフロップ FFa— 1 (セレクタ 301の前段のフリップフロップ）からの出力を後段のフ リップフロップ FFa_kに供給する。
[0086] <動作 >
図 12を参照して、図 11に示した駆動装置による動作にっレ、て説明する。
[0087] 通常モードのときには、図 3と同様に、 1個のスタートパルスに応じて 1個のイネーブ ル信号が「ハイレベル」になるとともに、データ信号 bl〜bmが順次出力される。
[0088] 部分表示モードのときには、ィネーブル信号 siの次に、ィネーブル信号 s2ではなく ィネーブル信号 skが「ノヽィレベル」になる。したがって、出力回路 Xm+ l〜X2mでは なく出力回路 X (k— l) m+ l〜Xkmから駆動信号が順次出力される。
[0089] <効果 >
以上のように、セレクタの動作モードを変更することによって駆動信号の出力を制限 すること力 Sできる。これにより、液晶表示パネルにおいて所定のラインだけ表示させな レ、（または、その所定ラインに表示されている画像を更新しない）ことが可能となる。つ まり、部分表示機能を実現することができる。さらに、部分表示モードのときには、フリ ップフロップ FFa— 2〜FFa—（k— 1)が停止するので、電力消費を低減することがで きる。
[0090] なお、例えば、部分表示モードのときに、（k X m)ラインの液晶表示パネルのうち 10 ラインから 20ラインまでの区間を表示させない場合、セレクタ 301が先頭から 9番目 のフリップフロップ FFa— 9と 10番目のフリップフロップ FFa— 10との間に接続され、 セレクタ 302が先頭から 20番目のフリップフロップ FFa_ 20と 21番目のフリップフロ ップ FFa _ 21との間に接続されてレ、れば良レ、。
[0091] (第 4の実施形態）
<構成 > 図 13は、この発明の第 4の実施形態による駆動装置の全体構成を示す。この装置 は、図 1に示した駆動装置に加えて、選択回路 400と、分周回路 402とを備える。選 択回路 400は、 p個（pは「k/2」、なお、ここでは「k」は偶数である。）のセレクタ 401 _ 1〜4(Η _ρを含む。その他の構成は図 1と同様である。
[0092] セレクタ 401—:!〜 401— ρの各々は、 2つのフリップフロップと 2つのシフトレジスタ とに対応する。例えば、セレクタ 401— 1は、 2つのフリップフロップ FFb_ l， FFb- 2 と 2つのシフトレジスタ LSb_ l , LSb_ 2とに対応する。
[0093] セレクタ 401 _ l〜401 _pの各々は、通常モードと 2ライン駆動モードとを有する。
通常モードのときには、セレクタ 401—：！〜 401— pの各々は、自己に対応する第 1フ リップフロップからの出力を自己に対応する第 1レベルシフタに供給し、自己に対応 する第 2フリップフロップからの出力を自己に対応する第 2レベルシフタに供給する。 例えば、セレクタ 401— 1は、フリップフロップ FFb— 1からの出力をレベルシフタ LSb — 1へ供給し、フリップフロップ FFb— 2からの出力レベルシフタ LSb— 2へ供給する 。一方、 2ライン駆動モードになると、セレクタ 401—：!〜 401— pの各々は、第 1フリツ プフロップからの出力を第 1レベルシフタおよび第 2レベルシフタに供給する。例えば 、セレクタ 401— 1は、フリップフロップ FFb— 1からの出力をレベルシフタ LSb— 1, L SB— 2へ供給する。
[0094] 分周回路 402は、通常モードと 2ライン駆動モードとを有する。通常モードのときに は、分周回路 402は、ドライブ信号入力端子 101に入力されたスタートパルスをその まま出力する。 2ライン駆動モードのときには、分周回路 402は、ドライブ信号入力端 子 101に入力されたスタートパルスを所定のサイクル分だけ分周する。シフトレジスタ 117は、分周回路 402からのスタートパルスを入力する。
[0095] <動作 >
図 14を参照して、図 13に示した駆動装置による動作について説明する。
[0096] 通常モードのときには、分周回路 402は、ドライブ信号入力端子 101に入力された スタートパルスをそのまま出力する。セレクタ 401— 1は、フリップフロップ FFb— 1力 の出力をレベルシフタ LSb— 1へ供給し、フリップフロップ FFb_ 2からの出力をレべ ルシフタ LSb— 2へ供給する。したがって、図 3に示した動作と同様の動作が実行さ れる。
[0097] 2ライン駆動モードのときには、シフトレジスタ 117は、分周回路 402によって分周さ れたスタートパルス (「ハイレベル」である期間が延びたスタートパノレス）を入力する。 また、セレクタ 401 _ 1によってフリップフロップ FFb_ 1からの出力がレベルシフタ L Sb- 1 , LSb— 2に供給されるので、データ信号 bl， b2が同時に出力される。したが つて、出力回路 XI， X2の各々は、同時に、駆動信号を出力する。
[0098] <効果 >
以上のように、セレクタの動作モードによって同時に複数の駆動信号を出力するこ とができる。つまり、液晶表示パネルにおいて複数のライン (ここでは、 2ライン）を同 時にアクティブにすることができる。これにより、液晶表示パネルの解像度を低くする こと力 Sできる。また、液晶表示パネルのデータドライバ（図示せず）による書き込み回 数を少なくすることができるので、電力消費を低減することができる。
[0099] なお、本実施形態では、 2ライン駆動について説明している力 Nライン駆動（Nは 自然数)も実現可能である。この場合、 1つのセレクタが N個のフリップフロップと N個 のレベルシフタとに対応しておれば良レ、。通常モードのときには、セレクタの各々は、 N個のフリップフロップと N個のレベルシフタとを一対一で対応付ければ良レ、。 Nライ ン駆動モードのときには、セレクタの各々は、 自己に対応するフリップフロップのうち 1 段目のフリップフロップからの出力を N個のレベルシフタの各々に供給すれば良い。
[0100] また、図 15のように、セレクタ 401—:!〜 401— p力 Sレべノレシフタ LSb— 1〜： LSb— mと出力バッファ OBb— :!〜 OBb—mとの間に接続されている場合も同様の効果を 得ること力 Sできる。この場合、セレクタ 401—:!〜 401— pの各々は、 2つのシフトレジ スタと 2つの出力バッファとに対応する。また、フリップフロップ FFb_：!〜 FFb_mと レベルシフタ LSb— 1〜： LSB—mとの間に p個のセレクタ 403—：！〜 403— pをさらに 備えることも可能である。セレクタ 403—：！〜 403_pの各々は、偶数番目のフリップフ 口ップとレベルシフタとに対応する。セレクタ 403— :!〜 403— pの各々は、通常モー ドのときには、 自己に対応するフリップフロップからの出力を自己に対応するレベルシ フタへ供給する。例えば、セレクタ 403— 1は、フリップフロップ FFb_ 2からの出力を レベルシフタ LSb— 2へ供給する。一方、セレクタ 403—：！〜 403 _pの各々は、 2ラ イン駆動モードのときには、システム接地電圧 VSSを自己に対応するレベルシフタに 供給する。これによれば、 2ライン駆動モードにおいて不要となるレベルシフタによる 電力消費を防止することができる。
[0101] (第 5の実施形態）
<構成 >
図 16は、この発明の第 5の実施形態による駆動装置の全体構成を示す。この装置 は、図 1に示した駆動装置に加えて、制御信号入力端子 500と、論理回路 501とを備 える。制御信号入力端子 500は、外部からの制御信号を入力する。論理回路 501は 、制御信号入力端子 500に入力された制御信号が「ハイレベル」であると、シフトレジ スタ 116からの k個の出力をすベて「ハイレベル」にする。その他の構成は図 1と同様 である。
[0102] 論理回路 501は、 k個の OR回路 501—：！〜 501— kを含む。〇R回路 501—：！〜 50 1 kの各々は、制御信号入力端子 500の入力された制御信号と自己に対応するフ リップフロップからの出力とを受ける。例えば、 OR回路 501— 1は、制御信号とフリツ プフロップ FFa— 1からの出力とを受ける。
[0103] <動作 >
図 17を参照して、図 16に示した駆動装置による動作について説明する。
[0104] 制御信号が制御信号入力端子 500に入力されていない（「ローレベル」である）場 合、シフトレジスタ 116からのィネーブル信号 sl〜skの各々は、対応するレベルシフ タへ供給される。つまり、図 3に示した動作と同様の動作が実行される。
[0105] 一方、制御信号が制御信号入力端子 500に入力されている（「ハイレベル」である） 場合、 k個の OR回路 501—：！〜 501 _kの各々力、らの出力は、すべて、「ハイレベル 」になる。つまり、ィネーブル信号 sl〜skの各々は、対応する m個の出力回路へ同時 に供給される。例えば、シフトレジスタ 116のフリップフロップ FFa— 1からの出力が「 ハイレべノレ」であり他のフリップフロップ FFa— 2〜FFa_kからの出力力 S「ローレベル 」であっても、ィネーブル信号 siだけでなくィネーブル信号 s2〜skも出力される。した 力つて、データ信号 blが出力されると、出力回路 XIだけでなく出力回路 Xm+ 1 , · · · , X (k_ l) m+ 1も、同時に、駆動信号を出力する。つまり、グループ Grlに属する m個の出力回路だけでなく他のグループ Gr2〜Grkの各々に属する出力回路も、同 時に、駆動信号を順次出力する。
[0106] このように、制御信号が入力されている間は、 1つのグループに属する出力回路だ けでなぐ他のグループに属する出力回路からも同時に駆動信号が出力される。
[0107] <効果 >
以上のように、制御信号が「ハイレベル」である期間では、同時に複数の駆動信号 を出力することができる。また、 2ライン駆動モードのときに、分周回路 104がドライブ 信号入力端子 101に入力されたクロックを分周することなくそのまま出力するように、 分周回路 104を設定しても良レ、。これによれば、液晶表示パネルにベタ画像（画像 全体におレ、て階調数が均一である画像 (例えば、すべての画素が「白」である画像）） を表示させる場合、データドライバ（図示せず）による画像の書き込み時間を短縮す ること力 Sできる。
[0108] なお、図 18のように、論理回路 501がレベルシフタ LSa—:!〜 LSa—kと出力バッフ ァ〇Ba—：!〜 OBa— kとの間に接続されている場合も同様の効果を得ることができる 。この場合、論理回路 501は、高耐圧系のトランジスタによって構成される。
[0109] また、図 19のように、論理回路 501が信号生成部 107のシフトレジスタ 117とレベル シフタ LSb—:!〜 LSb—mとの間に接続されている場合も同様の効果を得ることがで きる。この場合、論理回路 501は、 m個の OR回路 501—：！〜 501— mを含む。また、 図 20のように、制御信号が制御信号入力端子 500に入力されている（「ハイレベル」 である）と、データ信号 bl〜bmは、すべて、同時に「ノヽィレベル」になる。したがって 、 「ハイレベル」のィネーブル信号が入力された出力回路のすべて力 S、同時に、駆動 電圧を出力する。例えば、ィネーブル信号 siが「ノヽィレベル」であるとすると、出力回 路 X：!〜 Xmのすべてが、同時に、駆動信号を出力する。
[0110] さらに、図 21にょうに、論理回路 501がレベルシフタ LSb—：!〜 LSb_mと出力バッ ファ〇Bb_：!〜〇Bb_mとの間に接続されている場合も同様の効果を得ることができ る。この場合、論理回路 501は、高耐圧系のトランジスタによって構成される。
[0111] (第 6の実施形態）
<構成 > 図 22は、この発明の第 6の実施形態による駆動装置の全体構成を示す。この装置 は、制御信号入力端子 600と、論理回路 601とを備える。制御信号入力端子 600は 、外部からの制御信号を入力する。論理回路 601は、制御信号入力端子 600に入力 された制御信号が「ノヽィレベル」であると、シフトレジスタ 116からのィネーブル信号 s ：!〜 skをすベて「ローレべノレ」にする。
[0112] 論理回路 601は、 m個の NOR回路 601—：！〜 601 _mを含む。 N〇R回路 601— ：!〜 601 _kの各々は、制御信号入力端子 600の入力された制御信号と自己に対応 するフリップフロップからの出力を反転した信号とを受ける。例えば、 N〇R回路 601 _ 1は、制御信号とフリップフロップ FFb_ lからの出力を反転した信号とを受ける。 その他の構成は図 1と同様である。
[0113] <動作 >
図 23を参照して、図 22に示した駆動装置による動作について説明する。なお、ここ では、出力バッファ〇Bb— :!〜〇Bb—mからの m個の出力の各々は、出力バッファが 高耐圧トランジスタで構成されているので、立ち上がり時間'立ち下がり時間が共に 大きぐ波形がゆがんでいる。また、説明のために、図 22に示されたデータ信号 bl〜 bmの波形は、シフトレジスタ 117からの出力がレベルシフタ LSb— :!〜 LSb—mに直 接供給された場合のものである。
[0114] まず、フリップフロップ FFb— lから信号が出力される。このとき、制御信号は「ローレ ベル」であるので、データ信号 blは「ハイレベル」になる。したがって、出力回路 XIか らの駆動信号は「ハイレベル」になる。
[0115] 次に、制御信号が「ハイレベル」になる。これにより、フリップフロップ FFb— lからの 信号は「ローレベル」になりデータ信号 blは「ローレベル」になるので、出力回路 XI 力、らの駆動信号は「ローレベル」になる。
[0116] 次に、フリップフロップ FFb_ 2から信号が出力される。このとき、制御信号は「ハイ レベル」であるので、データ信号 b2は「ローレベル」のままである。したがって、出力回 路 X2からの駆動信号は「ローレベル」のままである。
[0117] 次に、制御信号が「ローレベル」になる。これにより、データ信号 b2は「ノヽィレベル」 になるので、出力回路 X2からの駆動信号は「ノヽィレベル」になる。 [0118] このように、制御信号は、あるデータ信号が「ハイレベル」になってから次のデータ 信号が「ハイレベル」になるまでの期間中に、その期間よりも短い所定時間だけ「ハイ レベル」になるように設定されている。
[0119] <効果 >
以上のように、ある 1つの駆動信号が出力されているときに、本来必要でない他の 駆動信号が出力されることを防止することができる。これにより、液晶表示パネルにお レ、てある 1つのラインに画像の書き込みが実行されているときに、そのラインに隣接す るラインに誤って画像が書き込まれることを防ぐことができる。
[0120] なお、図 24のように、論理回路 601をシフトレジスタ 116とレベルシフタ LSa_ l〜： L
Sa_kとの間に接続されている場合も同様の効果を得ることができる。この場合、論 理回路 601は、 k個の N〇R回路 601—：！〜 601— kを含む。
[0121] (第 7の実施形態）
<構成 >
図 25は、この発明の第 7の実施形態による駆動装置の全体構成を示す。この装置 は、図 1に示した駆動装置に加えて、制御信号入力端子 700と、論理回路 701とを備 える。その他の構成は図 1と同様である。制御信号入力端子 700は、外部からの制御 信号を入力する。論理回路 701は、 k個の OR回路 701a—:!〜 701a— kと、 m個の〇 R回路 701b—：!〜 701b— mとを含む。 OR回路 701a—：!〜 701a— kの各々は、制 御信号入力端子 700からの制御信号と自己に対応するフリップフロップからの出力と を受ける。例えば、 OR回路 701a— 1は、制御信号とフリップフロップ FFa—1からの 出力とを受ける。 OR回路 701b—：！〜 701b— mの各々は、制御信号入力端子 700 と自己に対応するフリップフロップからの出力とを受ける。例えば、〇R回路 701b_ l は、制御信号とフリップフロップ FFb_ lからの出力とを受ける。
[0122] <動作 >
図 26を参照して、図 25に示した駆動装置による動作について説明する。
[0123] 制御信号が制御信号入力端子 700に入力されていない（「ローレベル」である）場 合、シフトレジスタ 116からの出力の各々は対応するレベルシフタへ供給され、イネ 一ブル信号 sl〜skが出力される。また、シフトレジスタ 117からの出力の各々は対応 するレベルシフタへ供給され、データ信号 bl〜bmが出力される。つまり、図 3に示し た動作と同様の動作が実行される。
[0124] 一方、制御信号が制御信号入力端子 700に入力されている（「ハイレベル」である 場合）場合、 k個の OR回路 701a_：!〜 701a_kの各々力 の出力および m個の〇 R回路 701b_：!〜 701b _mの各々力、らの出力は、すべて、「ハイレベル」になる。つ まり、信号生成部 106からのィネーブル信号 sl〜skはすべて同時に出力され、信号 生成部 107からのデータ信号 bl〜bmはすべて同時に出力される。これにより、すべ ての出力回路 Xl〜Xkmの各々から同時に駆動信号が出力される。
[0125] このように、制御信号が入力されている間は、すべての駆動信号が同時に出力され る。
[0126] <効果 >
以上のように、表示パネルのゲートラインをすベて同時に活性化させることができる 。これにより、表示パネルの液晶素子に蓄積された電荷を一気に放電することができ る。これにより、例えば、表示パネルの画像が乱れることなぐ表示パネルを迅速にォ フにすることができる。
[0127] (第 8の実施形態）
<全体構成 >
図 27は、この発明の第 8の実施形態による駆動装置の全体構成を示す。この装置 は、図 1に示した駆動装置に加えて、制御信号入力端子 800を備える。また、（k X m )個の出力回路 Xl〜Xkmの各々は、制御信号入力端子 800に入力された制御信 号を受ける。その他の構成は図 1と同様である。
[0128] <選択回路の内部構成 >
図 28は、図 27に示した出力回路の内部構成を示す。出力回路は、図 2に示した出 力回路に加えて、選択部 80を含む。選択部 80は、入力端子 81と、インバータ 82と、 トランジスタ MN83, MP83, MN84と、出力端子 OUT'と、オン電圧入力端子 85と を含む。入力端子 81は、制御信号入力端子 800からの制御信号を入力する。トラン ジスタ MN83, MP83は、トランスファーゲートを構成する。トランジスタ MN83は、出 力端子 OUTと出力端子 OUT'との間に接続され、入力端子 81からの制御信号をゲ ートに受ける。トランジスタ MP83は、出力端子 OUTと出力端子 OUT'との間に接続 され、インバータ 82によって反転された制御信号をゲートに受ける。トランジスタ MP8 4は、出力端子 OUT'とオン電圧入力端子 85との間に接続され、入力端子 81からの 制御信号をゲートに受ける。オン電圧入力端子 85は、オン電圧 VGGを受ける。
[0129] <動作 >
図 27に示した駆動装置による動作について説明する。
[0130] 制御信号が制御信号入力端子 800に入力されている（「ハイレベル」である）場合、
(k X M)個の出力回路の各々では、トランジスタ MN83, MP83は導通状態になり、 トランジスタ MP84は非導通状態になる。よって、出力端子 OUTに供給された信号（ データ信号またはオフ電圧）が出力端子 OUT'から出力される。したがって、図 3と同 様に、出力回路 Xl〜Xkmの各々は、 自己に対応するィネーブル信号およびデータ 信号に応じて、駆動信号を出力する。
[0131] 一方、制御信号が制御信号入力端子 800に入力されていない（「ローレベル」であ る）場合、（k X M)個の出力回路の各々では、トランジスタ MN83, MP83は非導通 状態になり、トランジスタ MP84は導通状態になる。よって、出力端子 OUT'からは、 出力端子 OUTに供給された信号ではなぐオン電圧 VGGが出力される。したがって 、図 26と同様に、すべての出力回路 Xl〜Xkmの各々力 同時に駆動信号が出力さ れる。
[0132] <効果 >
以上のように、表示パネルのゲートラインをすベて同時に活性化させることができる 。これにより、表示パネルの液晶素子に蓄積された電荷を一気に放電することができ る。これにより、表示パネルを迅速に全画面「黒」にすることができる。
[0133] また、レベルシフタや出力バッファ（オン電圧 VGG，オフ電圧 VEEによって駆動す る回路）を構成するトランジスタの電流能力よりもトランジスタ MP84の電流能力を弱く すれば、オン電圧 VGGが供給された配線へ急激に電荷が流れ込むことを抑制する こと力 Sできる。これにより、装置が破壊されることを防止することができる。ここで、「電 流能力」とは、単位時間当たりにトランジスタを流れる電荷量を示す。 「電流能力が弱 レ、」ということは、単位時間当たりにトランジスタを流れる電荷量が少ないことを意味す る。
[0134] 尚、以上の各実施形態の説明では、 k個の信号を順次出力する回路および m個の 信号を順次出力する回路として、フリップフロップからなるシフトレジスタと分周回路と を用いた例を説明している力 本発明はこれに限られるものではなレ、。例えば、カウ ンタとデコーダとを組み合わせることによって構成しても良い。
[0135] さらに、信号生成部の合計チャネル数「m + k」が最小になるように、 m, kを選択し てやれば、面積削減効果が最も高いので好ましい。
[0136] 上記の全ての実施の形態の説明において、液晶表示パネルの走査線を駆動する ための駆動装置について実施例を説明してきたが、本発明はこれに限定されるもの ではない。この例の他に、有機 ELパネルなど他の表示パネルなどでも適用可能であ る。また、アクティブマトリックス型の駆動を行なうものあれば本発明を適用することが できる。さらに言えば、本発明は、 1チップ化された半導体集積回路において、複数 の出力端子に順に信号を出力するような構成にも適用可能である。
産業上の利用可能性
[0137] 本発明の駆動装置によれば、回路面積を低減することができるので、液晶表示パ ネルや有機 ELパネルなどの表示装置の走査線を駆動するための駆動装置および 駆動方法等として有用である。

Claims

請求の範囲
[1] 第 1のクロックに応じて、 k個（kは自然数である）の第 1の信号を、順次、非出力状 態から出力状態にする第 1の生成部と、
第 2のクロックに応じて、 m個（mは自然数である）の第 2の信号を、順次、非出力状 態から出力状態にする第 2の生成部と、
k個のグノレープに分けられる（k X m)個の出力回路とを備え、
前記 k個のグループの各々には、 m個の出力回路が属し、
前記 k個の第 1の信号は、前記 k個のグノレープに対応し、
前記 m個の第 2の信号は、前記 k個のグループの各々に属する m個の出力回路に 対応し、
前記（k X m)個の出力回路の各々は、
自己が属するグノレープに対応する第 1の信号が出力状態である場合、 自己に対応 する第 2の信号が出力状態になると、当該第 2の信号を出力し、
自己が属するグノレープに対応する第 1の信号が非出力状態である場合、 自己に対 応する第 2の信号が出力状態であっても、当該第 2の信号を出力しない
ことを特徴とする駆動装置。
[2] 請求項 1において、
前記第 2の生成部は、
前記 k個の第 1の信号のうちいずれ力、 1つが出力状態である間に、前記第 2のクロッ クに応じて、前記 m個の第 2の信号を、順次、非出力状態から出力状態にする ことを特徴とする駆動装置。
[3] 請求項 1において、
前記（k X m)個の出力回路の各々は、
出力端子と、
当該出力回路に対応する第 2の信号を受ける第 1の入力端子と、
前記出力端子と前記第 1の入力端子との間に接続され、当該出力回路に対応する 第 1の信号の状態に応じてオン/オフする第 1のスィッチと、
前記第 2の信号の非出力状態に相当する所定電圧を受ける第 2の入力端子と、 前記出力端子と前記第 2の入力端子との間に接続され、当該出力回路に対応する 第 1の信号の状態に応じてオン/オフする第 2のスィッチとを含む
ことを特徴とする駆動装置。
[4] 請求項 1において、
前記第 1の生成部は、
直列に接続された k個の第 1フリップフロップを含み、
前記第 2の生成部は、
直列に接続された m個の第 2フリップフロップを含む
ことを特徴とする駆動装置。
[5] 請求項 1において、
前記第 1の生成部と前記 (k X m)個の出力回路との間に接続され、外部からの制 御信号を受ける論理回路をさらに備え、
前記論理回路は、
前記制御信号の有無に応じて、前記第 1の生成部からの k個の第 1の信号をすベ て同時に非出力状態にする
ことを特徴とする駆動装置。
[6] 請求項 1において、
前記第 2の生成部と前記 (k X m)個の出力回路との間に接続され、外部からの制 御信号を受ける論理回路をさらに備え、
前記論理回路は、
前記制御信号の有無に応じて、前記第 2の生成部からの m個の第 2の信号をすベ て同時に非出力状態にする
ことを特徴とする駆動装置。
[7] 請求項 4において、
前記 k個の第 1フリップフロップのうち先頭から s番目（sは自然数であり、 l≤s < (k _ 2)である）の第 1フリップフロップと（s + 1)番目の第 1フリップフロップとの間に接続 される第 1のセレクタと、
前記 k個の第 1フリップフロップのうち先頭から t番目（tは自然数であり、 s < t≤ (k- 1 )である）の第 1フリップフロップと（t + 1 )番目の第 1フロップフロップとの間に接続さ れる第 2のセレクタとをさらに備え、
前記第 1および第 2のセレクタは、第 1および第 2のモードを有し、
第 1のモードでは、
前記第 1のセレクタは、前記 s番目の第 1フリップフロップからの出力を前記（s + 1 ) 番目の第 1フリップフロップへ出力し、前記第 2のセレクタは前記 t番目の第 1フリップ フロップからの出力を前記（t + 1)番目の第 1フリップフロップへ出力し、
第 2のモードでは、
前記第 1のセレクタは前記 s番目の第 1フリップフロップからの出力を前記第 2のセレ クタへ出力し、前記第 2のセレクタは前記第 1のセレクタからの出力を前記 (t+ 1)番 目の第 1フリップフロップへ出力する
ことを特徴とする駆動装置。
[8] 請求項 4において、
第 1および第 2のモードを有する選択回路をさらに備え、
前記選択回路は、
前記第 1のモードでは、前記 m個の第 2フリップフロップのうち先頭から y番目（yは 奇数の自然数であり、 mは偶数の自然数であり、 1≤y≤ (m— 1)である）の第 2フリツ プフロップからの出力を y番目の第 2の信号として出力し、 (y + 1)番目の第 2フリップ フロップからの出力を (y+ 1)番目の第 2の信号として出力し、
前記第 2のモードでは、前記 y番目の第 2フリップフロップからの出力を前記 y番目 および前記 (y+ 1 )番目の第 2の信号として同時に出力し、前記 (y+ 1)番目の第 2フ リップフロップからの出力を出力しない
ことを特徴とする駆動装置。
[9] 請求項 1において、
前記第 1の生成部と (k X m)個の出力回路との間に接続され、外部からの制御信 号を受ける論理回路をさらに備え、
前記論理回路は、
前記制御信号の有無に応じて、前記第 1の生成部からの k個の第 1の信号をすベ て同時に出力状態にする
ことを特徴とする駆動装置。
[10] 請求項 1において、
前記第 2の生成部と (k X m)個の出力回路との間に接続され、外部からの制御信 号を受ける論理回路をさらに備え、
前記論理回路は、
前記制御信号の有無に応じて、前記第 2の生成部からの m個の第 2の信号をすベ て同時に出力状態にする
ことを特徴とする駆動装置。
[11] 請求項 1において、
前記第 1の生成部と (k X m)個の出力回路との間に接続され、外部からの制御信 号の有無に応じて動作する論理回路をさらに備え、
前記制御信号は、前記 k個の第 2の信号のうちいずれ力 1つが出力状態になってか ら次の第 2の信号が出力状態になるまでの期間において、当該期間よりも短い所定 期間だけ出力され、
前記論理回路は、
前記制御信号を受けると、前記第 1の生成部からの k個の第 1の信号をすベて同時 に非出力状態にする
ことを特徴とする駆動装置。
[12] 請求項 1において、
前記第 2の生成部と (k X m)個の出力回路との間に接続され、外部からの制御信 号の有無に応じて動作する論理回路をさらに備え、
前記制御信号は、前記 k個の第 2の信号のうちいずれ力 4つが出力状態になってか ら次の第 2の信号が出力状態になるまでの期間において、当該期間よりも短い所定 期間だけ出力され、
前記論理回路は、
前記制御信号を受けると、前記第 2の生成部からの m個の第 2の信号をすベて同 時に非出力状態にする ことを特徴とする駆動装置。
[13] 請求項 1において、
前記第 1および第 2の生成部と前記 (k X m)個の出力回路との間に接続され、外部 力 の制御信号を受ける論理回路をさらに備え、
前記論理回路は、
前記制御信号の有無に応じて、前記第 1の生成部からの k個の第 1の信号をすベ て同時に出力状態にするとともに、前記第 2の生成部からの m個の第 2の信号をすベ て同時に出力状態にする
ことを特徴とする駆動装置。
[14] 請求項 3において、
前記（k X m)個の出力回路の各々は、
外部からの制御信号を受け、
前記制御信号の有無に応じて、前記出力端子に与えられた信号および前記第 2の 信号の出力状態に相当する所定電圧のうちいずれか一方を出力する選択部をさら に含む
ことを特徴とする駆動装置。
[15] k個のグノレープに分けられる（k X m)個の出力端子 (k, mは自然数である）から駆 動信号を順次出力する方法であって、前記 k個のグループの各々には m個の出力端 子が属し、
第 1のクロックに応じて、前記 k個のグループに対応する k個の第 1の信号を、順次、 非出力状態から出力状態にし、
第 2のクロックに応じて、前記 k個のグループの各々に含まれる m個の出力端子に 対応する m個の第 2の信号を、順次、非出力状態から出力状態にし、
前記 (k X m)個の出力端子の各々において、当該出力端子が属するグループに 対応する第 1の信号が出力状態である場合、当該出力端子に対応する第 2の信号が 出力状態になると、当該出力端子から当該第 2の信号を前記駆動信号として出力し 前記 (k X m)個の出力端子の各々において、当該出力端子が属するグループに 対応する第 1の信号が非出力状態である場合、当該出力端子に対応する第 2の信号 が出力状態であっても、当該出力端子から当該第 2の信号を前記駆動信号として出 力しない
ことを特徴とする駆動方法。
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