CN101540341A - 薄膜晶体管 - Google Patents

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Abstract

薄膜晶体管包括：覆盖栅电极层的第一绝缘层；与栅电极层的至少一部分重叠的源区及漏区；在第一绝缘层上，与栅电极层及一对杂质半导体层的至少一部分重叠，并在沟道长度方向上彼此相离地设置的一对第二绝缘层；接触于第二绝缘层上并彼此相离地设置的一对微晶半导体层；覆盖第一绝缘层、一对第二绝缘层及一对微晶半导体层并在一对微晶半导体层之间延伸的非晶半导体层，其中第一绝缘层为氮化硅层，并且一对第二绝缘层为氧氮化硅层。

Description

薄膜晶体管
技术领域
本发明涉及一种薄膜晶体管。
背景技术
作为一种电场效应晶体管，已知以设置在具有绝缘表面的衬底上的半导体层为沟道形成区域的薄膜晶体管。作为用于薄膜晶体管的半导体层，公开了使用非晶硅、微晶硅以及多晶硅的技术(参照专利文献1至专利文献5)。薄膜晶体管例如使用于电视装置，并且作为构成显示屏的各像素的开关晶体管已经实现了实用化。
[专利文献1]日本专利申请公开2001-053283号公报
[专利文献2]日本专利申请公开平5-129608号公报
[专利文献3]日本专利申请公开2005-049832号公报
[专利文献4]日本专利申请公开平7-131030号公报
[专利文献5]日本专利申请公开2005-191546号公报
以非晶硅层为沟道形成区域的薄膜晶体管具有如下问题：电场效应迁移率低，并且导通电流低。另一方面，以微晶硅层为沟道形成区域的薄膜晶体管具有如下问题：虽然其电场效应迁移率高于以非晶硅层为沟道形成区域的薄膜晶体管的电场效应迁移率，但是其在导通电流高的同时截止电流也高，因此不能获得充分的开关特性。
以多晶硅层为沟道形成区域的薄膜晶体管的电场效应迁移率格外高于上述两种薄膜晶体管的电场效应迁移率，而可以获得高导通电流。由此，使用多晶硅层的薄膜晶体管不仅可以用作设置在像素中的开关晶体管，还可以用作构成被要求高速工作的驱动电路的晶体管。
但是，以多晶硅层为沟道形成区域的薄膜晶体管的制造工序具有如下问题：因为其工序中需要半导体层的晶化工序，所以与上述使用非晶硅层或微晶硅层的薄膜晶体管的制造工序相比制造成本高。此外，还具有如下问题：当使用激光退火技术进行半导体层的晶化时，因为激光束的照射面积小，所以不能高效地生产大面积的液晶面板。
用于显示面板的制造的玻璃衬底的尺寸逐年增大，即第三代(例如550mm×650mm)、第四代(例如680mm×880mm)、第五代(例如1000mm×1200mm)、第六代(例如1500mm×1800mm)、第七代(例如1900mm×2200mm)、第八代(例如2200mm×2400mm)，并预测今后大面积化将进一步进展，即增大到第九代(例如2400mm×2800mm)、第十代(例如2800mm×3000mm)。但是，仍然没有确立可以在大面积的玻璃衬底上高产率地制造能够高速工作的薄膜晶体管(例如，上述使用多晶硅层的薄膜晶体管)的技术。虽然作为在大面积衬底上制造能够高速工作的薄膜晶体管的技术，对以微晶硅为沟道形成区域的薄膜晶体管的技术进行开发，但是其特性还不充分。
发明内容
于是，所公开的本发明的方式的目的之一在于解决关于薄膜晶体管的导通电流及截止电流的上述问题。此外，所公开的本发明的方式的目的之一还在于提供能够高速工作的薄膜晶体管。
所公开的发明之一是一种薄膜晶体管，包括：栅电极层；覆盖所述栅电极层地设置的第一绝缘层；与所述栅电极层的至少一部分重叠，形成源区及漏区并彼此相离地设置的一对杂质半导体层；在所述第一绝缘层上，与所述栅电极层及所述一对杂质半导体层的至少一部分重叠并在沟道长度方向上彼此相离地设置的一对第二绝缘层；接触于所述第二绝缘层上并彼此相离地设置的一对微晶半导体层；覆盖所述第一绝缘层、所述一对第二绝缘层及所述一对微晶半导体层并在所述一对微晶半导体层之间延伸的非晶半导体层，其中所述第一绝缘层为氮化硅层，并且所述一对第二绝缘层为氧氮化硅层。
所公开的发明之一是一种薄膜晶体管，包括：栅电极层；覆盖所述栅电极层地设置的第一绝缘层；与所述第一绝缘层上的至少一部分接触地设置的非晶半导体层；在所述非晶半导体层上彼此相离地设置，并且形成源区及漏区的一对杂质半导体层；设置在所述第一绝缘层和所述非晶半导体层之间，并且与所述一对杂质半导体层的至少一部分重叠并彼此相离地设置的一对微晶半导体层；在所述第一绝缘层上与所述微晶半导体层接触并彼此相离地设置的一对第二绝缘层，其中所述第一绝缘层为氮化硅层，并且所述一对第二绝缘层为氧氮化硅层。
所公开的发明之一是一种薄膜晶体管，包括：栅电极层；覆盖所述栅电极层地设置的第一绝缘层；与所述栅电极层的至少一部分重叠并彼此相离地设置的一对微晶半导体层；接触于所述第一绝缘层及所述一对微晶半导体层并彼此相离地设置的一对第二绝缘层；至少覆盖所述一对微晶半导体层地设置的非晶半导体层；在所述非晶半导体层上彼此相离地设置，并且形成源区及漏区的一对杂质半导体层，其中在所述一对微晶半导体层之间延伸地设置非晶半导体层，并且所述第一绝缘层为氮化硅层，所述一对第二绝缘层为氧氮化硅层。
在现有的一般的薄膜晶体管中，利用施加到栅电极的电压(栅电极的电位和源区的电位的电位差)来控制源区和漏区之间的载流子(电子或空穴)的流动，并所述载流子流过源区到漏区的半导体层中。但是，当使用上述结构的薄膜晶体管时，在源区和漏区之间流过的载流子流过与栅电极层重叠地设置的微晶半导体层中以及从该微晶半导体层上的部分向沟道长度方向上延伸地设置的非晶半导体层中。
在上述结构的薄膜晶体管中，微晶半导体层不是设置在薄膜晶体管的沟道长度方向的整个区域，而是彼此相离地设置，并在这些微晶半导体层之间具有非晶半导体层。换言之，上述结构的薄膜晶体管具有如下结构：在源区和漏区之间的沟道长度方向的一定距离中，流过沟道的载流子流过非晶半导体层。
在上述结构的薄膜晶体管中，第一绝缘层为氮化硅层，并且第二绝缘层为氧氮化硅层。换言之，在载流子流过的区域中，在接触于非晶半导体层并在该非晶半导体层之下设置有氮化硅层，而在接触于微晶半导体层并在该微晶半导体层之下设置有氧氮化硅层。这是为了避免下述两个问题。
第一个问题如下：若将非晶半导体层的栅极绝缘膜由氧氮化硅形成，则晶体管的阈值电压向正电位一侧偏移，再者亚阈值系数(也称为S值)增大。
第二个问题如下：在氮化硅层上形成微晶半导体层很困难，即使可以形成其结晶性也低。
在上述结构的薄膜晶体管中，微晶半导体层的供体浓度优选尽可能高。这是因为通过使微晶半导体层的供体浓度高，可以提高电场效应迁移率，而可以实现高速工作。
此外，氧氮化硅是指如下：作为其组成氧含量多于氮含量，并在通过卢瑟福背散射光谱学法(RBS：Rutherford BackscatteringSpectrometry)及氢前方散射法(HFS：Hydrogen Forward Scattering)进行测量时，其包含50原子％至70原子％的氧；0.5原子％至15原子％的氮；25原子％至35原子％的硅；以及0.1原子％至10原子％的氢。另外，氮氧化硅是指如下：作为其组成氮含量多于氧含量，并在通过RBS及HFS进行测量时，其包含5原子％至30原子％的氧；20原子％至55原子％的氮；25原子％至35原子％的硅；以及10原子％至30原子％的氢。注意，当将构成氧氮化硅或氮氧化硅的原子总量设定为100原子％时，氮、氧、硅及氢的含量比例在上述范围内。
在上述结构的薄膜晶体管中，优选在与所述第二绝缘层重叠的区域中所述第一绝缘层的厚度形成为厚，并使所述微晶半导体层的侧面和所述第二绝缘层的侧面大致一致。这是因为可以在一个蚀刻工序中对第二绝缘层和微晶半导体层进行构图，并且第一绝缘层和第二绝缘层的主要成分大多一致。
微晶半导体层的导电率为1×10-5S·cm-1以上且5×10-2S·cm-1以下，并且非晶半导体层的导电率低于微晶半导体层。微晶半导体层的供体浓度为1×1018cm-3以上且1×1021cm-3以下。一对微晶半导体层至少在薄膜晶体管的沟道长度方向上延伸，其具有所述导电率而产生高导通电流。另一方面，延伸到沟道形成区域，并且形成所谓偏移区的非晶半导体层有助于截止电流的降低。此外，偏移区形成在彼此相离地设置的一对微晶半导体层之间。
杂质半导体是指从添加有一种导电型的杂质元素接收有助于导电率的大多数的载流子的半导体。具有一种导电型的杂质元素是作为载流子有可能成为供应电子的供体或供应空穴的受体的元素，并且作为供体，典型地可以举出周期表第15族元素，而作为受体，典型地可以举出周期表第13族元素。
微晶半导体是指例如晶粒径为2nm以上且200nm以下，优选为10nm以上且80nm以下，更优选为20nm以上且50nm以下，并且导电率为大致10-7S·cm-1至10-4S·cm-1的半导体，利用价电子控制来提高到101S·cm-1左右的半导体。注意，微晶半导体的概念不局限于上述的晶粒径及导电率的值，若具有同等的物性值，例如赋予一种导电型的杂质浓度或晶化率，则不一定限于上述晶粒径等。
非晶半导体是指没有结晶结构(在原子的排列中没有长程有序)的半导体。此外，在非晶硅中也可以包含氢等。
导通电流是指在当对栅电极施加适当的栅电压以在沟道形成区域中使电流流过时(即，当薄膜晶体管为导通状态时)，在源区和漏区之间，即在沟道形成区域中流过的电流。此外，在此导通状态是指栅电压(栅电极的电位和源区的电位的电位差)超过晶体管的阈值电压的状态。
截止电流是指当薄膜晶体管的栅电压低于阈值电压时(即，当薄膜晶体管为截止状态时)，在源区和漏区之间，即在沟道形成区域中流过的电流。
通过采用设置多个微晶半导体层并使这些彼此相离，并且在源区和漏区之间的沟道长度方向的一定距离中，使流过沟道形成区域的载流子流过非晶半导体层的结构，可以获得导通电流高，且截止电流低的具有优良的开关特性的薄膜晶体管。
通过设置氧氮化硅层作为接触于微晶半导体层的绝缘层，可以形成结晶性高的半导体层。
通过设置氮化硅层作为接触于非晶半导体层的绝缘层，且设置氧氮化硅层作为接触于微晶半导体层的绝缘层，可以获得亚阈值系数小，且阈值电压不偏移(或阈值电压的偏移小)的电特性良好的薄膜晶体管。
附图说明
图1A和1B是说明薄膜晶体管的图；
图2是说明薄膜晶体管的制造方法的图；
图3A至3E是说明薄膜晶体管的制造方法的图；
图4A至4E是说明薄膜晶体管的制造方法的图；
图5A和5B是说明薄膜晶体管的制造方法的图；
图6是说明薄膜晶体管的制造方法的图；
图7A至7D是说明薄膜晶体管的制造方法的图；
图8A至8D是说明薄膜晶体管的制造方法的图；
图9是示出薄膜晶体管的电特性的测定结果的图；
图10A和10B是示出用于薄膜晶体管的微晶半导体层的拉曼光谱的图；
图11A和11B是示出用于薄膜晶体管的微晶半导体层的截面TEM图像的图；
图12A和12B是示出用于薄膜晶体管的微晶半导体层的平面TEM图像的图。
具体实施方式
下面，参照附图说明所公开的发明的几个实施方式。注意，本发明不局限于以下说明，本技术领域的技术人员可以很容易地理解一个事实就是，其方式和详细内容可以在不脱离所公开的发明的宗旨及其范围的情况下被变换为各种各样的形式。在以下所说明的本发明的结构中，有时在不同附图之间共同使用同一附图标记表示同一部分。
实施方式1
在实施方式1中，参照图1A和1B说明根据本发明的方式的薄膜晶体管的结构的一个例子。
图1A所示的薄膜晶体管包括如下：衬底100上的栅电极层105，栅电极层105上的第一绝缘层107a，第一绝缘层107a上的彼此相离地设置的第二绝缘层107ba及第二绝缘层107bb，分别与第二绝缘层107ba上及第二绝缘层107bb上接触，并彼此相离地设置的微晶半导体层109a及微晶半导体层109b，分别设置在微晶半导体层109a上及微晶半导体层109b上且彼此相离地设置的缓冲层111a及缓冲层111b。大致重叠地设置缓冲层111a、微晶半导体层109a及第二绝缘层107ba，并大致重叠地设置缓冲层111b、微晶半导体层109b及第二绝缘层107bb。此外，覆盖第二绝缘层107ba、第二绝缘层107bb、微晶半导体层109a、微晶半导体层109b、缓冲层111a及缓冲层111b的侧面以及上面地设置非晶半导体层113。在非晶半导体层113上设置添加有赋予一种导电型的杂质元素的一对杂质半导体层115a及杂质半导体层115b。杂质半导体层115a及杂质半导体层115b形成源区和漏区。另外，在杂质半导体层115a及杂质半导体层115b上设置有布线层117a及布线层117b。
微晶半导体层109a及微晶半导体层109b的导电率优选为0.9S·cm-1至2S·cm-1的范围内。
微晶半导体层是包括具有非晶和结晶结构(包括单晶、多晶)的中间结构的半导体。一般而言，微晶半导体是具有自由能方面很稳定的第三状态的半导体，并且是具有短程有序且具有晶格畸变的结晶的半导体，其粒径为2nm以上且200nm以下，优选为10nm以上且80nm以下，更优选的是，20nm以上且50nm以下的柱状或针状晶体相对于衬底表面以法线方向生长。另外，微晶半导体的导电率为大致10-7S·cm-1至10-4S·cm-1，利用价电子控制来提高到101S·cm-1左右。作为微晶半导体的代表实例的微晶硅的拉曼光谱偏移到低于显示单晶硅的520cm-1的波数一侧。即，在显示单晶硅的520cm-1和显示非晶硅的480cm-1之间有微晶硅的拉曼光谱的高峰值。此外，使该微晶硅包含至少1原子％或更多的氢或卤素，以便终止悬空键。进而，通过还包含氦、氩、氪、氖等的稀有气体元素，进一步促进其晶格畸变，可以提高结晶的稳定性而获得良好的微晶半导体层。例如在美国专利4,409,134号中公开有关于这种微晶半导体层的记载。注意，微晶半导体的概念不仅固定于上述的晶粒径及导电率的值，若具有同等的物性值，例如赋予一种导电型的杂质浓度或晶化率，则不局限于上述晶粒径等。
微晶半导体层109a及微晶半导体层109b的厚度为5nm以上且50nm以下，优选为5nm以上且30nm以下。
优选对微晶半导体层109a及微晶半导体层109b添加成为供体的杂质元素，以便获得充分的导通电流。在此情况下，氧浓度、以及氮浓度设定得小于成为供体的杂质元素的浓度的10倍，典型为小于3×1019cm-3，更优选为小于3×1018cm-3，并且优选将碳的浓度设定为3×1018cm-3以下。这是为了抑制微晶半导体层中的缺陷的产生。此外，当氧或氮进入于微晶半导体层中时，难以实现半导体的结晶化。因此，当使用添加有成为供体的杂质元素的微晶半导体层时，通过使微晶半导体层中的氧浓度、氮浓度较低并且添加成为供体的杂质元素，可以提高微晶半导体层的结晶性。
此外，通过与成膜同时或者成膜后对微晶半导体层添加成为受体的杂质元素，可以控制形成的晶体管的阈值电压。作为成为受体的杂质元素，典型有硼，并且将B2H6、BF3等杂质气体以1ppm至1000ppm、优选以1ppm至100ppm的比例混入于氢化硅，即可。并且，将硼的浓度设定为成为供体的杂质元素的1/10左右、例如为1×1014cm-3至6×1016cm-3，即可。
缓冲层111a及缓冲层111b由非晶半导体形成。或者，使用添加有氟或氯等卤素的非晶半导体。缓冲层111a及缓冲层111b的厚度为30nm至200nm，优选为50nm至150nm。作为非晶半导体，可以举出非晶硅。
此外，通过使缓冲层111a及缓冲层111b的侧面相对于衬底为具有30°至60°的锥形，以该微晶半导体层为结晶生长的核，可以提高微晶半导体层和非晶半导体层的界面附近的微晶半导体层109a及微晶半导体层109b的结晶性。由此，可以实现薄膜晶体管的高速工作，并可以提高导通电流。
作为缓冲层111a及缓冲层111b，通过形成非晶半导体层，还形成包含氢、氮或卤素的非晶半导体层，可以防止微晶半导体层所具有的晶粒表面的自然氧化。尤其是在微晶半导体层中，在非晶半导体和微晶粒接触的区域，因应力集中而容易产生裂缝。当该裂缝接触于氧时晶粒被氧化，而形成氧化硅层。然而，通过在添加有成为供体的杂质元素的半导体层的表面上形成缓冲层111a及缓冲层111b，可以防止微晶粒的氧化。由此，可以减少载流子被俘获的缺陷，或者可以缩少妨碍载流子的进程的区域。由此，可以实现薄膜晶体管的高速工作，并可以提高导通电流。
第二绝缘层107ba及第二绝缘层107bb由氧氮化硅形成。通过第二绝缘层107ba及第二绝缘层107bb使用氧氮化硅形成，因为微晶半导体层109a及微晶半导体层109b与氧氮化硅层接触地设置，所以可以提高结晶性。此外，第二绝缘层107ba及第二绝缘层107bb形成为5nm至20nm的厚度，优选为10nm至15nm。这是为了避免蚀刻中的控制的困难，且获得良好的电特性。
再者，通过第二绝缘层107ba及第二绝缘层107bb由氧氮化硅形成，来提高微晶半导体层109a及微晶半导体层109b的结晶性。在图10A中示出微晶半导体层的拉曼峰值，在图10B中示出以图10A为最大值而标准化的拉曼峰值。在此，微晶半导体层是不添加赋予一种导电型的杂质元素而形成的层，其中除了接触于微晶半导体层之下而形成层以外的条件都是一样的。光谱170a及光谱171a示出形成在氧氮化硅层上的微晶半导体层的拉曼峰值，光谱170b及光谱171b示出形成在氮化硅层上的微晶半导体层的拉曼峰值。
图11A和11B表示对在图10A和10B中示出拉曼峰值的微晶半导体层的截面使用透射电子显微镜(Transmission ElectronMicroscope。以下称为TEM。)进行观察的图像。图11A示出在氮化硅层上形成微晶半导体层，并对这些的界面进行观察的截面TEM图像(200万倍)。图11B示出在氧氮化硅层上形成微晶半导体层，并对这些的界面进行观察的截面TEM图像(100万倍)。
图12A和12B表示对在图10A和10B中示出拉曼峰值的微晶半导体层的平面使用TEM进行观察的图像。图12A示出在氮化硅层上形成微晶半导体层，并对该微晶半导体层进行观察的平面TEM图像(50万倍)。图12B示出在氧氮化硅层上形成微晶半导体层，并对该微晶半导体层进行观察的平面TEM图像(50万倍)。
由图10A至图12B可知，与形成在氮化硅层上的微晶半导体层相比，形成在氧氮化硅层上的微晶半导体层具有高结晶性。此外，由图11A和11B及图12A和12B可知，与形成在氮化硅层上的微晶半导体层相比，形成在氧氮化硅层上的微晶半导体层的晶粒被致密地形成。
在与所述第二绝缘层107ba及第二绝缘层107bb重叠的区域中第一绝缘层107a的厚度为厚。这是为了在一个蚀刻工序中对缓冲层111a及缓冲层111b、微晶半导体层109a及微晶半导体层109b、第二绝缘层107ba及第二绝缘层107bb进行构图。
此外，氧氮化硅是指如下：作为其组成氧含量多于氮含量，并在通过卢瑟福背散射光谱学法(RBS：Rutherford BackscatteringSpectrometry)及氢前方散射法(HFS：Hydrogen Forward Scattering)进行测量时，其浓度范围优选为包含50原子％至70原子％的氧；0.5原子％至15原子％的氮；25原子％至35原子％的硅；以及0.1原子％至10原子％的氢。注意，当将构成氧氮化硅的原子总量设定为100原子％时，氮、氧、硅及氢的含量比例在上述范围内。
非晶半导体层113由非晶硅形成。此外，在非晶半导体层113中可以包含氟或氯等。当在非晶半导体层113中包含磷时，其浓度低于微晶半导体层109a及微晶半导体层109b所包含的磷即可。另外，重叠于布线层的非晶半导体层113的厚度为50nm以上且小于500nm。
非晶半导体层113覆盖微晶半导体层109a、微晶半导体层109b、缓冲层111a及缓冲层111b的侧面。此外，在微晶半导体层109a及微晶半导体层109b的周缘部，第一绝缘层107a和非晶半导体层113接触。通过采用上述结构，因为微晶半导体层109a及微晶半导体层109b与杂质半导体层115a及杂质半导体层115b不接触，所以可以减少在微晶半导体层109a及微晶半导体层109b和杂质半导体层115a及杂质半导体层115b之间产生的漏电流。
此外，通过与微晶半导体层109a及微晶半导体层109b相比对非晶半导体层113添加低浓度的磷，可以控制晶体管的阈值电压的波动。
衬底100可以使用通过利用熔化法或浮法而制造的无碱玻璃衬底如钡硼硅酸盐玻璃、铝硼硅酸盐玻璃、铝硅酸盐玻璃等、或陶瓷衬底，还可以使用具有能够耐受本制造工序中的处理温度的耐热性的塑料衬底等。此外，还可以应用在不锈钢合金等金属衬底表面上设置绝缘层的衬底。当衬底100是母体玻璃时，不仅可以使用第一代(320mm×400mm)、第二代(400mm×500mm)、第三代(550mm×650mm)、第四代(680mm×880mm或730mm×920mm)、第五代(1000mm×1200mm或1100mm×1250mm)、第六代(1500mm×1800mm)、第七代(1900mm×2200mm)、第八代(2160mm×2460mm)的衬底，还可以使用第九代(2400mm×2800mm或2450mm×3050mm)、第十代(2950mm×3400mm)的衬底。
栅电极层105使用导电材料设置，例如由金属材料形成即可。作为能够使用的金属材料，可以举出铝、铬、钛、钽、钼、铜等。栅电极层105优选由铝或阻挡金属夹着铝的结构的叠层膜形成。作为阻挡金属，应用钛、钼、铬等高熔金属。设置阻挡金属的目的是为了防止铝的小丘、铝的氧化。
栅电极层105以50nm以上且300nm以下的厚度形成，以便构成栅极布线。通过将栅电极层105的厚度设定为50nm以上且100nm以下，可以防止后面形成的半导体层或布线的断开。另外，通过将栅电极层105的厚度设定为150nm以上且300nm以下，可以实现栅极布线的低电阻化，并可以实现大面积化。
由于在栅电极层105上设置半导体层及绝缘层，所以优选将其端部加工为锥形以防止断开。此外，栅电极层105不仅可以构成栅极布线还可以构成电容布线。
第一绝缘层107a由氮化硅形成。第一绝缘层107a由氮化硅形成的优点是如下。首先，将第一绝缘层107a用作非晶半导体层113的栅极绝缘层，因此可以降低薄膜晶体管的亚阈值系数。此外，可以防止包含在衬底100的钠等的杂质元素进入到微晶半导体层109a、微晶半导体层109b、缓冲层111a、缓冲层111b以及非晶半导体层113。再者，可以防止栅电极层105的氧化。
第一绝缘层107a优选以50nm至150nm的厚度形成。栅电极层105一般使用溅射法来形成，通常其表面产生有凹凸。通过将第一绝缘层107a的厚度设定为50nm至150nm，可以缓和因该凹凸而降低覆盖率。
从而，通过将第一绝缘层107a的厚度设定为50nm至150nm并由氮化硅形成，可以提高后面形成的薄膜晶体管的电特性。
当形成n型薄膜晶体管的情况下，对一对杂质半导体层115a及杂质半导体层115b添加例如磷作为杂质元素，将PH3等的杂质气体添加到当形成时使用的氢化硅中即可。另外，在形成p型薄膜晶体管的情况下，添加例如硼作为杂质元素，将B2H6等的杂质气体添加到当形成时使用的氢化硅中即可。通过将磷或硼的浓度设定为1×1019cm-3至1×1021cm-3，可以实现与布线层117a及布线层117b的欧姆接触，而将一对杂质半导体层115a及杂质半导体层115b用作源区及漏区。一对杂质半导体层115a及杂质半导体层115b可以由微晶半导体或非晶半导体形成。一对杂质半导体层115a及杂质半导体层115b以10nm以上且100nm以下，优选以30nm以上且50nm以下的厚度形成。通过减薄一对杂质半导体层115a及杂质半导体层115b的厚度，可以提高形成时的处理量。
布线层117a及布线层1 17b使用导电材料设置，例如由金属材料形成即可。例如优选由铝、对铝添加有提高耐热性元素的材料、或对铝添加有小丘防止元素的材料(以下这些称为铝合金)以单层或叠层形成。在此，作为提高耐热性元素或小丘防止元素，可以举出铜、硅、钛、钕、钪或钼等。此外，还可以采用如下叠层结构：通过使用钛、钽、钼、钨或这些元素的氮化物形成与杂质半导体层接触一侧的层，并在其上形成铝或铝合金。再者，还可以采用如下叠层结构：铝或铝合金的上表面及下表面由钛、钽、钼、钨或这些元素的氮化物夹住。例如，可以使用在钛层上设置铝层，并在该铝层上设置钛层的叠层的导电层。
作为形成栅电极层105的材料举出的材料可以用于形成布线层117a，作为形成布线层117a及布线层117b的材料举出的材料可以用于栅电极层105。
图1A所示的薄膜晶体管示出非晶半导体层113与布线层117a及布线层117b不接触，并在缓冲层111a及缓冲层111b上中间夹着一对杂质半导体层115a及杂质半导体层115b设置布线层117a及布线层117b的结构，如图1B所示那样，可以采用非晶半导体层113的侧面与布线层117a及布线层117b接触的结构。
在本实施方式所示的薄膜晶体管中，第一薄膜晶体管101、第二薄膜晶体管102及第三薄膜晶体管103串联连接。第一薄膜晶体管101由栅电极层105、第一绝缘层107a及第二绝缘层107ba、微晶半导体层109a、缓冲层111a、非晶半导体层113、杂质半导体层115a以及布线层117a构成。第二薄膜晶体管102由栅电极层105、第一绝缘层107a、非晶半导体层113构成。第三薄膜晶体管103由栅电极层105、第一绝缘层107a及第二绝缘层107bb、微晶半导体层109b、缓冲层111b、非晶半导体层113、杂质半导体层115b以及布线层117b构成。
第二薄膜晶体管102是将非晶半导体层用于沟道形成区域的薄膜晶体管。在第一薄膜晶体管101及第三薄膜晶体管103中，载流子流过的区域为微晶半导体层109a及微晶半导体层109b。微晶半导体层109a及微晶半导体层109b的导电率为0.9S·cm-1至2S·cm-1，与通常的非晶半导体层及微晶半导体层相比其电阻率低。由此，即使在对栅电极层105施加低于第二薄膜晶体管的阈值电压的正电压的状态下，也成为在微晶半导体层109a及微晶半导体层109b中多个载流子被感应的状态。当对栅电极层105施加第二薄膜晶体管102的阈值电压以上的正电压时，第二薄膜晶体管102成为导通，在微晶半导体层109a及微晶半导体层109b中被感应的多个载流子流到第一薄膜晶体管101的布线层117a或第三薄膜晶体管的布线层117b。
本实施方式的薄膜晶体管的沟道长度L为微晶半导体层109a和微晶半导体层109b之间的距离a、杂质半导体层115a的端部和微晶半导体层109a的端部之间的距离b以及杂质半导体层115b和微晶半导体层109b之间的距离c的总合。对于沟道长度L，通过使微晶半导体层109a和微晶半导体层109b之间的距离a较短，并使杂质半导体层115a的端部和微晶半导体层109a的端部之间的距离b较长，并使杂质半导体层115b和微晶半导体层109b之间的距离c较长，来提高导通电流和迁移率。
此外，在本实施方式所示的薄膜晶体管中，微晶半导体层109a、微晶半导体层109b由使用相同的光掩模而形成的抗蚀剂掩模被蚀刻。由此，由于不需要将光掩模以亚微米水平的精度对准，所以可以使微晶半导体层109a和微晶半导体层109b之间的距离a的不均匀极小，并可以使它的距离为曝光装置的分辨率限度程度的距离。此外，通过使用相移掩模，可以使它的距离为曝光装置的分辨率限度以下的距离。当施加正的栅电压时将微晶半导体层109a和微晶半导体层109b之间的区域用作第二薄膜晶体管102的沟道形成区域，由于可以如上述所示那样使不均匀小，因此可以使衬底面中的各个晶体管的电特性的不均匀小。
通过采用使用相移掩模等的方法可以使第二薄膜晶体管102的沟道长度(即，距离a)较短，当使距离a较短时为了避免在第二薄膜晶体管102中产生短沟道效果，将成为栅极绝缘层的第一绝缘层107a形成为薄，即可。
另一方面，当对栅电极层105施加负电压时，即使在微晶半导体层109a、微晶半导体层109b中载流子被感应，由于第二薄膜晶体管102为截止，所以可以防止电流流过。由于第二薄膜晶体管102由非晶半导体层形成，所以不会产生泄漏路径(leak path)等，因而可以使截止电流为小。
如以上所说明那样，可以获得导通电流及迁移率高，并且截止电流小的薄膜晶体管。再者，本实施方式所说明的薄膜晶体管是亚阈值系数小，并且阈值电压不偏移或阈值电压的偏移小的电特性良好的薄膜晶体管。
连接源区和漏区的非晶半导体层113的表面(背沟道)具有凹凸形状，并且源区和漏区之间的距离较长。由此，流过源区和漏区之间的非晶半导体层113表面的漏电流的路径较长。从而，在源区和漏区之间，可以减少流过非晶半导体层113表面的漏电流，并可以使截止电流为小。
再者，栅电极层105与杂质半导体层115a及杂质半导体层115b之间除了绝缘层以外还设置有非晶半导体层113，由此可以使栅电极层105与杂质半导体层115a及杂质半导体层115b之间的距离增大。因此，可以减少在栅电极层105与杂质半导体层115a及杂质半导体层115b之间产生的寄生电容。
实施方式2
在本实施方式中，参照图2至图5B对图1A所示的薄膜晶体管的制造工序进行说明。
在具有非晶半导体层或微晶半导体层的薄膜晶体管中，n型的电场效应迁移率高于p型的电场效应迁移率，而适合使用于驱动电路。此外，优选形成在同一个衬底上的薄膜晶体管的极性全都为一样的极性，以便减少工序数。从而，在本实施方式中说明n型薄膜晶体管的制造工序。注意，当制造p型薄膜晶体管时也可以以同样的方式进行制造。
首先，参照图2至图5B对图1A所示的薄膜晶体管的制造工序进行说明。图3A至3E示出沿图2的A-B的截面图，图4A至4E示出沿图2的C-D的截面图。
首先，在衬底100上形成导电层104(参照图3A及图4A)。作为导电层104，可以使用在实施方式1中举出的栅电极层105的材料形成。导电层104使用溅射法、CVD法、镀敷法、印刷法或液滴喷出法等形成。
接着，在导电层104上涂敷抗蚀剂之后，通过使用第一光掩模的光刻工序形成抗蚀剂掩模。使用该抗蚀剂掩模对导电层104进行蚀刻而形成为所希望的形状，以形成栅电极层105。然后，去除抗蚀剂掩模。
接着，在衬底100及栅电极层105上形成第一绝缘层107a。作为第一绝缘层107a，可以与实施方式1同样由氮化硅形成。第一绝缘层107a使用CVD法或溅射法形成。
接着，在第一绝缘层107a上层叠形成第二绝缘层107b、微晶半导体层108以及缓冲层110(参照图3B及图4B)。与实施方式1同样对微晶半导体层108优选添加成为供体的杂质元素。以下说明微晶半导体层108的成膜方法。
在等离子体CVD装置的反应室内，将包含硅的淀积性气体和氢混合，由辉光放电等离子体可以形成微晶半导体层108。通过将氢的流量稀释为包含硅的淀积性气体的流量的10倍至2000倍，优选为50倍至200倍来可以形成微晶半导体层。衬底的加热温度为100℃至300℃，优选为120℃至220℃。此外，通过对上述原料气体混合包含磷、砷、锑等的气体，可以添加成为供体的杂质元素。在此，对硅烷、氢和稀有气体的混合气体(或氢和稀有气体中的任一个)混合磷化氢，由辉光放电形成包含磷的微晶硅层。
在此，辉光放电等离子体的产生可以通过施加1MHz至20MHz(代表性的为13.56MHz)的高频电力，或大于20MHz且到120MHz左右(代表性的为27.12MHz、60MHz)的高频电力而实现。
此外，作为包含硅的淀积性气体的代表性例子，有SiH4、Si2H6等。
此外，不对微晶半导体层109a及微晶半导体层109b直接进行成为供体的杂质元素的添加，而通过在第二绝缘层107b中包含成为供体的杂质元素来实现对微晶半导体层109a及微晶半导体层109b添加成为供体的杂质元素。或者，也可以在第一绝缘层107a中包含成为供体的杂质元素。在第一绝缘层107a及第二绝缘层107b的两者中可以包含成为供体的杂质元素。
或者，当形成微晶半导体层109a及微晶半导体层109b时，不但使微晶半导体层109a及微晶半导体层109b包含成为供体的杂质元素而且还使第一绝缘层107a及第二绝缘层107b中也包含成为供体的杂质元素。
当作为第一绝缘层107a形成添加有成为供体的杂质元素的绝缘层时，对绝缘层的原料气体混合包含成为供体的杂质元素的气体而形成第一绝缘层107a即可。例如，通过使用硅烷、氨及磷化氢的等离子体CVD法可以形成包含磷的氮化硅。此外，当作为第二绝缘层107b形成添加有成为供体的杂质元素的绝缘层时，通过使用硅烷、一氧化二氮、氨及磷化氢的等离子体CVD法可以形成包含磷的氧氮化硅层。
或者，在形成这些层之前，可以在成膜装置的反应室内导入包含成为供体的杂质元素的气体，并将成为供体的杂质元素吸附到衬底100的表面及反应室内墙。然后，进行成膜，可以一边吸收成为供体的杂质元素一边形成半导体层。
此外，可以对第二绝缘层107b表面进行等离子体处理。该等离子体处理可以通过将代表性的氢等离子体、氨等离子体、H2O等离子体、氦等离子体、氩等离子体或氖等离子体等的等离子体暴露到第二绝缘层107b表面来进行。其结果，可以减少产生在第二绝缘层107b表面的缺陷。这是因为通过该处理，可以终止第二绝缘层107b表面的悬空键。
接着，形成缓冲层110。作为缓冲层110形成非晶半导体层。通过使用包含硅的淀积性气体的等离子体CVD法形成非晶半导体层即可。或者通过使用选自氦、氩、氪、氖中的一种或多种的稀有气体元素稀释包含硅的淀积性气体可以形成非晶半导体层。通过将氢的流量稀释为包含硅的淀积性气体的流量的0倍至50倍，优选为0倍至10倍，更优选为2倍至5倍来可以形成非晶半导体层。此外，通过使用硅烷气体的流量的1倍至10倍，优选1倍至5倍的氢，可以形成包含氢的非晶半导体层。另外，在形成气体中可以添加氟或氯等卤素。
此外，非晶半导体层也可以在氢或稀有气体中使用硅的靶子进行溅射来形成。
优选通过使用等离子体CVD法在300℃至400℃的温度下形成缓冲层110。通过该处理将氢供应到微晶半导体层108，可以获得与当使微晶半导体层108氢化时同样的效果。换言之，通过在添加有成为供体的杂质元素的半导体层上使用上述条件形成缓冲层110，可以在微晶半导体层108中扩散氢，而终止悬空键。
此外，通过设置缓冲层110，可以防止包含在微晶半导体层中的晶粒表面的自然氧化。缓冲层110可以包含氢、氮或卤素。尤其是在非晶半导体层和微晶半导体层的晶粒接触的区域中，容易因局部应力而产生裂缝。当该裂缝与氧接触时晶粒氧化，而形成氧化硅。然而，通过设置缓冲层110，可以防止包含在微晶半导体层中的晶粒的氧化。此外，若使缓冲层110的厚度较厚，则薄膜晶体管的耐压提高，由于高电压，可以防止薄膜晶体管的退化。
接着，在缓冲层110上涂敷抗蚀剂之后，通过使用第二光掩模的光刻工序形成抗蚀剂掩模。使用该抗蚀剂掩模而对缓冲层110及微晶半导体层108进行蚀刻以形成为所希望的形状，在形成薄膜晶体管的区域中，形成彼此相离地设置的第二绝缘层107ba及第二绝缘层107bb、彼此相离地设置的微晶半导体层109a及微晶半导体层109b以及彼此相离地设置的缓冲层111a及缓冲层111b(参照图3C及图4C)。然后，去除抗蚀剂掩模。
在去除抗蚀剂掩模之后，将缓冲层111a及缓冲层111b用作掩模对第二绝缘层107b蚀刻，而形成第二绝缘层107ba及第二绝缘层107bb。通过该工序，除了第二绝缘层107b以外，也对不与缓冲层111a及缓冲层111b重叠的区域的第一绝缘层107a的一部分进行蚀刻。
接着，形成非晶半导体层112、以及添加有赋予一种导电型的杂质元素的杂质半导体层114。
非晶半导体层112可以以与缓冲层110同样的材料及形成方法来形成。
此外，当形成非晶半导体层112时，在对等离子体CVD装置的成膜室内墙预涂氮氧化硅层、氮化硅层、氧化硅层以及氧氮化硅层中的任何层之后，将氢的流量稀释为包含硅的淀积性气体的流量的0倍至50倍，优选为0倍至10倍，更优选为2倍至5倍，而形成半导体层，在膜中一边吸收存在于成膜室内墙的氧及氮等一边堆积膜，因此可以不使其结晶化而形成致密的非晶半导体层。注意，在非晶半导体层112的一部分中可以包含微晶粒。
在本实施方式中，由于形成n型薄膜晶体管，因此通过使用包含硅的淀积性气体和磷化氢的等离子体CVD法可以形成添加有赋予一种导电型的杂质元素的杂质半导体层114。此外，当形成p型薄膜晶体管时，通过使用包含硅的淀积性气体和乙硼烷的等离子体CVD法来可以形成添加有赋予一种导电型的杂质元素的杂质半导体层114。
在微晶半导体层108、缓冲层110、非晶半导体层112及杂质半导体层115a的形成工序中辉光放电等离子体的产生可以通过施加1MHz至20MHz(代表性的13.56MHz)的高频电力，或大于20MHz且到120MHz左右(代表性的27.12MHz、60MHz)的高频电力而实现。
作为导电层116，可以使用在实施方式1中举出的布线层117a及布线层117b的材料形成。导电层116使用CVD法、溅射法、印刷法或液滴喷出法等形成。注意，虽然在图3D和3E中以单层形成导电层116，但是也可以与实施方式1同样层叠多个导电层来形成。
接着，在导电层116上涂敷抗蚀剂。作为抗蚀剂，可以使用正型抗蚀剂或负型抗蚀剂。在此说明使用正型抗蚀剂的情况。
接着，通过作为第三光掩模使用多级灰度掩模，对抗蚀剂照射光之后进行显影，形成抗蚀剂掩模119(参照图3D及图4D)。
抗蚀剂掩模119可以通过使用一般的多级灰度掩模来形成。在此，以下参照图5A和5B说明多级灰度掩模。
在此，多级灰度掩模是指可以以多个阶段的光量进行曝光的掩模，代表性的可以以曝光区域、半曝光区域以及非曝光区域的三个阶段进行曝光。通过使用多级灰度掩模，可以以进行一次的曝光及显影的工序形成具有多个(代表为两种)厚度的抗蚀剂掩模。由此，通过使用多级灰度掩模，可以减少光掩模的数量。
图5A及图5B是示出代表性的多级灰度掩模的截面图。图5A表示灰度掩模140，图5B表示半色调掩模145。
图5A所示的灰度掩模140由在具有透光性的衬底141上使用遮光膜形成的遮光部142、以及根据遮光膜的图案设置的衍射光栅部143构成。
衍射光栅部143通过具有以用于曝光的光的分辨极限以下的间隔设置的槽缝、点或网眼等，来控制光的透光量。此外，设置在衍射光栅部143的槽缝、点或网眼既可以为周期性的，又可以为非周期性的。
作为具有透光性的衬底141可以使用石英等形成。构成遮光部142及衍射光栅部143的遮光膜使用金属膜形成即可，优选使用铬或氧化铬等设置。
在对灰度掩模140照射用于曝光的光的情况下，如图5A所示，重叠于遮光部142的区域的透光率为0％，不设置遮光部142及衍射光栅部143的区域的透光率为100％。此外，根据衍射光栅的槽缝、点或网眼的间隔等衍射光栅部143的透光率可以被调整为大约10％至70％的范围内。
图5B所示的半色调掩模145由在具有透光性的衬底146上使用半透光膜形成的半透光部147、以及使用遮光部形成的遮光部148构成。
半透光部147可以使用MoSiN、MoSi、MoSiO、MoSiON、CrSi等的膜形成。遮光部148使用与灰度掩模的遮光部同样的金属膜形成即可，优选使用铬或氧化铬等。
在对半色调掩模145照射用于曝光的光的情况下，如图5B所示，重叠于遮光部148的区域的透光率为0％，不设置遮光部148及半透光部147的区域的透光率为100％。此外，根据形成的材料的种类或形成的膜厚等半透光部147的透光率可以被调整为大约10％至70％的范围内。
通过使用多级灰度掩模进行曝光及显影，可以形成具有膜厚度不同的区域的抗蚀剂掩膜。
接着，通过使用抗蚀剂掩模119，将非晶半导体层112、添加有赋予一种导电型的杂质元素的杂质半导体层114以及导电层116蚀刻而分离。其结果，可以形成非晶半导体层121、添加有赋予一种导电型的杂质元素的杂质半导体层123以及导电层125(参照图3E及图4E)。
接着，对抗蚀剂掩模119进行灰化处理。通过对抗蚀剂掩模119进行灰化处理，抗蚀剂掩模的面积缩小，厚度减薄。在此，其膜厚度薄的区域的抗蚀剂(与栅电极层105的一部分重叠的区域)被去除，如图3E所示那样，可以形成被分离的抗蚀剂掩模127。
接着，通过使用抗蚀剂掩模127对导电层125进行蚀刻而将其分离。其结果，可以形成布线层117a及布线层117b。通过使用抗蚀剂掩模127对导电层125进行湿蚀刻，选择性地蚀刻导电层125的端部。其结果，可以形成比抗蚀剂掩模127面积小的布线层117a及布线层117b。
在栅电极层105和布线层117a的交叉部(图2A中的C-D截面的位置)中，除了第一绝缘层107a以外，还形成有第二绝缘层107bc、微晶半导体层109c、缓冲层111c以及非晶半导体层121，以可以使栅电极层105和布线层117a之间的距离增大。由此，可以降低栅电极层105和布线层117a的交叉部的寄生电容。图4A至4E表示栅电极层105和布线层117a的交叉部的制造工序。
接着，通过使用抗蚀剂掩模127，对添加有赋予一种导电型的杂质元素的杂质半导体层123进行蚀刻，而形成一对杂质半导体层115a及杂质半导体层115b。此外，在该蚀刻工序中，也对非晶半导体层121的一部分进行蚀刻，而形成非晶半导体层113。
在此，布线层117a及布线层117b的端部与杂质半导体层115a及杂质半导体层115b的端部不一致，并在布线层117a及布线层117b的端部的外侧形成杂质半导体层115a及杂质半导体层115b的端部。然后，去除抗蚀剂掩模127。
在去除抗蚀剂掩模127之后，进行H2O等离子体处理即可。在此，代表性地将被气化的水通过等离子体放电而产生自由基，并对被照射面照射该自由基来可以进行H2O等离子体处理。通过对非晶半导体层113、一对杂质半导体层115a及杂质半导体层115b以及布线层117a及布线层117b进行H2O等离子体处理，可以实现薄膜晶体管的高速工作，并可以进一步提高导通电流。此外，可以降低截止电流。
通过上述步骤，可以制造图1A所示的薄膜晶体管。通过如以上所说明那样制造的薄膜晶体管为截止电流低，导通电流高，并能够高速工作的薄膜晶体管。此外，可以制造将该薄膜晶体管用作像素电极的开关元件的元件衬底。另外，在本实施方式中，与一般的反交错型薄膜晶体管的制造工序相比，由于将导电层及缓冲层蚀刻为所希望的形状，所以使用的光掩模的数量增加一个。但是，由于作为用于将非晶半导体层、杂质半导体层以及布线层蚀刻为所希望的形状的光掩模使用多级灰度掩模，所以与不使用多级灰度掩模而制造的现有的薄膜晶体管的制造工序相比，在整个工序中不增加掩模的数量来可以形成薄膜晶体管。
实施方式3
在本实施方式中，参照图6至图8D对图1B所示的薄膜晶体管的制造工序进行说明。图7A至7D示出图6的A-B的截面图，图8A至8D示出C-D的截面图。
首先，与实施方式2同样形成栅电极层105。接着，在栅电极层105及衬底100上形成第一绝缘层107a。虽然在图7A至7D中以单层形成第一绝缘层107a，但是可以如实施方式1所说明那样层叠多个绝缘层。然后，与实施方式2同样在第一绝缘层107a上，按顺序层叠彼此相离地设置的第二绝缘层107ba和第二绝缘层107bb、彼此相离地设置的微晶半导体层109a及微晶半导体层109b以及彼此相离地设置的缓冲层111a及缓冲层111b。接着，在缓冲层110上涂敷抗蚀剂。接着，通过使用由光刻工序形成的抗蚀剂掩模，对微晶半导体层108及缓冲层110进行蚀刻，形成微晶半导体层109a、微晶半导体层109b、缓冲层111a及缓冲层111b。
接着，形成非晶半导体层112及杂质半导体层114(参照图7A)。
接着，在杂质半导体层114上涂敷抗蚀剂之后，通过使用由光刻工序形成的抗蚀剂掩模，将杂质半导体层114及非晶半导体层112蚀刻为所希望的形状，以在形成薄膜晶体管的区域中形成非晶半导体层152a及杂质半导体层154a(参照图7B)。此外，在栅极布线和源极布线交叉的区域中，形成非晶半导体层152b及杂质半导体层154b。然后，去除抗蚀剂掩模。此外，非晶半导体层152a覆盖微晶半导体层109a及微晶半导体层109b的侧面。
接着，形成导电层116(参照图7C)。
接着，在导电层116上涂敷抗蚀剂之后，通过使用由光刻工序形成的抗蚀剂掩模，将导电层116蚀刻为所希望的形状，而形成布线层156a及布线层156b(参照图7D)。
在栅电极层105及布线层156b的交叉部中，除了第一绝缘层107a以外，还形成有微晶半导体层109c、缓冲层111c以及非晶半导体层152b，以可以使栅电极层105和布线层156b之间的距离增大。由此，可以降低栅电极层105和布线层156b的交叉部的寄生电容。此外，图8A至8D表示栅电极层105及布线层156b的交叉部的制造工序。
接着，使用抗蚀剂掩模对添加有赋予一种导电型的杂质元素的杂质半导体层154a进行蚀刻，而形成杂质半导体层158a及杂质半导体层158b。此外，通过进行该工序，非晶半导体层152a也被蚀刻，并形成由于其一部分被蚀刻而形成有凹部的非晶半导体层160。像这样，可以以同一个工序形成源区及漏区、以及非晶半导体层160的凹部。然后，去除抗蚀剂掩模。
此外，在抗蚀剂掩模的去除之后，进行H2O等离子体处理即可。代表性地将被气化的水通过等离子体放电而产生自由基，并对被照射面照射该自由基来可以进行H2O等离子体处理。通过对非晶半导体层160、杂质半导体层158a及杂质半导体层158b以及布线层156a及布线层156b进行H2O等离子体处理，可以实现薄膜晶体管的高速工作，并可以进一步提高导通电流。此外，可以降低截止电流。
通过上述步骤，可以制造薄膜晶体管。
如上所示，可以制造截止电流低，导通电流高，并能够高速工作的薄膜晶体管。此外，可以制造将该薄膜晶体管用作像素电极的开关元件的元件衬底。另外，在整个制造工序中使用的光掩模的数量与实施方式2相同。
实施例1
在本实施例中，说明实施方式1所说明的薄膜晶体管的I-V特性的测定结果。
在本实施例中，使用玻璃衬底。作为栅电极层，通过使用溅射法形成大约150nm的钼层，通过分别使用CVD法，作为第一绝缘层形成大约300nm的氮化硅层，以及作为第二绝缘层形成大约10nm的氧氮化硅层。作为微晶半导体层通过使用CVD法形成大约20nm的微晶硅层。作为缓冲层通过使用CVD法形成大约20nm的非晶硅层。作为非晶半导体层通过使用CVD法形成大约70nm的非晶硅层。作为杂质半导体层通过使用CVD法形成大约50nm的包含磷的非晶硅层。作为布线层通过使用溅射法形成大约300nm的钼层。在布线层上通过使用CVD法形成大约300nm的氮化硅层作为保护层。
此外，在上述层的形成中，溅射法在处理室内的压力为0.3Pa的氩气分中进行。另外，在CVD法中，温度为大约280℃。
以硅烷气体的流量为大约10sccm，使用氢被稀释为大约20倍的磷化氢的流量为大约30sccm，氢的流量为大约1500sccm的条件形成微晶半导体层。
首先，将衬底暴露到氨气氛中60秒，然后以硅烷的流量为10sccm，氢的流量为1500sccm的条件形成非晶半导体层，然后以硅烷的流量为280sccm，氢的流量为300sccm的条件形成非晶半导体层。
图9示出漏极电压(源极和漏极之间的电位差)为1V时的栅极电压(横轴)和漏极电压(纵轴)，并示出此时的迁移率。
如图9所示那样，根据本发明的方式的薄膜晶体管是导通电流高，截止电流低，并且迁移率高的具有优良的开关特性的薄膜晶体管。
本说明书根据2008年3月18日在日本专利局受理的日本专利申请编号2008-070451而制作，所述申请内容包括在本说明书中。

Claims (10)

1.一种薄膜晶体管，包括：
栅电极层；
所述栅电极层上的第一绝缘层；
所述第一绝缘层上的一对第二绝缘层，其中与所述栅电极层的至少一部分重叠，并在沟道长度方向上彼此相离地设置所述第二绝缘层；
所述一对第二绝缘层上的一对微晶半导体层，其中接触于所述第二绝缘层并彼此相离地设置所述一对微晶半导体层；
所述第一绝缘层、所述一对第二绝缘层及所述一对微晶半导体层上的非晶半导体层，其中在所述一对微晶半导体层之间设置所述非晶半导体层的一部分；以及
所述非晶半导体层上的一对杂质半导体层，其中与所述栅电极层的至少一部分重叠，并彼此相离地设置所述一对杂质半导体层，以便形成源区及漏区，
其中，所述第一绝缘层为氮化硅层，
并且，所述一对第二绝缘层为氧氮化硅层。
2.一种薄膜晶体管，包括：
栅电极层；
所述栅电极层上的第一绝缘层；
接触于所述第一绝缘层上的至少一部分的非晶半导体层；
所述非晶半导体层上的一对杂质半导体层，其中彼此相离地设置所述一对杂质半导体层，以便形成源区及漏区；
所述第一绝缘层和所述非晶半导体层之间的一对第二绝缘层，其中彼此相离地设置所述一对第二绝缘层；以及
接触于所述一对第二绝缘层上的一对微晶半导体层，其中与所述一对杂质半导体层的至少一部分重叠，并彼此相离地设置所述一对微晶半导体层，
其中，所述第一绝缘层为氮化硅层，
并且，所述一对第二绝缘层为氧氮化硅层。
3.一种薄膜晶体管，包括：
栅电极层；
所述栅电极层上的第一绝缘层；
所述第一绝缘层上的一对第二绝缘层；
接触于一对第二绝缘层上的一对微晶半导体层；
所述一对微晶半导体层上的非晶半导体层；以及
所述非晶半导体层上的源区及漏区，
其中，在所述一对微晶半导体层之间设置所述非晶半导体层的一部分，以及
并且，所述第一绝缘层为氮化硅层，所述一对第二绝缘层为氧氮化硅层。
4.根据权利要求1至3中任一项所述的薄膜晶体管，其中与所述第二绝缘层重叠的所述第一绝缘层的第一部分厚于不与所述第二绝缘层重叠而与所述栅电极层重叠的所述第一绝缘层的第二部分。
5.根据权利要求1至3中任一项所述的薄膜晶体管，其中所述微晶半导体层的侧面与所述第二绝缘层的侧面一致。
6.根据权利要求1至3中任一项所述的薄膜晶体管，其中所述一对微晶半导体层的导电率为1×10-5S·cm-1以上且5×10-2S·cm-1以下。
7.根据权利要求1至3中任一项所述的薄膜晶体管，其中所述一对微晶半导体层包含成为供体的杂质元素。
8.根据权利要求7所述的薄膜晶体管，其中所述一对微晶半导体层中的所述杂质元素的浓度为1×1018cm-3以上且1×1021cm-3以下。
9.根据权利要求1至3中任一项所述的薄膜晶体管，其中所述非晶半导体层为非晶硅层。
10.根据权利要求1至3中任一项所述的薄膜晶体管，其中所述一对微晶半导体层包含磷和硅。
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