CN101488451A - 在厚膜soi材料顶层硅与介质埋层界面处形成图形化半导体埋层的方法 - Google Patents

Abstract

本发明公开了一种在厚膜SOI材料顶层硅与介质埋层界面处形成图形化半导体埋层的方法，涉及SOI功率器件的材料制备技术领域，本发明通过a.在顶层硅背面生长阻挡层；b.在阻挡层上淀积光刻胶并刻蚀出掩模图形；c.对顶层硅进行离子注入；d.对顶层硅去胶清洗后高温热氧化生长SiO₂层；e.顶层硅的氧化层面和衬底片键合，或者顶层硅的氧化层面和衬底片的氧化层面键合形成完整的材料这五个步骤，充分利用了顶层硅上SiO₂层生长和与衬底片键合两个高温过程对图形化半导体埋层进行两次推结，既适用于全介质隔离工艺，又适用于自隔离工艺的SOI功率器件的相关功率集成电路中。

Description

在厚膜SOI材料顶层硅与介质埋层界面处形成图形化半导体埋层的方法

技术领域

本发明涉及半导体功率器件和功率集成技术领域，确切地说涉及一种在SOI(Silicon-On-Insulator)材料顶层硅(Si)和介质埋层(SiO₂层)界面处形成图形化半导体埋层的方法，为功率集成电路和分立功率器件提供SOI衬底材料，特别涉及SOI功率器件和SOI功率集成电路的材料制备技术领域。

背景技术

SOI技术因其具有更高的工作速度和集成度、更好的绝缘特性、更强的抗辐射能力以及无可控硅自锁效应而得到广泛关注和应用。SOI功率器件是SOI功率集成电路的核心器件。为了得到更高的阻断耐压，国内外众多学者提出系列新结构SOI功率器件，并围绕着新结构SOI材料的实现做了大量工作。

用于功率器件的一种实用的解决方案是在SOI材料顶层硅的下界面生成杂质浓度较顶层硅更高的半导体埋层，以提高SOI功率器件界面处半导体埋层和介质埋层的电场，从而提高器件耐压。半导体埋层形状可以是全域性的埋层，也可以是图形化的埋层。如果采用全域性的埋层，可以避免双面对位，但必须使用工艺成本较高的全介质隔离工艺，如果采用自隔离工艺，必须使用图形埋层和双面对位工艺。

常规情况下，在SOI材料的顶层硅与介质埋层界面处生成半导体埋层有如下几种方法：①如果需要的顶层硅较薄，则从SOI材料顶层硅的表面注入高能离子，再用退火的方式生成半导体埋层，缺点是对顶层硅表面有注入损伤，能量越高损伤越严重，某些情况下可能导致顶层硅非晶化，并且埋层结深较浅；②如果需要的顶层硅较厚，则需要采用注氧隔离(SIMOX)技术或者智能剥离(smart-cut)技术首先形成SOI材料，其顶层硅较薄(≤1μm)，接着从SOI材料顶层硅的表面注入高能离子加退火生成半导体埋层，然后外延得到所需厚度的顶层硅。缺点是如果外延太厚，则埋层图形在外延层中漂移，导致顶层硅表面的器件与半导体埋层对位困难，器件性能下降，且外延成本高；如外延太薄，则外延层埋层的质量难以保证，材料的迁移率低，降低芯片的速度和跨导等参数，同时这种方法也只能得到结深较浅的半导体埋层；③键合前，在顶层硅背面图形注入高能离子，然后推结，再淀积SiO₂层，最后和衬底片键合并减薄顶层硅。这种方法多用做三极管的引出电极或防止双极性晶体管穿通，其半导体埋层结深较浅，浓度较高。不足之处是淀积的SiO₂层疏松，临界击穿电场低，且与Si接触的界面特性差，并且必须使用双面对位技术。④该方法类似第三种方法，不同之处在于顶层硅内注入离子剂量较低，推结后浓度相对较低，多应用于功率器件，SiO₂层是在衬底片表面高温热氧化生长，再和顶层硅键合，缺点是SiO₂层只能在单片硅片上生长，在保证SiO₂层质量，特别是SiO₂层和顶层硅键合面的质量的前提下，SiO₂层厚度会受到限制(通常≤3μm)，难以满足很多需要较厚的SiO₂层的功率器件及功率集成电路的需要。而且SiO₂层和已经损伤的顶层硅下界面直接键合，导致顶层硅下界面临界击穿电场低，器件提前击穿。一般都采用全域半导体埋层或者结合双面对位工艺及全介质隔离工艺实施图形化半导体埋层，这又导致了工艺成本的大幅上升。

发明内容

为解决上述技术问题，同时实现器件耐高压，本发明提出了一种顶层硅表面无注入损伤，工艺简单，可控性好，成本低的在厚膜SOI材料顶层硅与介质埋层界面处形成图形化半导体埋层的方法。采用本方法，充分利用了顶层硅上SiO₂层生长和与衬底片键合两个高温过程对图形化半导体埋层进行两次推结，既适用于全介质隔离工艺，又适用于自隔离工艺的SOI功率器件的相关功率集成电路中。

本发明是通过如下技术方案实现的：

一种在厚膜SOI材料顶层硅与介质埋层界面处形成图形化半导体埋层的方法，其特征在于步骤如下：

a、在顶层硅的背面上生长阻挡层，阻挡层为SiO₂或Si₃N₄材料，阻挡层的厚度为20～800nm，所述顶层硅的背面是指顶层硅与介质埋层接触的面；

b、在所述阻挡层上淀积一层离子注入时的掩蔽材料，并在掩蔽材料上形成所需的图形，掩蔽材料的淀积厚度为0.5～1.5μm；

c、在经b步骤处理后的顶层硅背面进行离子注入，注入剂量为1×10¹²～1×10¹³cm^-2，注入能量为10～300keV，从而形成图形化半导体埋层，注入后所述图形化半导体埋层的导电类型与注入前相反；

d、经离子注入后，清除顶层硅上的所述掩蔽材料和阻挡层，并对所述顶层硅进行高温热氧化生长SiO₂层，氧化条件为：常压下湿氧氧化，氧化温度为1000～1150℃，氧化时间为1～24个小时，氧化后形成的SiO₂层的厚度控制在3μm以内，在所述高温热氧化过程中，对离子注入的图形化半导体埋层进行第一次推结；

e、将经d步骤后形成的顶层硅的氧化层面与衬底片的表面进行键合，键合的温度为1050～1150℃，键合时间为4～6小时，在含氧气氛中进行，在键合过程中，对离子注入的图形化半导体埋层进行第二次推结，从而形成完整的SOI材料。

所述a步骤中，本发明更优的技术方案是：阻挡层是高温热氧化的SiO₂薄膜，阻挡层的厚度为50～200nm。

所述b步骤中，掩蔽材料为光刻胶、SiO₂或Si₃N₄，后两种称为硬掩蔽材料，所述光刻胶为正性光刻胶或者负性光刻胶，光刻胶的厚度为0.5～1.5μm。

光刻出来的图形为密排的正六边形，图形内部完全显示阻挡层，图形之间的间距部分被所述掩蔽材料所覆盖，图形边长为5～200μm，图形间距为5～50μm。

本发明更优的技术方案是：所述图形边长为20～80μm，所述图形间距为10～30μm。

本发明更优的技术方案是：所述c步骤中，注入离子的注入剂量为2.5×10¹²～4.5×10¹²cm^-2，注入能量为30～150keV。

所述c步骤中，顶层硅的材质为Si时，在P型顶层硅上注入的离子为As。

所述d步骤的氧化条件中，本发明更优的技术方案是：在常压下湿氧氧化之前，先进行干氧氧化，氧化时间为0.5小时，氧化温度为1000～1200℃，然后再进行湿氧氧化。

在所述e步骤的键合步骤前，对所述衬底片的一面生长SiO₂层，根据SiO₂层的生长厚度不同，采用以下三种工艺对绝缘材料埋层进行氧化处理从而生长SiO₂层：如果控制SiO₂层的生长厚度≤3μm，则采用常压下湿氧氧化，氧化温度为1000～1150℃，氧化时间为1～24个小时；如果控制SiO₂层的生长厚度在3～5μm范围内调整，或整个工艺需要减少高温时间，则采用高压氧化条件，5～10个大气压下氧化，氧化温度为1000～1150℃，氧化时间为1～24个小时；如果控制SiO₂层的生长厚度在大于5μm，则采用高温热氧化和低温淀积SiO₂层相结合的工艺形成SiO₂层，淀积条件为：温度600℃～900℃，时间0.5小时～20个小时，采用多次淀积、多次增密的形式形成满足厚度要求的SiO₂，且SiO₂较致密。

所述三种工艺可以采用选择其中一种，二种或三种任意结合生长SiO₂层，生长的SiO₂层厚度在0～20μm范围内调整。

在所述d步骤中，清除顶层硅上的所述掩蔽材料和阻挡层后还需要对顶层硅进行彻底清洗处理。

所述e步骤后，减薄顶层硅至所需厚度(10～50μm，常用的厚度小于30μm)，在顶层硅表面进行常规的CMOS工艺流程，完成后续的器件和电路设计。

本发明的优点表现在：

1、与现有技术相比，本发明从顶层硅的背面进行离子注入，并充分利用了顶层硅上SiO₂层生长和与衬底片键合两个高温过程对图形化半导体埋层进行两次推结，这样可以避免顶层硅表面因离子注入带来的损伤和污染，且有效地降低工艺成本，缩短材料制备时间，同时工艺简单，可控性好，成本低；先对顶层硅注入离子形成图形化半导体埋层，然后高温热氧化生长SiO₂层，保证了SiO₂层的致密性和完整性，又保证了顶层硅与SiO₂层之间良好的界面特性，缺陷密度低，临界击穿电场高，提高了顶层硅和SiO₂层的界面质量，同时高温热氧化生长SiO₂层也对图形半导体埋层进行推结；在顶层硅的背面上生长阻挡层，用于阻止离子注入过程中对顶层硅的损伤和污染，也可控制结深；只需要调整离子注入剂量和能量，就可以实现实际所需要的图形化半导体埋层的浓度分布和结深；只需要调整SiO₂层的生长条件和形成方式，就可以在非常大的范围内改变SiO₂层的厚度，并且能够保证顶层硅和SiO₂层界面、键合界面的质量的稳定和可靠。

2、“阻挡层是高温热氧化的SiO₂薄膜，阻挡层的厚度为50～200nm”，这样能进一步降低顶层硅的表面损伤和污染；“光刻出来的图形为密排的正六边形，图形内部完全显示阻挡层，图形之间的间距部分被所述掩蔽材料所覆盖，图形边长为5～200μm，图形间距为5～50μm”，由于功率器件多做成尺寸较大的圆形，采用密排正六边形图形埋层，相对于方形、三角形等图形而言，在不采用双面对位的情况下，器件图形与埋层图形对称性更好，采用密排正六边形图形埋层以保证功率器件的耐压，并能在功率集成电路中实现高压器件和低压控制电路间自隔离，大大降低了实际工业生产的工艺成本；“顶层硅的材质为Si时，在P型顶层硅上注入的离子为As”，因其晶格常数和Si接近，且扩散系数较其它常用N型杂质小，因此结深和浓度分布更能准确控制；“在所述e步骤的键合步骤前，对所述衬底片的一面生长SiO₂层”，这样，在顶层硅的背面和衬底片表面均生长SiO₂层，键合后可以得到较厚的介质埋层，同时衬底片可采用多种氧化工艺来实现较厚的SiO₂层，然后再在两个SiO₂层界面处进行键合，这同时保证了顶层硅与SiO₂层间良好的界面特性；如果所需SiO₂层厚度较薄，衬底片可不氧化，直接和顶层硅上的SiO₂层下界面进行键合，由于SiO₂层为高温热氧化生长而成，衬底片表面没有任何损伤，从而也保证了键合质量的可靠和稳定；为避免双面对位工艺及全介质隔离工艺带来的昂贵的工艺成本，本发明采用密排正六边形图形埋层以保证功率器件的耐压，并能在功率集成电路中实现高压器件和低压控制电路间自隔离。

附图说明

下面将结合说明书附图和具体实施方式对本发明作进一步的详细说明，其中：

图1为在厚膜SOI材料上生长图形化半导体埋层的制备过程示意图：其中

图1a为在顶层硅表面生长阻挡层后的示意图

图1b为在顶层硅上覆盖掩蔽材料并在掩蔽材料上形成所需图形后的示意图

图1c为离子注入的掩模版图形(密排正六边形)

图1d为对顶层硅进行离子注入的示意图

图1e为对去除掩蔽材料和阻挡层，生长SiO₂层之后的示意图

图1f为在衬底片表面生长SiO₂层后的示意图

图1g为顶层硅的氧化层面和衬底片键合，或者顶层硅的氧化层面和衬底片的氧化层面键合后的示意图

附图标记：

1、顶层硅；2、衬底片；3、阻挡层；4、掩蔽材料；5、离子注入过程；6、顶层硅上所生长的SiO₂层；7、图形半导体埋层；8、衬底片上所生长的SiO₂层；9、键合后形成的SiO₂层，即介质埋层。

具体实施方式

实施例1

一种在厚膜SOI材料顶层硅与介质埋层界面处形成图形化半导体埋层的方法，其特征在于步骤如下：

a、在顶层硅的背面上生长阻挡层，阻挡层为SiO₂或Si₃N₄材料，阻挡层的厚度为20～800nm，所述顶层硅的背面是指顶层硅与介质埋层接触的面；

b、在所述阻挡层上淀积一层离子注入时的掩蔽材料，并在掩蔽材料上形成所需的图形，掩蔽材料的淀积厚度为0.5～2.5μm；

c、在经b步骤处理后的顶层硅背面进行离子注入，注入剂量为1×10¹²～1×10¹³cm^-2，注入能量为10～300keV，从而形成图形化半导体埋层，注入后所述图形化半导体埋层的导电类型与注入前相反；

d、经离子注入后，清除顶层硅上的所述掩蔽材料和阻挡层，并对所述顶层硅进行高温热氧化生长SiO₂层，氧化条件为：常压下湿氧氧化，氧化温度为1000～1150℃，氧化时间为1～24个小时，氧化后形成的SiO₂层的厚度控制在3μm以内，在所述高温热氧化过程中，对离子注入的图形化半导体埋层进行第一次推结；

e、将经d步骤后形成的顶层硅的氧化层面与衬底片的表面进行键合，键合的温度为1050～1150℃，键合时间为4～6小时，在含氧气氛中进行，在键合过程中，对离子注入的图形化半导体埋层进行第二次推结，从而形成完整的SOI材料。

实施例2

在实施例1的基础上，本发明更优的实施方式是：阻挡层是高温热氧化的SiO₂薄膜，阻挡层的厚度为50～200nm，从而进一步降低顶层硅的表面损伤和污染。

实施例3

在实施例1的基础上，本发明更优的实施方式是：所述光刻胶为正性光刻胶或者负性光刻胶，光刻胶的厚度为0.5～1.5μm。光刻出来的图形为密排的正六边形，图形内部完全显示阻挡层，图形之间的间距部分被所述掩蔽材料所覆盖，图形边长为5～200μm，图形间距为5～50μm。

实施例4

在实施例3的基础上，本发明更优的实施方式是：所述图形边长为20～80μm，所述图形间距为10～30μm。

实施例5

在实施例1的基础上，本发明更优的实施方式是：所述c步骤中，注入离子的注入剂量为2.5×10¹²～4.5×10¹²cm^-2，注入能量为30～150keV。所述c步骤中，顶层硅的材质为Si时，在P型顶层硅上注入的离子为As。

实施例6

在实施例1的基础上，本发明更优的实施方式是：所述d步骤的氧化条件中，在常压下湿氧氧化之前，先进行干氧氧化，氧化时间为0.5小时，氧化温度为1000～1200℃，然后再进行湿氧氧化。

实施例7

在实施例1的基础上，本发明更优的实施方式是：在所述e步骤的键合步骤前，对所述衬底片的一面生长SiO₂层，根据SiO₂层的生长厚度不同，采用以下三种工艺对绝缘材料埋层进行氧化处理从而生长SiO₂层：如果控制SiO₂层的生长厚度≤3μm，则采用常压下湿氧氧化，氧化温度为1000～1150℃，氧化时间为1～24个小时；如果控制SiO₂层的生长厚度在3～5μm范围内调整，或整个工艺需要减少高温时间，则采用高压氧化条件，5～10个大气压下氧化，氧化温度为1000～1150℃，氧化时间为1～24个小时；如果控制SiO₂层的生长厚度在大于5μm，则采用高温热氧化和低温淀积相结合的工艺形成SiO₂层，淀积条件为：温度600℃～900℃，时间0.5小时～20个小时，采用多次淀积、多次增密的形式形成满足厚度要求的SiO₂，且SiO₂较密。

所述三种工艺可以采用选择其中一种，二种或三种任意结合生长SiO₂层，生长的SiO₂层厚度在0～20μm范围内调整。

实施例8

在实施例1的基础上，本发明更优的实施方式是：在所述d步骤中，清除顶层硅上的所述掩蔽材料和阻挡层后还需要对顶层硅进行彻底清洗处理。

实施例9

根据上述所有实施例的描述，形成一个完整的SOI材料，减薄顶层硅至所需厚度(10～50μm，常用的厚度小于30μm)，在顶层硅表面进行常规的CMOS工艺流程，完成后续的器件和电路设计。

实施例10

下面描述本发明的一最佳实施实例：

在5寸P型(100)顶层硅—单晶硅片上，温度850℃，1个大气压条件下，干氧4小时氧化生长65nm SiO₂作为阻挡层。涂负胶(厚度1μm)，对掩模板曝光，去胶，得到密排正六边形掩模图形。注入砷离子，剂量4×10¹²cm^-2，能量150keV。然后刻蚀掉图形化负胶及阻挡层。在温度1050℃，一个大气压下条件下，11个小时湿氧高温热氧化生长厚度为2μm的SiO2，这个过程中对砷离子进行了第一次推结。5寸P型(100)衬底片—单晶硅片，在温度1050℃，一个大气压下条件下，11个小时湿氧高温热氧化生长厚度为2μm的SiO₂。在温度1150℃，90％氮气，10％氧气氛围中，将顶层硅和衬底片进行键合，持续4小时，这个过程中对砷离子进行第二次推结。键合牢固之后，对顶层硅进行减薄至所需厚度(例如20μm)，带有半导体图形埋层的SOI材料片就制备完成，接着就可以进行常规的CMOS工艺流片，完成所需设计的器件及电路。

本发明不限于上述实施例，根据上述实施例的描述，本领域的普通技术人员还可作出一些显而易见的改变，但这些改变均应落入本发明权利要求的保护范围之内。

Claims (10)

1、一种在厚膜SOI材料顶层硅与介质埋层界面处形成图形化半导体埋层的方法，其特征在于步骤如下：

a、在顶层硅的背面上生长阻挡层，阻挡层为SiO₂或Si₃N₄材料，阻挡层的厚度为20～800nm，所述顶层硅的背面是指顶层硅与介质埋层接触的面；

b、在所述阻挡层上淀积一层离子注入时的掩蔽材料，并在掩蔽材料上形成所需的图形，掩蔽材料的淀积厚度为0.5～2.5μm；

c、在经b步骤处理后的顶层硅背面进行离子注入，注入剂量为1×10¹²～1×10¹³cm^-2，注入能量为10～300keV，从而形成图形化半导体埋层，注入后所述图形化半导体埋层的导电类型与注入前相反；

d、经离子注入后，清除顶层硅上的所述掩蔽材料和阻挡层，并对所述顶层硅进行高温热氧化生长SiO₂层，氧化条件为：常压下湿氧氧化，氧化温度为1000～1150℃，氧化时间为1～24个小时，氧化后形成的SiO₂层的厚度控制在3μm以内，在所述高温热氧化过程中，对离子注入的图形化半导体埋层进行第一次推结；

e、将经d步骤后形成的顶层硅的氧化层面与衬底片的表面进行键合，键合的温度为1050～1150℃，键合时间为4～6小时，在含氧气氛中进行，在键合过程中，对离子注入的图形化半导体埋层进行第二次推结，从而形成完整的SOI材料。

2、根据权利要求1所述的在厚膜SOI材料顶层硅与介质埋层界面处形成图形化半导体埋层的方法，其特征在于：在所述e步骤的键合步骤前，对所述衬底片的一面生长SiO₂层，根据SiO₂层的生长厚度不同，采用以下三种工艺对衬底片进行氧化处理从而生长SiO₂层：如果控制SiO₂层的生长厚度≤3μm，则采用常压下湿氧氧化，氧化温度为1000～1150℃，氧化时间为1～24个小时；如果控制SiO₂层的生长厚度在3～5μm范围内调整，或整个工艺需要减少高温时间，则采用高压氧化条件，5～10个大气压下氧化，氧化温度为1000～1150℃，氧化时间为1～24个小时；如果控制SiO₂层的生长厚度在大于5μm，则采用高温热氧化和低温淀积相结合的工艺形成SiO₂层，淀积条件为：温度600℃～900℃，时间0.5小时～20个小时，采用多次淀积、多次增密的形式形成满足厚度要求的SiO₂，且SiO₂较密。

3、根据权利要求2所述的在厚膜SOI材料顶层硅与介质埋层界面处形成图形化半导体埋层的方法，其特征在于：所述三种工艺可以采用选择其中一种，二种或三种任意结合生长SiO₂层，生长的SiO₂层厚度在0～20μm范围内调整。

4、根据权利要求1所述的在厚膜SOI材料顶层硅与介质埋层界面处形成图形化半导体埋层的方法，其特征在于：所述a步骤中，阻挡层是高温热氧化的SiO₂薄膜，阻挡层的厚度为50～200nm。

5、根据权利要求1所述的在厚膜SOI材料顶层硅与介质埋层界面处形成图形化半导体埋层的方法，其特征在于：所述b步骤中，掩蔽材料为光刻胶、SiO₂或Si₃N₄，所述光刻胶为正性光刻胶或者负性光刻胶，光刻胶的厚度为0.5～1.5μm。

6、根据权利要求5所述的在厚膜SOI材料顶层硅与介质埋层界面处形成图形化半导体埋层的方法，其特征在于：光刻出来的图形为密排的正六边形，图形内部完全显示阻挡层，图形之间的间距部分被所述掩蔽材料所覆盖，图形边长为5～200μm，图形间距为5～50μm。

7、根据权利要求6所述的在厚膜SOI材料顶层硅与介质埋层界面处形成图形化半导体埋层的方法，其特征在于：所述图形边长为20～80μm，所述图形间距为10～30μm。

8、根据权利要求1所述的在厚膜SOI材料顶层硅与介质埋层界面处形成图形化半导体埋层的方法，其特征在于：所述c步骤中，注入离子的注入剂量为2.5×10¹²～4.5×10¹²cm^-2，注入能量为30～150keV。

9、根据权利要求1或8所述的在厚膜SOI材料顶层硅与介质埋层界面处形成图形化半导体埋层的方法，其特征在于：所述c步骤中，顶层硅的材质为Si时，在P型顶层硅上注入的离子为As。

10、根据权利要求1所述的在厚膜SOI材料顶层硅与介质埋层界面处形成图形化半导体埋层的方法，其特征在于：所述d步骤的氧化条件中，在常压下湿氧氧化之前，先进行干氧氧化，氧化时间为0.5小时，氧化温度为1000～1200℃，然后再进行湿氧氧化。

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