CN1014570B - 带低阻薄层衬底的高压硅管及制法 - Google Patents

Abstract

一种对具有单层衬底结构的高压半导体硅管制造方法的改进，通过背面掺杂等工艺，在衬底高阻层背面形成低阻薄层，有效地减小了接触电阻，增加了功能，简化了工艺，减少了加工中的碎片率，制成一种具有低阻薄层衬底结构的新型高压半导体硅管。

Description

本发明是关于高压半导体硅管（包括高压硅二极管、高压硅晶体管、高压硅晶闸管）及其制造方法的发明。

本发明属于半导体器件技术领域。

现有的高压半导体硅管一般是在具有双层结构的硅单晶衬底上制成的，上层为高阻层，起支撑电压的作用;下层是低阻层，起减小导通电阻的作用。管芯制作在高阻层上。低阻层的导电类型与高阻层的导电类型可以是同型的，也可以是反型的。同型的双层衬底结构为N^-/N⁺，P^-/P⁺形式;反型的双层衬底结构为N^-/P⁺，P^-/N⁺形式。低阻层可以是单层的，也可以是双层的。双层低阻层的上层是具有过度性质的亚低阻薄层，双层低阻层的下层是电阻率比亚低阻层更低的低阻层，导电类型与亚低阻层反型。具有双层低阻层的衬底结构为N^-/N/P⁺，P^-/P/N⁺，N^-/P/N⁺，P^-/N/P⁺形式。我们把亚低阻层和低阻层统称为低阻层。双层结构的硅单晶衬底一般采用两种方法制成。一种是采用外延工艺，在低阻硅单晶片上生长高阻外延层，外延层的厚度随额定击穿电压增高而增加。另一种是采用扩散工艺，对高阻硅单晶片进行长时间的高温掺杂扩散，两面形成低阻层，磨去一面。1987年日本专利J62221-122A公布了一种新方法，把两片硅单晶片直接密接在一起，经过高温处理形成一体，制成双层结构衬底。以上三种方法不仅工艺复杂，成本高，而且质量不易保证。衬底制备是各类高压硅管制作中普遍遇到的难题。用上述方法制成的衬底低阻层一般都比较厚（在几十微米以上）。以上几种方法的共同特点是先制成具有双层结构的衬底，然后在双层结构的衬底上制作管芯。管芯工艺要经过相当长时间的高温，使衬底下部低阻层的杂质往上扩散，一般可以扩散几个微米。

本发明人曾提供过一种新的制造方法，不用外延片，直接在高阻硅单晶片上制造管芯，再通过芯片减薄和薄片加工，减少高阻层的厚度，从而降低了晶体管的导通电阻，省去了低阻层，将双层结构改为单层结构衬底。由于是把带有管芯的硅单晶片同底托片粘结成复合片，对复合片进行加工，因而可以把衬底做得很薄，由传统的200至300微米，降到30至150微米。 这种方法可以提高晶体管的高压性能，降低成本。为此，本发明人已申报两项中国专利-“高压垂直扩散场效应管及其制法”（专利申请号88106151.4）和“具有单层衬底结构的高压晶体管”（专利申请号88213133.8）。这种制造方法虽然有其独特的优点，但仍存在着工艺较繁，成品率不够高（尤其在高阻层衬底减薄后，再与第二个底托片粘接加工时，容易碎片）等不足。而且所制成的单层衬底晶体管，由于没有低阻层，在高阻层与外接金属层之间的接触电阻偏大。

本发明是针对本发明人上述发明的不足所做的进一步改进。

本发明的目的在于通过对具有单层衬底结构的高压半导体硅管及其制造方法的改进，提供一种新的制造高压半导体硅管的工艺方法，通过背面掺杂工艺（可以采用离子注入方式或合金化方式），在高阻层衬底底部形成一个低阻薄层，使得低阻层与外接金属层之间的接触电阻大大减小。而且，整个的制造工艺更为简化。对于具有反型低阻层和双层低阻层的衬底结构，如N^-/P⁺，P^-/N⁺，N^-/N/P⁺，P^-/P/N⁺，N^-/P/N⁺，P^-/N/P⁺等形式，衬底下部形成PN结，在PN结正向通导时，会有大量少数载流子注入高阻区，从而显著地降低了导通电阻。使高压硅管具有背面电导调制的功能。

为了便于说明，先对附图加以介绍，然后结合附图对本发明作具体介绍。

附图说明（以VDMOS晶体管为例）：

图1，在带有管芯的硅单晶片的正面各个管芯之间，锯出划片槽。

1：带有管芯的硅单晶片，正面向上。

1：图1的局部放大图。

2：划片槽

3：N⁺扩散区

4：P型扩散区

5：栅氧

6：多晶硅

7：栅电极

8：源电极

9：高阻硅单晶衬底

图2，粘成复合片。

10：粘接剂（如光刻胶等）

11：底托片（如双面磨片的厚硅片）

12：粘接剂（如白蜡等）

13：贴片盘

图3，研磨减薄，抛光。

17：芯片

图4、离子注入掺杂。

14：低阻薄层-本图是由离子注入掺杂形成的低阻薄层（本发明也可以指背面合金化时掺杂形成的低阻薄层）。

图5，淀积金属。

15：淀积形成的金属层（即成品的漏电极）

图6，具有低阻薄层衬底结构的高压硅管（此处为VDMOS晶体管）。

图7，具有单层衬底结构的高压硅管（此处为VDMOS晶体管）。

图8，传统的高压硅管（此处为VDMOS晶体管）。

16：衬底的低阻厚层

下面以VDMOS晶体管为例，结合附图对本发明提供的制造方法和制成的具有低阻薄层衬底结构的高压硅管加以说明。

本发明制造方法的工艺过程为：

1、采用常规工艺，以高阻硅单晶片为衬底制作高压管芯，制成带有管芯的硅单晶片1。

2、划片（见图1）。在带有管芯的硅单晶片1的正面各个管芯之间，划出划片槽2，槽深度D相当于研磨减薄后芯片的厚度，因而不会划透将管芯分离。D根据不同管型的耐压要求确定：D＝d1+d2+d3。d1是所用的高阻衬底在额定电压下PN结势垒的宽度，d2为抛光的去除厚度，若不抛光，则d2为研磨造成的损伤层厚度，d3是加工余量。

3、粘接复合片（见图2）。将锯好划片槽2的硅单晶片1的正面，用粘接剂10与底托片11粘接在一起，形成复合片，再用粘接剂12将底托片11 与贴片盘13粘接起来。

4、研磨、抛光（见图3）。对硅单晶片1的背面进行研磨，一般会使划片槽2显露，各个管芯互相分开，形成许多小芯片17（各个芯片17与底托片11仍粘在一起）。然后对各个芯片17的背面进行抛光，除去研磨时产生的损伤层。对于同型注入，为简化工艺，也可以不抛光。

5、背面掺杂。本例是采用离子注入方式（见图4）。对抛光后的芯片17的高阻衬底9的背面进行离子注入掺杂，形成离子注入掺杂薄层14，其厚度一般小于2微米。目前，生产型的离子注入机，其注入能量较低，因此注入射程较浅，一般小于2微米。若使用科研用的高能加速器进行离子注入，其射程可以超过2微米，能达到5-10微米，甚至更深。相应于不同类型的高压硅管，用于离子注入的杂质源可以是单一型的（施主杂质或受主杂质），也可以是复合式的（施主杂质和受主杂质都用）。注入方式可以是同型注入（即注入杂质类型同原高阻衬底导电类型相同），也可以是反型注入（即注入杂质类型与原高阻衬底导电类型相反）。反型注入在芯片17的高阻衬底9与低阻薄层14的界面上形成PN结，使制成的高压管在导通时有大量的载流子从低阻薄层14注入高阻衬底9，产生电导调制效应，大大降低导通电阻。采用复合式注入，在低阻层与亚低阻层的界面上形成PN结，使制成的高压管在导通时同样具有电导调制效应。在注入过程中，注入能量可以是恒定的，也可以是变化的（例如取阶梯形式）。在每个层次上的注入剂量一般为1×10¹⁵/cm²至1×10¹⁴/cm²。根据管子参数要求，注入剂量也可以大些或小些。根据注入的杂质类型、注入能量和注入剂量的不同，低阻薄层14可以是单层的，如N⁺型、P⁺型，也可以是双层的，如N/P⁺型、P/N⁺型等。由于离子注入在管芯工艺基本完成之后进行的，为了不影响管芯中的铝布线和铝电极，不能采用通常的高温退火（800℃以上），而要采用低温退火（430-560℃）。退火可使注入杂质激活，形成低阻薄层14。低阻退火可在合金化过程中同时进行。由于退火温度低，杂质的扩散系数小，退火所时间也不长，一般取10-20分钟，使得在退火过程中，杂质的扩散很小。因而在退火以后，管芯衬底的低阻薄层14的厚度基本上就是退火之前离子注入掺杂薄层的厚度。一般情况下，这个厚度小于2微米。

6、淀积金属和合金化（见图5）。将复合片清洗后，放入溅射台或蒸发台，在离子注入掺杂薄层14的上面淀积金属（如铝），厚度为0.8至1.2微米，形成淀积金属层15。再对复合片进行合金化，温度为430-560℃之间，时间10-30分钟，通氧流量为5-20升/分。在合金化过程中，离子注入掺杂薄层14也进行了低温退火，形成低阻薄层14;粘接剂10受热分解并与氧气作用气化，使各个芯片17同底托片11分离。

7、将每个芯片17按常规工艺进行粘接、键合、封管，即可制成具有低阻薄层的衬底结构的高压半导体硅管（见图6）。

背面掺杂的方法除了采用对芯片17的背面进行离子注入的方法以外，还可采用有足量施主或受主杂质的金属与芯片背面进行合金，在芯片背面合金化时对芯片17的高阻衬底9的背面进行掺杂。如对高阻衬底为N^-型的芯片17，可用金锑合金作为背面合金化的金属;对高阻衬底为P^-型的芯片17，可用金硼镓合金作为背面合金化的金属。

从结构上看，具有低阻薄层的衬底结构的高压半导体硅管，与传统高压半导体硅管（见图8）相比，均属双层结构衬底。其主要区别在于以低阻薄层14代替了低阻厚层16;与具有单层衬底结构的高压半导体硅管（见图7）相比，其主要区别在于在高阻衬底9与淀积金属层15之间增加了低阻薄层14。

本发明与传统工艺方法的区别在于：传统方法是先制成具有双层结构的衬底，然后在双层结构的衬底上制作管芯。本发明是先在单一高阻衬底上制作管芯，然后通过复合片减薄工艺和背面掺杂，使衬底形成双层结构。

从工艺方法上讲，本发明提供的制造方法（以下简称新方法）与“高压垂直扩散场效应管及其制法”及“具有单层衬底结构的高压晶体管”所提供的制造方法（以下简称原方法）相比，主要有以下改进和区别：

1、对于需要淀积金属层15的情况，原方法在加工中要两次采用底托片粘接，新方法只用一次，简化了工艺，避免了原方法第二次粘接底托片过程中碎片率较高的损失。

2、工艺流程顺序改变，突出区别在于原方法是先研磨后划片，新方法是先划片后研磨。

3、新方法可以用离子注入等方法进行背面掺杂形成低阻薄层，原方法则没有。

4、原方法只能制造具有单层衬底结构的高压半导体硅管，新方法则可以制造具有低阻薄层的双层衬底结构的高压硅管，其中包括具有单一反型低阻薄层的衬底结构如N^-/P⁺，P^-/N⁺形式，也包括有具有双层低阻薄层的衬底结构如N^-/N/P⁺，P^-/P/N⁺，N^-/P/N⁺，P^-/N/P⁺形式。这两种结构都使衬底下部形成PN结，产生电导调制效应。因此，新方法可以制造具有新功能的新型结构的高压半导体硅管。

5、原方法仅用于制造高压硅晶体管。新方法不仅可以制造高压硅晶体管，也可以制造高压硅二极管和高压硅晶闸管等。

下面介绍3个实施例。

例1，制造耐压600伏垂直双扩散MOS（VDMOS）晶体管。

以<100>晶向18欧姆·厘米的高阻N^-硅单晶片为衬底，按前面所述的制造工序进行。需要具体说明的地方是：

1、锯槽深度为110微米。

2、抛光去除厚度为50微米。

3、注入掺杂源为磷，注入能量取30K电子伏，60K电子伏两个阶梯，每个能量阶梯的注入剂量为1×10¹⁶/厘米²。

例2，制造耐压为600伏的MOS控制晶闸管（MCT）。

以<100>晶向30欧姆·厘米的高阻N^-硅单晶片为衬底，按前面所述的制造工序进行。需要具体说明的是：

1、锯槽深度为130微米。

2、抛光去除厚度为50微米。

3、注入杂质源有两种，一种是硼，一种是磷。硼的注入能量取阶梯形式。即取300K电子伏，250K电子伏，200K电子伏，150K电子伏，100K电子伏，50K电子伏，25K电子伏等共七个能量阶梯，每个阶梯的注入剂量为1×10¹³/厘米²。磷的注入剂量取30K电子伏，50K电子伏，100K电子伏和150K电子伏四个台阶，每个能量台阶的注入剂量为1×10¹⁶/厘米²。

例3，制造耐压为1000伏的二极管。

以<111>晶向27欧姆·厘米的高阻N^-硅单晶片为衬底，工序基本同例1，不同之处在于：锯槽深度为160微米。

本发明的优点是工艺简单，成品合格率大大提高，制作成本降低;双层结构是在管芯工艺基本完成以后，在低温过程中形成的，因而减少了由于长时间高温产生的晶格缺陷，制成的高压硅管电学性能好;工艺灵活，通过改变注入杂质源，注入剂量和注入能量，具有电导调制等功能。

Claims (10)

1、一种高压硅管的制作方法，该方法包括下列工艺步骤：

a、制备高阻硅单晶片衬底；

b、用常规工艺在所说的高阻衬底上制造管芯；

c、在高阻衬底制有管芯的一面--正面的管芯之间划出片槽；

d、用粘接剂将已制有管芯的单晶片与底衬托粘接在一起，形成复合片；

e、对复合片的高阻衬底未制作管芯的一面--背面进行研磨、减薄；

f、掺杂。

其特征在于，在步骤d中，是将已制有管芯的单晶片划出划片槽的正面与底托片粘接在一起，即步骤d是在步骤c之后进行的；在步骤f中，掺杂是对已被减薄的带有管芯的高阻衬底的背面进行的。

2、如权利要求1所述的制造方法，其特征在于第f步对高阻衬底背面掺杂的方法是离子注入法。

3、如权利要求1所述的制造方法，其特征在于第f步对高阻衬底背面掺杂的方法是采用含有足量施主或受主杂质的金属同芯片背面合金化法。

4、如权利要求2所述的制造方法，其特征在于离子注入掺杂后采用低温退火（430-560℃）。

5、如权利要求2所述的制造方法，其特征在于离子注入的杂质源是复合式的（施主杂质和受主杂质都用）。

6、如权利要求2所述的制造方法，其特征在于离子注入掺杂的能量是变化的。

7、如权利要求2所述的制造方法，其特征在于离子注入采用反型注入（即注入掺杂与原高阻衬底导电类型相反）。

8、一种采用上述方法制造的高压半导体硅管，包括高压硅二极管，高压硅晶体管，高压硅晶闸管，其特征在于管芯衬底的低阻薄层的厚度小于2微米。

9、如权利要求8所述的高压半导体硅管，其特征在于低阻薄层是双层的。

10、如权利要求8所述的高压半导体硅管，其特征在于衬底高阻层与低阻薄层的导电类型相反。