CN101454876A - 去除受损电介质材料的方法 - Google Patents

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Abstract

本发明描述了一种在蚀刻工艺、灰化工艺或湿法清洁工艺后去除受损的电介质材料的方法。在形成特征之后，进行干法非等离子体去除工艺以去除特征上的受损材料的薄层。干法非等离子体去除工艺包括：化学处理受损材料，然后对经化学处理的表面层进行热处理。化学处理和热处理这两个步骤可以重复进行。

Description

去除受损电介质材料的方法
技术领域
本发明涉及一种在电介质膜上进行去除工艺的方法，更具体地涉及一种在蚀刻或灰化工艺后去除低介电常数(低k)膜上的受损层的方法。
背景技术
如半导体领域技术人员所知，互连迟延是提高集成电路(IC)速度和性能所面临的主要限制因素。一种使互连迟延最小化的方法是在IC制造过程中用低介电常数(低k)材料降低互连电容。这种低k材料还被证实适用于低温处理。因此，近年来，已经开发出低k材料来取代较高介电常数的绝缘材料，例如二氧化硅。具体地，低k膜目前被用作半导体器件金属层之间的层间和层内电介质层。此外，为了进一步降低绝缘材料的介电常数，可形成具有孔的材料膜，即多孔低k电介质膜。可以通过类似于涂覆光刻胶的旋涂电介质(SOD)法或者通过化学气相沉积(CVD)来沉积这种低k膜。因此，低k材料可以方便地适应现有的半导体制造工艺。
尽管低k材料在半导体电路制造中具有较好的应用前景，但本发明人认识到这些膜也面临许多挑战。首先，低k膜的坚固性往往比多数传统电介质层差，并且在晶片处理过程(例如图案化电介质层时常用的蚀刻和等离子体灰化工艺)中会损伤低k膜。另外，某些低k膜被损伤时特别是在图案化之后往往具有高度反应性，从而使低k材料吸水和/或与其它蒸气和/或工艺污染物反应，这会改变电介质层的电气性质。
发明内容
因此，本发明的一种实施方式是去除用于电子器件的薄膜上的受损层。
本发明的另一种实施方式是在蚀刻工艺、灰化工艺或湿法清洁工艺后去除低介电常数(低k)膜上的受损层。
本发明的另一种实施方式是使用干法非等离子体蚀刻工艺在低k膜蚀刻工艺或灰化工艺后去除低k膜上的受损层。
本发明的这些和/或其它实施方式可以通过处理衬底上的电介质膜的方法来提供。该方法包括将其上具有电介质膜的衬底布置在处理系统中，其中电介质膜的表面层已经暴露于蚀刻等离子体、灰化等离子体或湿法清洁化学剂或者上述两种或更多种的任意组合。在电介质膜上进行干法非等离子体去除工艺以去除表面层。去除工艺包括：将电介质膜上的表面层暴露于包含HF和任选的NH3的处理气体以使表面层化学改性，然后将经化学改性的表面热处理以使经化学改性的表面层脱附。
本发明的另一方面包括在衬底上形成的低k膜中形成特征(feature)的方法。该方法包括：将其上具有所述低k膜的所述衬底布置在处理室中，并在所述低k膜上形成掩膜图案，所述掩膜图案具有与将在所述低k膜中形成的低k特征相对应的图案特征。使用干法等离子体蚀刻工艺在所述低k膜中蚀刻低k特征，并在所述低k特征上进行干法非等离子体去除工艺，以去除所述低k特征的已被所述等离子体蚀刻工艺损伤和/或活化的表面层。
附图说明
图1A-1G示出了在后段(BEOL)互连间/互连内结构中形成沟槽或过孔时处理衬底的示例性工序；
图2示出了根据本发明的一种实施方式处理衬底的方法；
图3A-3C示出了根据本发明的另一种实施方式的处理系统的示意图；
图4示出了根据本发明的另一种实施方式的化学处理系统；
图5示出了根据本发明的另一种实施方式的热处理系统。
具体实施方式
为了便于充分理解本发明，并且为了解释说明而限制的目的，以下描述提出了具体细节，例如处理系统的具体几何结构以及其中所用的各种部件和工艺的描述。然而应当理解，本发明可以通过不同于这些具体细节的其它实施方式来实施。
在材料处理方法中，图案化蚀刻包括将光敏材料(例如光刻胶)的薄层涂覆到衬底的上表面上，该薄层随后被图案化，以提供在蚀刻时用于将该图案转移至下方薄膜的掩膜。光敏材料的图案化通常包括：使用例如光刻系统通过光刻版(和相关的光学器件)将光敏材料暴露于辐射源，然后使用显影溶剂去除光敏材料的辐射区域(对于正性光刻胶)或未辐射区域(对于负性光刻胶)。
此外，为了在薄膜中蚀刻特征，可以采用多层掩膜和硬掩膜。例如，当用硬掩膜在薄膜中蚀刻特征时，在薄膜的主蚀刻步骤前使用独立的蚀刻步骤将光敏层的掩膜图案转移至硬掩膜层。硬掩膜可例如选自用于硅处理的数种材料，包括例如二氧化硅(SiO2)、氮化硅(Si3N4)和碳。
现在参照附图，其中类似的标号代表相同或相应的部件。图1A-1G示出了根据本发明的实施方式的在电介质膜中形成图案的方法。该方法组合了本发明的各个方面，包括使用硬掩膜和处理电介质膜中的蚀刻图案的暴露表面，从而去除电介质膜上的因电介质膜蚀刻或灰化工艺而受损的层。然而，如下文所讨论，图1A-1G的方法的各个方面可以各自独立的使用。此外，图2示出了实施根据一种实施方式的方法的流程图200。
如图1A、1B和图2所示，在步骤210中，电介质膜130被形成在可以包括或不包括其它层的衬底140的上表面上。衬底140可以是半导体、金属导体或者任何其它的电介质膜将形成于其上的衬底。电介质膜的标称介电常数值小于SiO2的介电常数，SiO2的介电常数约为4(例如，热二氧化硅的介电常数可为3.8-3.9)。更具体地，电介质膜130的介电常数可小于3.0，或为1.6-2.7。
可以使用以下技术形成电介质膜130：化学气相沉积(CVD)技术，或旋涂电介质(SOD)技术，例如可从Tokyo Electron Limited(TEL)购得的Clean Track ACT 8 SOD和ACT 12 SOD涂覆系统提供的那些。CleanTrack ACT 8(200mm)和ACT 12(300mm)涂覆系统提供了SOD材料的涂覆、烘焙和固化设备。Track系统可配置用于处理尺寸为100mm、200mm、300mm以及更大的衬底。其它在衬底上形成电介质膜的系统和方法是旋涂电介质技术领域和CVD电介质技术领域的技术人员所公知的。
电介质膜130可例如被描述为低介电常数(低k)电介质膜。电介质膜130可包括有机、无机、或无机-有机混合材料或上述两种或更多种的组合。此外，电介质膜130可以是多孔的或非多孔的。例如，电介质膜可包括无机的硅酸盐基材料，例如使用CVD技术沉积的氧化有机硅烷(或有机硅氧烷)。这种膜的实例包括可从Applied Materials，Inc.购得的BlackDiamondTM CVD有机硅酸盐玻璃(OSG)膜或可从Novellus Systems购得的CoralTM CVD膜。此外，例如，多孔电介质膜可包括单相材料，例如具有CH3键的氧化硅基基体，该CH3键在固化过程中断裂以形成小空隙(或孔)。另外，例如，多孔电介质膜可以包括双相材料，例如具有有机材料(例如，致孔剂)的孔的氧化硅基基体，该孔在固化过程中被蒸发。
或者，电介质膜130可包括无机的硅酸盐基材料，例如使用SOD技术沉积的氢硅倍半氧烷(Hydrogen Silsesquioxane，HSQ)或甲基硅倍半氧烷(Methyl Silsesquioxane，MSQ)。这种膜的实例包括可从Dow Coring购得的Fox HSQ、可从Dow Coring购得的XLK多孔HSQ以及可从JSRMicroelectronics购得的JSR LKD-5109。或者，电介质膜130可包括用SOD技术沉积的有机材料，这种膜的实例包括可从Dow Coring购得的SiLK-I、SiLK-J、SiLK-H、SiLK-D和多孔SiLK半导体电介质树脂以及可从Honeywell购得的纳米玻璃。
在图1A-1G的实施方式中，一旦电介质膜130被制备，即在步骤220中在电介质膜的上表面上形成硬掩膜层120。硬掩膜层可包括硅氧化物(SiOx)、硅氮化物(SiyNz)和碳及其任意组合。
然后，在步骤230中，在硬掩膜120的上表面上形成图案化的光刻掩膜110。图案化的光刻掩膜110可包括通过光刻形成在光敏材料(例如光刻胶)层中的光刻图案112。或者，图案化的掩膜110可包括双层掩膜或多层掩膜，该掩膜具有嵌入其中的抗反射涂层(ARC)，例如嵌入式ARC(BARC)层、牺牲DUOTM层或可调蚀刻阻挡ARC(TERA)层。
例如，可以使用Track系统或CVD系统来形成掩膜层，即硬掩膜层120或图案化的光刻掩膜110。Track系统可被配置用于处理248nm光刻胶、193nm光刻胶、157nm光刻胶、EUV光刻胶、(顶部/底部)抗反射涂层(TARC/BARC)和顶涂层。例如，Track系统可包括可从TokyoElectron Limited(TEL)购得的Clean Track ACT 8或ACT 12光刻胶涂覆和显影系统。其它用于在衬底上形成光刻胶膜的系统和方法是旋涂光刻胶技术领域的技术人员所公知的。此外，例如，可以使用合适的常规步进光刻系统或扫描光刻系统来形成掩膜图案。
用于较小几何尺寸(即45nm、32nm和更小)的先进光刻技术通常受限于以下要求：对光刻图案12到光刻层110的精确传递进行优化；使光刻层110的厚度最小化以防止图案塌陷；为了实现图案从光刻层110精确传递到下方层，对光刻层110的组成和厚度进行优化；使光刻图案112的侧壁114中的线边缘粗糙度(LER)到下方膜的转移最小化。
通常，使用等离子体蚀刻工艺将光敏层中的掩膜图案转移至硬掩膜层。由于等离子体蚀刻具有各向异性，因此光敏层中的图案可以高精度地转移至硬掩膜层。然而，这种高精度转移可能导致被转移至硬掩膜并最终至电介质特征本身的光敏层图案存在缺陷，例如侧壁擦痕。此外，硬掩膜的等离子体蚀刻相对于光敏层的选择性低，这要求使用厚光敏层来进行硬掩膜蚀刻。
而且，在使用硬掩膜的常规工艺中，首先用图案化的光敏层来蚀刻硬掩膜，然后共同使用图案化的光敏层和图案化的硬掩膜来将图案蚀刻到电介质层中。然后，利用例如剥离、灰化或湿法清洁工艺去除光敏层和/或其残余物。本发明人已经认识到，将经蚀刻的电介质特征暴露于光敏层去除工艺会损伤电介质特征和/或改变电介质特征中的电介质材料的特性。除了这种损伤以外，蚀刻该特征的操作本身也会造成电介质特征损伤。
根据一种实施方式，如图1C和1D所示，在步骤240中，可以使用干法非等离子体蚀刻工艺将光刻图案112转移至硬掩膜层120。与常规等离子体蚀刻工艺相比，干法非等离子体蚀刻工艺对硬掩膜层材料的选择性更高(相对于光刻层材料)。这种较高的选择性可以容许使用相对较薄的光敏层，这可以降低图案塌陷的可能性并容许更精细特征的图案化。此外，非等离子体蚀刻工艺包括用于工艺控制的自限制特征。干法非等离子体蚀刻工艺包括化学工艺，通过包含HF或氨(NH3)或HF和NH3两者的处理气体对硬掩膜层120的暴露表面进行化学处理。暴露于HF和/或NH3可以去除氧化物材料，例如被氧化的硅(或SiOx)，和/或消耗氧化物材料，这是通过用经化学处理的材料替换这种材料来实现的。由于去除速率降低和/或随着暴露于处理材料的进行而对氧化物材料的化学改性，形成了自限制特征。在化学处理工艺之后，进行脱附工艺以去除经化学改性的表面层。由于化学处理工艺的自限制特征，交替进行非等离子体蚀刻和后续的脱附工艺可能是适宜的，这样可以精确地控制去除工艺。脱附工艺可包括热处理工艺，在热处理工艺中，将衬底的温度升至足够高，以使经化学改性的表面层挥发。使用干法非等离子体蚀刻工艺可在硬掩膜层120中形成硬掩膜图案122，该硬掩膜图案122在侧壁124上的LER较小。由于上述自限制特征和/或非等离子体蚀刻的各向同性，尽管在光敏层的侧壁中仍存在缺陷，但却可提供平滑的侧向蚀刻，因此得到上述优点。通过使用更薄的光刻层110并在光刻层110中形成具有更精细的临界尺寸(CD)的图案，干法非等离子体蚀刻的各向同性可使硬掩膜层120内的图案CD变宽到期望的CD，同时使光刻层120的侧壁中的缺陷平滑。
在非等离子体蚀刻的化学处理工艺中，处理气体的每个组分可一起引入(即混合)或各自独立地引入(即，HF独立于NH3引入)。此外，处理气体还可包含惰性气体，例如稀有气体(例如，氩气)。惰性气体可与HF或与NH3一起引入，或者可以独立于上述气体组分单独引入。关于与NH3一起引入稀有气体从而控制被化学改性的硬掩膜层120的蚀刻的进一步细节描述在待审美国专利申请No.10/812347中，其名称为“Processingsystem and method for treating a substrate”，通过引用将其全文结合于此。
另外，在化学处理工艺中，可以选择处理压力来影响硬掩膜层120的蚀刻。处理压力可为约1mtorr至约100torr。此外，在化学处理工艺中，可以选择衬底温度来影响硬掩膜层120的蚀刻。衬底温度可为约10-200℃。关于设定衬底温度从而控制硬掩膜层120的蚀刻的其它细节描述在待审美国专利申请No.10/817417中，其名称为“Method and system forperforming a chemical oxide removal process”，通过引用将其全文结合于此。
在热处理工艺中，衬底温度可被升至高于约50℃，或适宜地高于约100℃。此外，可在衬底的热处理过程中引入惰性气体。惰性气体可包括稀有气体或氮气。
或者，在步骤240中，使用干法等离子体蚀刻工艺与干法非等离子蚀刻工艺的组合将图案112转移至下方的硬掩膜层120。例如，干法等离子体蚀刻工艺可在干法非等离子体蚀刻工艺之前进行，其中干法非等离子体蚀刻工艺被用于去除侧壁粗糙度等。即，等离子体蚀刻工艺的各向异性可被用来去除和/或平滑这种LER。当等离子体蚀刻氧化物电介质膜(例如氧化硅、二氧化硅等)时，等离子体蚀刻气体组合物通常包含氟碳基化合物(例如C4F8、C5F8、C3F6、C4F6、CF4等中的至少一种)或氟烃基化合物(例如CHF3、CH2F2等中的至少一种)以及惰性气体、氧气和CO中的至少一种。
如上所述，本发明人已经认识到了在蚀刻电介质特征之后去除光敏层的缺点。如图1D所示，一旦在硬掩膜层120中形成了硬掩膜图案122，即可在蚀刻电介质层130之前在步骤250中用湿法或干法剥离/灰化工艺去除光刻掩膜110。例如，作为一种优点，在蚀刻电介质层130之前去除光刻掩膜110可能会更简单，这是因为不存在电介质层蚀刻工艺形成的硬皮。另外，例如，在电介质层蚀刻之前去除光刻掩膜110使得电介质层130最少地暴露于湿法清洁工艺(当在湿法剥离工艺中采用剥离化学剂时)，或者最少地暴露于灰化工艺(当使用氧化等离子体去除光刻胶和蚀刻后残余物时)。先进的(多孔或非多孔)电介质材料汇总暴露于这些蚀刻、剥离和/或灰化工艺时被损伤，因此先去除光敏层可以使电介质层的损伤最小化。此外，即使在硬掩膜120上进行常规等离子体蚀刻，也可以实现上述优点。
在步骤260中，如图1E所示，使用干法等离子体蚀刻将硬掩膜图案122转移至电介质层130。例如，当蚀刻例如氧化硅、二氧化硅等的氧化物电介质膜时，或当蚀刻例如氧化有机硅烷的无机低k电介质膜时，蚀刻气体组合物通常包含氟碳基化合物(例如C4F8、C5F8、C3F6、C4F6、CF4等中的至少一种)或氟烃基化合物(例如CHF3、CH2F2等中的至少一种)以及惰性气体、氧气和CO中的至少一种。另外，例如，当蚀刻有机低k电介质膜时，蚀刻气体组合物通常包含含氮气体和含氢气体中的至少一种。选择性蚀刻电介质膜的技术(例如上述的那些)是电介质蚀刻工艺领域技术人员所公知的。
在蚀刻过程中，电介质层130中形成的特征内的暴露表面(例如侧壁134)会被损伤或活化。在蚀刻工艺过程中(即，电介质层的干法蚀刻或电介质层蚀刻后灰化时的光刻掩膜去除)，这些表面的损伤或活化可能导致水的吸附或污染物和/或化学剂的粘附。例如，多孔低k电介质膜在蚀刻处理过程中很容易受到损伤和/或被活化。一般来说，多孔低k膜是最常见的基于硅烷醇(Si-OH)基团和/或有机基团的硅氧化物。这些材料会部分地由于有机组分在蚀刻处理中消耗而被活化或损伤。
无论那种情况，容易吸收水和/或其它污染物的额外的硅烷醇基团都被暴露。因此，具有暴露的低k电介质层的器件结构难以操作并难以保持不含污染物，特别是在图案化步骤之后。此外，低k材料主体的活化和/或损伤会导致介电常数(k值)增大。已发现，被活化或损伤的低k膜的k值增量可为1或更大。
根据本发明的实施方式，在步骤270中，使用干法非等离子体蚀刻工艺去除受损的暴露表面134(在例如蚀刻或灰化工艺之后)，如图1F所示。如上所述，干法非等离子体蚀刻工艺包括用于工艺控制的自限制特征，这可使电介质层130中的特征132的侧壁的被去除的量最少。此外，由于受损材料的去除导致特征132的临界尺寸(CD)增大，因此在一种实施方式中，可以选择初始图案(即光刻图案112)小于电介质层130中的特征132的设计CD，从而补偿后续去除的受损表面积。
干法非等离子体蚀刻工艺包括化学工艺，其中通过包含HF或氨(NH3)或HF和NH3两者的处理气体对硬掩膜层130的暴露表面进行化学处理。在化学处理工艺之后，进行脱附工艺以去除经化学改性的表面层。脱附可包括热处理工艺，其中衬底的温度被升至足够高以使经化学改性的表面层挥发。使用干法非等离子体蚀刻工艺可使电介质层130中的特征132在侧壁134’上的损伤减少。
在化学处理工艺中，处理气体的每个组分可一起引入(即混合)或各自独立地引入(即，HF独立于NH3引入)。此外，处理气体还可包含惰性气体，例如稀有气体(例如，氩气)。惰性气体可与HF或与NH3一起引入，或者可以独立于上述气体组分单独引入。关于与NH3一起引入稀有气体从而控制电介质膜的表面层被化学改性的程度的进一步细节描述在待审美国专利申请No.10/812347中，其名称为“Processing system andmethod for treating a substrate”，通过引用将其全文结合于此。
另外，在化学处理工艺中，可以选择处理压力来影响电介质膜的表面层被化学改性的程度。处理压力可为约1mtorr至约100torr。此外，在化学处理工艺中，可以选择衬底温度来影响电介质膜的表面层被化学改性的程度。衬底温度可为约10-200℃。关于设定衬底温度从而控制电介质膜的表面层被化学改性的程度的其它细节描述在待审美国专利申请No.10/817417中，其名称为“Method and system for performing a chemicaloxide removal process”，通过引用将其全文结合于此。
在热处理工艺中，衬底温度可被升至高于约50℃，或适宜地高于约100℃。此外，可在衬底的热处理过程中引入惰性气体。惰性气体可包括稀有气体或氮气。
如图1G所示，在步骤280中，使用上述的任何一种干法去除工艺去除残余的硬掩膜层120。或者，在特征的金属化之后，用平整化工艺例如化学机械抛光(CMP)来去除残余的硬掩膜层120。
根据一种实施方式，图3A示出了在衬底上进行干法非等离子体去除工艺的处理系统400。处理系统400包括第一处理系统410和耦合至第一处理系统410的第二处理系统420。例如，第一处理系统410可包括化学处理系统，第二处理系统420可包括热处理系统。或者，第二处理系统420可包括衬底冲洗系统，例如水冲洗系统。
而且，如图3A所示，转移系统430可耦合至第一处理系统410，从而将衬底转入和转出第一处理系统410和第二处理系统420，并与多装置制造系统440交换衬底。第一和第二处理系统410、420和转移系统430可例如包括在多装置制造系统440内的处理装置。例如，多装置制造系统440可允许衬底转移至处理装置和从处理装置转移出来，这些处理装置包括例如蚀刻系统、沉积系统、涂覆系统、图案化系统、测量系统等装置。为了将第一和第二系统中进行的工艺隔离，可使用隔离组件450来耦合每个系统。例如，隔离组件450可包括提供热隔离的热绝缘组件和提供真空隔离的门阀组件中的至少一种。显然，处理系统410和420以及转移系统430可以以任意顺序布置。
或者，在另一种实施方式中，图3B示出了在衬底上进行干法非等离子体去除工艺的处理系统500。处理系统500包括第一处理系统510和第二处理系统520。例如，第一处理系统510可以包括化学处理系统，第二处理系统520可以包括热处理系统。或者，第二处理系统520可以包括衬底冲洗系统，例如水冲洗系统。
而且，如图3B所示，转移系统530可耦合至第一处理系统510以将衬底转入和转出第一处理系统510，并且可耦合至第二处理系统520以将衬底转入和转出第二处理系统520。或者，转移系统530可与一个或更多个衬底盒(未示出)交换衬底。尽管图3B中仅示出了两个处理系统，但其它处理系统也可利用转移系统530，包括例如蚀刻系统、沉积系统、涂覆系统、图案化系统、测量系统等装置。为了将第一和第二系统中进行的工艺隔离，可使用隔离组件550来耦合每个系统。例如，隔离组件550可包括提供热隔离的热绝缘组件和提供真空隔离的门阀组件中的至少一种。另外，例如，转移系统530可作为隔离组件550的一部分。
或者，在另一种实施方式中，图3C示出了在衬底上进行干法非等离子体去除工艺的处理系统600。处理系统600包括第一处理系统610和第二处理系统620，其中第一处理系统610以所示的垂直方向叠积在第二处理系统620顶部。例如，第一处理系统610可以包括化学处理系统，第二处理系统620可以包括热处理系统。或者，第二处理系统620可以包括衬底冲洗系统，例如水冲洗系统。
而且，如图3C所示，转移系统630可耦合至第一处理系统610以将衬底转入和转出第一处理系统610，并且可耦合至第二处理系统620以将衬底转入和转出第二处理系统620。或者，转移系统630可与一个或更多个衬底盒(未示出)交换衬底。尽管图3C中仅示出了两个处理系统，但其它可使转移系统630进出的处理系统包括例如蚀刻系统、沉积系统、涂覆系统、图案化系统、测量系统等装置。为了将第一和第二系统中进行的工艺隔离，可使用隔离组件650来耦合每个系统。例如，隔离组件650可包括提供热隔离的热绝缘组件和提供真空隔离的门阀组件中的至少一种。另外，例如，转移系统630可作为隔离组件650的一部分。
如图4所示，化学处理系统710包括温度控制衬底支架740、真空泵送系统750和气体分配系统760，其中，温度控制衬底支架740被配置成与化学处理室711绝热并支撑衬底742，真空泵送系统750耦合至化学处理室711以将化学处理室711抽真空，气体分配系统760用于将处理气体引入化学处理室711的处理空间762。可通过转移开口794将衬底742转入和转出化学处理室711。
此外，化学处理系统710包括耦合至室温度控制系统768的室温度控制装置766。室温度控制装置766可包括加热单元和/或冷却单元。此外，化学处理系统710包括耦合至气体分配温度控制系统769的气体分配温度控制装置767。气体分配温度控制装置767可包括加热单元和/或冷却单元。
如图4所示，化学处理系统710还包括具有衬底支架组件744的衬底支架740。衬底支架组件744可为热控制和处理衬底742提供数种操作功能。例如，衬底支架740和衬底支架组件744可以包括或不包括衬底卡紧系统(即，电卡紧或机械卡紧系统)、加热系统、冷却系统、用于改善衬底742与衬底支架740之间的热传导的衬底背面气体供给系统，等等。
仍参照图4，控制器735可被耦合至衬底支架组件744、气体分配系统760、真空泵送系统750、室温度控制系统768和气体分配温度控制系统769。控制器735可包括微处理器、存储器和能够生成控制电压的数字I/O端口，该控制电压足以传输并激活到化学处理系统710的输入，以及监视来自化学处理系统710的输出。
关于化学处理系统710的进一步细节描述在美国专利No.6951821A1中，其名称为“Processing system and method for chemically treating asubstrate”，通过引用将其全文结合于此。
如图5所示，热处理系统820还包括温度控制衬底支架870、真空泵送系统880和衬底升降组件890，其中，温度控制衬底支架870固定在热处理室821内并被配置成与热处理室821绝热并支撑衬底842’，真空泵送系统880将热处理室821抽真空，衬底升降组件890耦合至热处理室821。升降组件890可以将衬底842”在支撑面(实线)与衬底支架870(虚线)之间垂直平移，或者在支撑面与位于支撑面和衬底支架870之间的转移面之间垂直平移。热处理室821还可包括上组件884，上组件884可被配置用于在衬底842’的热处理过程中引入处理气体，例如净化气体。可通过转移开口898将衬底842’(或842”)转入和转出热处理室821。
此外，热处理系统820包括耦合至室温度控制系统881的室温度控制装置883。室温度控制装置883可包括加热单元和/或冷却单元。此外，热处理系统820包括耦合至上组件温度控制系统886的上组件温度控制装置885。上组件温度控制装置885可包括加热单元和/或冷却单元。
如图5所示，热处理系统820还包括衬底支架870，衬底支架870具有衬底支架温度控制装置876和衬底支架温度控制系统878。衬底支架温度控制装置876可包括加热装置，例如电阻加热装置。此外，例如，衬底支架870可以包括或不包括衬底卡紧系统(即，电卡紧或机械卡紧系统)、附加加热系统、冷却系统、用于改善衬底842’与衬底支架870之间的热传导的衬底背面气体供给系统，等等。
仍参照图5，控制器875可被耦合至上组件884、真空泵送系统880、室温度控制系统881、上组件温度控制系统886、衬底支架温度控制系统878和衬底升降组件890。控制器875可包括微处理器、存储器和能够生成控制电压的数字I/O端口，该控制电压足以传输并激活到热处理系统820的输入，以及监视来自热处理系统820的输出。
关于热处理系统820的进一步细节描述在待审美国专利申请No.10/704969中，其名称为“Processing system and method for thermallytreating a substrate”，通过引用将其全文结合于此。
尽管以上详细只是描述了本发明的某些实施例，但是本领域技术人员很容易意识到，在实质上不脱离本发明的新颖教导和优点的前提下可以对示例性实施例进行许多修改。

Claims (23)

1.一种处理衬底上的电介质膜的方法，包括：
将具有所述电介质膜的所述衬底布置在处理系统中，其中所述电介质膜的表面层已被暴露于蚀刻等离子体、灰化等离子体或湿法清洁化学剂或其中两种或更多种的任意组合；和
在所述电介质膜上进行干法非等离子体去除工艺，以去除所述表面层，所述去除工艺包括：
将所述电介质膜上的所述表面层暴露于包含HF或NH3或其组合的处理气体，以将所述表面层化学改性；和
将经化学改性的所述表面层热处理，以使经化学改性的所述表面层脱附。
2.如权利要求1的方法，其中所述暴露包括：暴露介电常数为1.6-2.7的电介质膜的表面层。
3.如权利要求1的方法，其中所述暴露包括：暴露多孔电介质膜或非多孔电介质膜的表面层或其组合。
4.如权利要求1的方法，其中所述暴露包括：暴露包括单相材料或双相材料或其组合的多孔电介质膜的表面层。
5.如权利要求1的方法，其中所述暴露包括：暴露包括有机材料或无机材料或其组合的膜的表面层。
6.如权利要求5的方法，其中所述暴露包括：暴露包括无机-有机混合材料的膜的表面层。
7.如权利要求5的方法，其中所述暴露包括：暴露包括氧化有机硅烷的膜的表面层。
8.如权利要求5的方法，其中所述暴露包括：暴露包括氢硅倍半氧烷或甲基硅倍半氧烷或其组合的膜的表面层。
9.如权利要求5的方法，其中所述暴露包括：暴露包括硅酸盐基材料的膜的表面层。
10.如权利要求5的方法，其中所述暴露包括：暴露包括硅、碳和氧的集合膜的表面层。
11.如权利要求10的方法，其中所述暴露还包括：暴露还包括氢的所述集合膜的表面层。
12.如权利要求1的方法，其中所述暴露是在约1mtorr至约100torr的处理压力下进行的。
13.如权利要求1的方法，其中所述暴露是在所述衬底的温度为约10-200℃时进行的。
14.如权利要求1的方法，其中所述暴露包括将所述衬底暴露于还包括惰性气体的处理气体。
15.如权利要求14的方法，其中所述暴露包括将所述衬底暴露于还包含稀有气体的处理气体。
16.如权利要求1的方法，其中所述热处理包括将所述衬底的温度升至高于约50℃。
17.如权利要求1的方法，其中所述热处理包括将所述衬底的温度升至高于约100℃。
18.如权利要求17的方法，其中所述热处理是在引入惰性气体的过程中进行的。
19.如权利要求18的方法，其中所述引入还包括引入氮气。
20.一种在衬底上形成的低k膜中形成特征的方法，包括：
将其上具有所述低k膜的所述衬底布置在处理室中；
在所述低k膜上形成掩膜图案，所述掩膜图案具有与将在所述低k膜中形成的低k特征相对应的图案特征；
使用干法等离子体蚀刻工艺在所述低k膜中蚀刻所述低k特征；
在所述低k特征上进行干法非等离子体去除工艺，以去除被所述等离子体蚀刻工艺损伤和/或活化的所述低k特征的表面层。
21.如权利要求20的方法，其中所述形成包括：形成临界尺寸小于所述低k特征的临界尺寸的掩膜图案，以补偿所述干法等离子体去除工艺。
22.如权利要求21的方法，其中所述低k特征包括互连过孔或接线沟槽中的至少一种或其组合。
23.如权利要求22的方法，其中所述进行干法非等离子体去除工艺包括：
将所述低k特征上的表面层暴露于包含HF或NH3或其组合的处理气体，以使所述表面层被化学改性；和
将经化学改性的所述表面层热处理，以使经化学改性的所述表面层脱附。
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