CN101447458B - 半导体器件硬掩模图案及其形成方法 - Google Patents

半导体器件硬掩模图案及其形成方法 Download PDF

Info

Publication number
CN101447458B
CN101447458B CN2008100898989A CN200810089898A CN101447458B CN 101447458 B CN101447458 B CN 101447458B CN 2008100898989 A CN2008100898989 A CN 2008100898989A CN 200810089898 A CN200810089898 A CN 200810089898A CN 101447458 B CN101447458 B CN 101447458B
Authority
CN
China
Prior art keywords
hard mask
mask pattern
pattern
hard
auxiliary layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2008100898989A
Other languages
English (en)
Other versions
CN101447458A (zh
Inventor
郑宇荣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN101447458A publication Critical patent/CN101447458A/zh
Application granted granted Critical
Publication of CN101447458B publication Critical patent/CN101447458B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/091—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers characterised by antireflection means or light filtering or absorbing means, e.g. anti-halation, contrast enhancement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/948—Radiation resist
    • Y10S438/95—Multilayer mask including nonradiation sensitive layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Architecture (AREA)
  • Structural Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明涉及一种半导体器件硬掩模图案及其形成方法，所述方法包括：在半导体衬底上形成第一硬掩模图案；形成第二硬掩模图案，所述第二硬掩模图案包括基本上垂直于第一硬掩模图案的第一图案和位于第一硬掩模图案之间的第二图案；在第一图案之间形成第三硬掩模图案。

Description

半导体器件硬掩模图案及其形成方法
相关申请的交叉引用
本申请要求2007年11月29日提交的韩国专利申请10-2007-122647的优先权，其全部内容通过引用并入本文。
技术领域
本发明涉及一种半导体器件硬掩模图案及其形成方法，更具体地涉及当实施用于限定多个接触孔以矩阵形状布置的蚀刻工艺时可使用的半导体器件硬掩模图案及其形成方法。
背景技术
在半导体衬底中形成多个半导体元件例如晶体管，并且形成金属线以电连接半导体元件。半导体衬底的金属线和结区(例如，晶体管的源极或漏极区域)通过接触塞电连接。
在动态随机存取存储器(DRAM)器件的情况下，在半导体衬底中形成晶体管和存储节点接触塞。在形成接触塞之前，在层间电介质中限定接触孔。DRAM器件基于晶体管和电容器的布置进行分类。在4F4 DRAM器件中，存储节点接触塞在单元区域中以矩阵的形状布置。在晶体管形成之后，形成层间电介质，在单元区域中的层间电介质中限定多个接触孔并且所述接触孔以矩阵的形状布置。随着半导体器件集成度的提高，在4F4DRAM器件中的接触孔的布置具有比曝光设备的分辨率极限更小的间距。因此，当形成光刻胶图案用于限定其中将限定接触孔的区域时，必须对光刻胶层实施两次光刻过程。结果，增加了加工成本。此外，难以降低分辨率系数(k1)到低于0.20。
发明内容
本发明的一个实施方案涉及一种半导体器件硬掩模图案及其形成方法，其中仅仅在平面的纵向和横向上实施线型图案化工艺，从而可密集布置硬掩模图案以具有小于曝光设备的分辨率极限的间距。
在一个方面，一种用于形成半导体器件硬掩模图案的方法包括如下步骤：在半导体衬底上形成第一硬掩模图案；形成第二硬掩模图案，其包括基本上垂直于第一硬掩模图案的第一图案和位于第一硬掩模图案之间的第二图案；并且在第一图案之间形成第三硬掩模图案。
在形成第一硬掩模图案之前，可在半导体衬底上形成下层和第一硬层。第一硬层可以形成为旋涂碳(spin-on carbon，SOC)层。第一硬掩模图案可以形成为含硅(Si)的底部抗反射涂层(BARC)。
形成第二硬掩模图案的步骤包括：形成第一辅助层至一定厚度，该厚度允许基本上保持通过第一硬掩模图案形成的阶梯部分；在第一辅助层上形成第二硬层，使得通过阶梯部分在第一辅助层中限定的间隔被第二硬层填充；并且通过实施图案化工艺形成第一和第二图案，使得第二硬层保留在第一辅助层中限定的间隔中，并且还沿基本垂直于第一硬掩模图案的方向保留在第一辅助层上。第一辅助层可由碳聚合物形成。可在第二硬层上另外形成抗反射层。通过第一辅助层的厚度确定第一硬掩模图案和第二图案之间的距离。第二硬掩模图案可形成为含Si的BARC层。
形成第三硬掩模图案的步骤包括：形成第二辅助层至一定厚度，所述厚度允许基本上保持通过第二硬掩模图案形成的阶梯部分；在第二辅助层上形成第三硬层，使得通过阶梯部分在第二辅助层中限定的间隔被第三硬层填充；通过实施图案化工艺形成第三硬掩模图案，使得第三硬层保留在第二辅助层中限定的间隔中。第二辅助层可由碳聚合物形成。通过第二辅助层的厚度确定第一图案和第三硬掩模图案之间的距离。第三硬掩模图案可形成为含Si的BARC层。
优选第一、第二和第三硬掩模图案由相同材料形成，并且第一、第二和第三硬掩模图案在彼此不同的层上形成。第二硬掩模图案的第一和第二图案在彼此不同的层上形成。
通过第一、第二和第三硬掩模图案形成的间隔定义为其中将形成接触孔的接触区。第一硬掩模图案的间距是接触区的间距的约两倍。第一图案的间距是接触区的间距的约两倍。第二图案的间距是接触区的间距的约两倍。第三硬掩模图案的间距是接触区的间距的约两倍。
在另一个方面，一种半导体器件的硬掩模图案包括：在半导体衬底上形成的第一硬掩模图案；包括基本上垂直于所述第一硬掩模图案的第一图案和在第一硬掩模图案之间限定的区域中形成的第二图案的第二硬掩模图案；和在第一图案之间限定的区域中形成的第三硬掩模图案。
第一、第二和第三硬掩模图案可由相同的材料形成。例如，第一、第二和第三硬掩模图案可形成为含Si的BARC层。第一、第二和第三硬掩模图案在彼此不同的层上形成。第二硬掩模图案的第一和第二图案在彼此不同的层上形成。
可在半导体衬底上形成下层和硬层，该硬层可以形成为旋涂碳(SOC)层。
第二硬掩模图案的第二图案和第一硬掩模图案之间的距离对应于接触孔的横向宽度，并且第二硬掩模图案的第一图案和第三硬掩模图案之间的距离对应于接触孔的纵向宽度。第一、第二和第三硬掩模图案之间的距离可以基本上相同。
附图说明
图1A至1J是说明形成根据本发明的一个实施方案的半导体器件硬掩模图案的方法的视图。
图2是说明在图1J中形成的硬掩模图案的形状的图。
具体实施方式
现在将详细说明本发明的具体的实施方案，其实例在附图中举例说明。本发明的实施方案可以各种方法改变。本发明的范围不应解释为受限于本实施方案。应该注意的是提供本实施方案仅仅在于使得本领域技术人员更好地理解本发明。
当提及在另一层或半导体衬底上形成层时，可认为该层可以与另一层或半导体衬底直接接触，或也可在其之间插入第三层。应注意在附图中所示的各层的厚度或尺寸是放大的，这是为了方便和清楚地说明。在整个附图和说明书中使用相同的附图标记表示相同或类似的部件。
图1A至1J是说明形成根据本发明的一个实施方案的半导体器件硬掩模图案的方法的视图。
参考图1A，在半导体衬底101上形成下层103，该半导体衬底101形成有包括晶体管的半导体元件(未显示)。下层103可以是层间电介质。在下层103上顺序地形成第一硬层105、第二硬层107和第一抗反射层109，以在实施在下层103中限定多个接触孔的蚀刻工艺时用作蚀刻掩模。第一光刻胶图案111在第一抗反射层109上形成。
下面将举例说明布置成矩阵形状的接触孔。也可以采用与用于在DRAM的制造中限定存储结接触孔的工艺相同的方式来实施用于限定以矩阵形状布置的接触孔的工艺。
第一硬层105形成为旋涂碳(SOC)层，第二硬层107形成为含Si的底部抗反射涂层(BARC)。第一抗反射层109防止在形成第一光刻胶图案111时由于散射反射所导致的曝光特性劣化。在第二硬层107可以防止散射反射的情况下，第一抗反射层109可以省略。
在一个方向上形成彼此平行的第一光刻胶图案111。具体地，在DRAM器件的情况下，在接触区CA之间形成的第一光刻胶图案111在一个方向上彼此平行。在单元区中的接触区CA中限定接触孔。第一光刻胶图案111之间的间距P2是接触区CA之间的间距P1的约两倍。
参考图1B，通过使用第一光刻胶图案111的蚀刻工艺，图案化第一抗反射层109和第二硬层107，形成第二硬掩模图案107。与第一光刻胶图案111形状一致，第二硬掩模图案107也被图案化为在接触区CA之间在一个方向上彼此平行。第二硬掩模图案107的间距是接触区CA的间距P1的两倍。第一硬层105的一部分暴露于第二硬掩模图案107之间。然后除去第一光刻胶图案111。
参考图1C，在包括图案化的第一抗反射层109和第二硬掩模图案107的第一硬层105的暴露部分上形成第一辅助层113。优选第一辅助层113由碳聚合物形成。
第一辅助层113形成至一定厚度，该厚度允许基本上保持通过第二硬掩模图案107形成的阶梯部分。具体地，因为在第二硬掩模图案107的侧壁上形成的第一辅助层113的厚度确定后续工艺中的在一个方向上的接触孔宽度，因此优选根据在一个方向上的接触孔的所需宽度来调节第一辅助层113的厚度。由于第一辅助层113形成至允许保持阶梯部分的厚度，因此通过第一辅助层113，在第二硬掩模图案107之间形成具有对应于接触区CA之间的距离的宽度的阶梯部分，例如沟槽。换言之，第一辅助层113的相对侧壁之间的距离对应于接触孔之间的距离。
参考图1D，在第一辅助层113上形成第三硬层115，使得在第一辅助层113中限定的阶梯部分被填充。在第三硬层115上形成第二抗反射层117。在第二抗反射层117上形成第二光刻胶图案119。
优选第三硬层115由与第二硬掩模图案107相同的材料形成以确保容易实施后续工艺。即，第三硬层115可以由含Si的BARC层形成。如上参考图1A所述，在其中第三硬层115可以在实施用于形成第二光刻胶图案119的光刻工艺时防止散射反射的情况下，第二抗反射层117可以被省略。
在基本上垂直于第一光刻胶图案111的方向上彼此平行地形成第二光刻胶图案119(见图1A)。具体地，在DRAM器件的情况下，在基本上垂直于第一光刻胶图案111的方向上，在接触区CA之间形成彼此平行的第二光刻胶图案119，其中在所述接触区CA中接触孔将限定在单元区域中(见图1A)。第二光刻胶图案之间的间距P3是接触区CA之间的间距P1的约两倍。
参考图1E，通过使用第二光刻胶图案119的蚀刻工艺，图案化第二抗反射层117和第三硬层115，由此形成第三硬掩模图案115a、115b。其后，除去第二光刻胶图案119。
第三硬掩模图案包括第一图案115a和第二图案115b，其中第一图案115a在基本上垂直于第二硬掩模图案107的方向上在第一辅助层113上彼此平行地形成，第二图案115b在第二硬掩模图案107之间的第一辅助层113上与第二硬掩模图案107平行地形成。由第一辅助层113的厚度确定第二硬掩模图案107和第二图案115b之间的距离。
具体地，与第二光刻胶图案119的形状一致，在接触区CA之间的第一辅助层113上，沿基本垂直于第二硬掩模图案107的方向图案化第三硬层115，使得形成彼此平行延伸的第一图案115a。在第一辅助层113上的第一图案115a的间距是接触区CA的间距P1的约两倍。并且，第三硬层115保留在第二硬掩模图案107之间的第一辅助层113中形成的阶梯部分中，从而形成第二图案115b。由于第二图案115b布置在第一辅助层113中形成的阶梯部分中，因而不必使用单独的掩模，也不发生布置错误。第二图案115b和第二硬掩模图案107之间的距离由第一辅助层113的厚度确定。
第三硬掩模图案包括第一和第二图案115a、115b，并且使第一辅助层113以正方形的形状暴露。第一辅助层113的每一个暴露的正方形区域包括四个接触区CA。该四个接触区CA分别位于每一个正方形区域的四个角。
参考图1F，在第三硬掩模图案115a、115b和第二抗反射层117的图案化部分上形成第二辅助层121。优选第二辅助层121由与第一辅助层113相同的材料即碳聚合物形成。
第二辅助层121形成至一定厚度，该厚度允许基本上保持通过第三硬掩模图案115a、115b形成的阶梯部分。具体地，由于在第三硬掩模图案115a、115b的第一图案115a的侧壁上形成的第二辅助层121的厚度确定后续工艺中的在另一方向上的接触孔的宽度，因此优选根据在所述另一方向上接触孔所需的宽度来调节第二辅助层121的厚度。由于第二辅助层121形成至允许阶梯部分保持的厚度，因此通过第二辅助层121，在第三硬掩模图案115a、115b的第一图案115a之间形成具有对应于接触区CA之间的距离的宽度的阶梯部分。换言之，第二辅助层121的相对侧壁之间的距离对应于接触孔之间的距离。
第三硬掩模图案115a、115b的第二图案115b也被第二辅助层121覆盖。
参考图1G，在第二辅助层121上形成第四硬层123，使得在第二辅助层121中限定的阶梯部分被第四硬层123完全填充。优选第四硬层123由与第三硬层115或第二硬层107相同的材料即含Si的BARC层形成，以确保容易实施后续工艺。
参考图1H，通过实施蚀刻工艺以使得第四硬层123仅保留在第二辅助层121中形成的阶梯部分中，形成第四硬掩模图案123。第四硬掩模图案123和第一图案115a之间的距离由第二辅助层121的厚度确定。
可以通过实施进行化学和机械抛光工艺的来进行蚀刻过程直到暴露第二辅助层121。并且，可以通过全表面蚀刻如回蚀刻工艺来实施该蚀刻过程。在第三硬掩模图案115a、115b的第一图案115a之间的第二辅助层121上形成第四硬掩模图案123以平行于第一图案115a延伸。第四硬掩模图案123的间距P4是接触区CA的间距P1的约两倍。
由于第四硬层123仅保留在第二辅助层121中形成的阶梯部分中，由此第四硬掩模图案123布置在第一图案115a之间。因此，由于不必使用单独的掩模，布置错误也不会发生。第一图案115a和第四硬掩模图案123之间的距离由第二辅助层121的厚度确定。
参考图1I，蚀刻第一辅助层113和第二辅助层121，使得第一辅助层113和第二辅助层121保留在第二、第三和第四硬掩模图案107、115a、115b、123的上部和下部。因此，在接触区CA中暴露出第一硬层105。
参考图1J，通过使用第二、第三和第四硬掩模图案107、115a、115b、123的蚀刻工艺来图案化第一硬层105，形成在接触区CA具有开口的第一硬掩模图案105。然后，虽然未在附图中示出，通过实施使用第一硬掩模图案105的蚀刻工艺来蚀刻下层103。因此，接触孔限定在下层103(例如，层间电介质)中。在4F4 DRAM的情况下，接触孔限定在将形成存储节点接触塞的区域中。当整体观看时，接触孔布置成矩阵的形状。
在上述描述中，用于形成和蚀刻含碳聚合物的辅助层、包括含Si的BARC层的硬层、和抗反射层的工艺可以在相同腔室内原位实施，使得无需中断真空条件即可连续地实施该工艺。
虽然在本实施方案中描述了第一硬层105形成的情况，可以想到第一硬层105可被省略，并且可通过使用第二至第四硬掩模图案107、115a、115b、123的蚀刻工艺来图案化下层103。
下面将更清晰地描述用作下层103的蚀刻掩模的第二、第三和第四硬掩模图案107、115a、115b、123的形状。
参考图2，在一个方向上彼此平行地形成第二硬掩模图案107，第二硬掩模图案107的间距是接触区CA的间距的约两倍。在基本上垂直于第二硬掩模图案107的方向上形成第三硬掩模图案115a、115b的第一图案115a，并且第一图案115a的间距是接触区CA的间距的约两倍。沿平行于第二硬掩模图案107的方向在第二硬掩模图案107之间形成第三硬掩模图案115a、115b的第二图案115b，并且第二图案115b的间距是接触区CA的间距的约两倍。沿基本上垂直于第二硬掩模图案107的方向在第三硬掩模图案115a、115b的第一图案115a之间以形成第四硬掩模图案123，并且第四硬掩模图案123的间距是接触区CA的间距的约两倍。
第二硬掩模图案107和第二图案115b之间的距离由第一辅助层113的厚度确定(见图1E)，并且第四硬掩模图案123和第一图案115a之间的距离由第二辅助层121的厚度确定(见图1H)。  因此，如果第一辅助层113和第二辅助层121的厚度基本上相同，则第二至第四硬掩模图案107、115a、115b、123之间的距离变得基本相同。这意味着接触孔的横向宽度和纵向宽度由第一辅助层113和第二辅助层121厚度确定。因此，如果第一辅助层113和第二辅助层121的厚度基本相同，那么限定了正方形的接触孔。
通过使用分别限定为纵线和横线的类型的第一和第二光刻掩模的光刻工艺来分别形成用于形成硬掩模图案107、115a、115b、123的第一和第二光刻胶图案111、119。在不透明或透明图案中，在光刻掩模上限定图案的间距。在这种情况下，甚至当发生布置错误时，掩模图案的间距不发生错误。因此，即使当在纵向或横向的方向上发生布置错误时，接触孔的尺寸也不变化。结果，可以解决由于布置错误所导致的问题。
通过形成硬掩模图案107、115a、115b、123作为透明的含Si的BARC层，可以省略用于暴露在掩模布置中使用的套刻游标(overlay vernier)的标记掩模(key mask)打开工艺。换言之，可以简化工艺步骤。此外，由于通过旋涂工艺形成含Si的BARC层，因此所具有的优点在于可在第一和第二辅助层113、121中限定的间隔之间容易地形成第三和第四硬掩模图案115a、115b、123。特别地，在形成硬掩模图案的过程中，与化学气相沉积(CVD)或物理气相沉积(PVD)相比，由于旋涂工艺是在低温(例如，室温)下实施的工艺，因此它能够使得在先前形成的下部元件上施加的热负荷最小化。
在硬掩模图案107、115a、115b、123形成为含Si的BARC层和辅助层113、121是由碳聚合物形成的情况下，这些图案和层包含碳。如果通过O2等离子体蚀刻工艺除去辅助层113、121，由于O2与Si反应，因此形成SiO2作为蚀刻阻挡层。因此，可增加硬掩模图案和辅助层的蚀刻选择性。
在传统技术中，为了限定其中将形成矩阵形状的接触孔的区域，使用用于限定接触孔以奇数行和奇数列定位的第一掩模以及用于限定接触孔以偶数行和偶数列定位的第二掩模，来实施光刻工艺。因此，由于使用两个掩模，可导致布置错误。然而，在本发明中，由于接触孔是通过在纵向和横向的方向上实施图案化工艺来限定的，因此不发生布置错误。
另外，为实现在使用常规的双曝光和蚀刻技术(DEET)的DRAM中的接触阵列，必须将掩模作为以棋盘式的形状分成两片。为了限定使用曝光设备的棋盘型接触阵列，由于必须采用二维对称的照明系统，因此降低了分辨率。因此，可通过DEET获得的k1系数提高至0.20以上。然而，在本发明中，由于使用曝光设备来限定线类型，通过采用大功率照明系统诸如偶极，可以获得高达0.14的k1系数。
虽然处于说明性的目的本发明描述了具体的实施方案，但本领域技术人员可理解各种改变、添加和替代是可能的，这些改变、添加和替代没有脱离在所附权利要求中公开的本发明的范围和精神。

Claims (29)

1.一种用于形成半导体器件的硬掩模图案的方法，所述方法包括：
在半导体衬底上形成第一硬掩模图案；
形成第二硬掩模图案，所述第二硬掩模图案包括垂直于所述第一硬掩模图案的第一图案和位于所述第一硬掩模图案之间的第二图案；和
在所述第一图案之间形成第三硬掩模图案；
其中形成所述第二硬掩模图案包括：
形成第一辅助层至允许保持由所述第一硬掩模图案形成的阶梯部分的厚度；
在所述第一辅助层上形成第二硬层，使得由所述阶梯部分在所述第一辅助层中限定的间隔由所述第二硬层填充；
通过实施图案化工艺形成第一和第二图案，使得所述第一图案沿垂直于所述第一硬掩模图案的方向保留在所述第一辅助层上并且所述第二图案保留于在所述第一辅助层中限定的间隔中。
2.根据权利要求1所述的方法，还包括：在形成所述第一硬掩模图案之前，在所述半导体衬底上形成下层和第一硬层。
3.根据权利要求2所述的方法，其中所述第一硬层包括旋涂碳(SOC)层。
4.根据权利要求1所述的方法，其中所述第一硬掩模图案包括含Si的底部抗反射涂层(BARC)。
5.根据权利要求1所述的方法，其中所述第一辅助层包含碳聚合物。
6.根据权利要求1所述的方法，还包括在所述第二硬层上形成抗反射层。
7.根据权利要求1所述的方法，其中所述第一硬掩模图案和所述第二图案之间的距离由所述第一辅助层的厚度确定。
8.根据权利要求1所述的方法，其中所述第二硬掩模图案包括含Si的BARC层。
9.根据权利要求1所述的方法，其中形成所述第三硬掩模图案包括：
形成第二辅助层至允许保持由所述第二硬掩模图案形成的阶梯部分的厚度；
在所述第二辅助层上形成第三硬层，使得由所述阶梯部分在所述第二辅助层中限定的间隔由所述第三硬层填充；和
通过实施图案化工艺形成所述第三硬掩模图案，使得所述第三硬层保留在所述第二辅助层限定的间隔中。
10.根据权利要求9所述的方法，其中所述第二辅助层包含碳聚合物。
11.根据权利要求9所述的方法，其中所述第一图案和所述第三硬掩模图案之间的距离由所述第二辅助层的厚度确定。
12.根据权利要求9所述的方法，其中所述第三硬掩模图案包括含Si的BARC层。
13.根据权利要求1所述的方法，其中所述第一、第二和第三硬掩模图案包含相同的材料。
14.根据权利要求1所述的方法，其中所述第一、第二和第三硬掩模图案在彼此不同的层上形成。
15.根据权利要求14所述的方法，其中所述第二硬掩模图案的所述第一和第二图案在彼此不同的层上形成。
16.根据权利要求1所述的方法，其中通过所述第一、第二和第三硬掩模图案形成的间隔是其中将形成接触孔的接触区。
17.根据权利要求16所述的方法，其中所述第一硬掩模图案的间距是所述接触区的间距的两倍。
18.根据权利要求16所述的方法，其中所述第一图案的间距是所述接触区的间距的两倍。
19.根据权利要求16所述的方法，其中所述第二图案的间距是所述接触区的间距的两倍。
20.根据权利要求16所述的方法，其中所述第三硬掩模图案的间距是所述接触区的间距的两倍。
21.一种半导体器件的硬掩模图案：包括：
在半导体衬底上形成的第一硬掩模图案；
第二硬掩模图案，所述第二硬掩模图案包括垂直于所述第一硬掩模图案的第一图案和形成在所述第一硬掩模图案之间限定的区域中的第二图案；和
形成在所述第一图案之间限定的区域中的第三硬掩模图案，
其中所述第二硬掩模图案的所述第一和第二图案在彼此不同的层上形成，
其中在所述第一、第二和第三硬掩模图案中，所述第一硬掩模图案对应于最下层，所述第二硬掩模图案的所述第二图案对应于高于所述第一硬掩模图案的层，所述第二硬掩模图案的所述第一图案对应于高于所述第二图案的层，所述第三硬掩模图案对应于高于所述第一图案的最上层。
22.根据权利要求21所述的硬掩模图案，其中所述第一至第三硬掩模图案包含相同的材料。
23.根据权利要求21所述的硬掩模图案，其中所述第一、第二和第三硬掩模图案包括含Si的BARC层。
24.根据权利要求21所述的硬掩模图案，其中在所述半导体衬底上形成下层和硬层。
25.根据权利要求24所述的硬掩模图案，其中所述硬层包括SOC层。
26.根据权利要求21所述的硬掩模图案，其中所述第一、第二和第三硬掩模图案在彼此不同的层上形成。
27.根据权利要求21所述的硬掩模图案，其中所述第二硬掩模图案的所述第二图案与所述第一硬掩模图案之间的距离对应于接触孔的横向宽度，所述第二硬掩模图案的所述第一图案与所述第三硬掩模图案之间的距离对应于所述接触孔的纵向宽度。
28.根据权利要求27所述的硬掩模图案，其中所述第一、第二和第三硬掩模图案之间的距离相同。
29.一种形成半导体器件的硬掩模图案的方法，所述方法包括：
在位于硅衬底上的第一硬掩模图案上形成第一辅助层，其中所述第一辅助层形成至允许保持通过所述第一硬掩模图案形成的阶梯部分的厚度；
在所述第一辅助层上形成第一硬层，使得由所述阶梯部分在所述第一辅助层中限定的间隔由所述第一硬层填充；
蚀刻所述第一硬层以形成第二硬掩模图案，其中所述第二硬掩模图案包括第一图案和第二图案，所述第一图案垂直于所述第一硬掩模图案，并且每一个所述第二图案位于两个第一硬掩模图案之间，所述第二硬掩模图案形成阶梯部分；和
在所述硬层和所述第二硬掩模图案上形成第二辅助层，其中所述第二辅助层形成至允许保持通过所述第二硬掩模图案形成的阶梯部分的厚度；
在所述第二辅助层上形成第二硬层，使得通过由所述第二硬掩模图案形成的所述阶梯部分所限定的在所述第二辅助层中的间隔由所述第二硬层填充；和
蚀刻所述第二硬层以形成第三硬掩模图案，其中所述第三硬掩模图案保留在通过所述第二辅助层限定的间隔中，
其中通过所述第一、第二和第三硬掩模图案形成的间隔是其中将形成接触孔的接触区，所述接触区布置成矩阵形状。
CN2008100898989A 2007-11-29 2008-04-08 半导体器件硬掩模图案及其形成方法 Expired - Fee Related CN101447458B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020070122647A KR100932333B1 (ko) 2007-11-29 2007-11-29 반도체 소자의 하드 마스크 패턴 및 그 형성 방법
KR10-2007-0122647 2007-11-29
KR1020070122647 2007-11-29

Publications (2)

Publication Number Publication Date
CN101447458A CN101447458A (zh) 2009-06-03
CN101447458B true CN101447458B (zh) 2011-01-19

Family

ID=40674891

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008100898989A Expired - Fee Related CN101447458B (zh) 2007-11-29 2008-04-08 半导体器件硬掩模图案及其形成方法

Country Status (4)

Country Link
US (1) US7892977B2 (zh)
JP (1) JP2009135400A (zh)
KR (1) KR100932333B1 (zh)
CN (1) CN101447458B (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100932334B1 (ko) * 2007-11-29 2009-12-16 주식회사 하이닉스반도체 반도체 소자의 하드 마스크 패턴 형성 방법
JP5544007B2 (ja) * 2010-02-19 2014-07-09 東京エレクトロン株式会社 半導体装置の製造方法及び製造装置
KR20130023995A (ko) * 2011-08-30 2013-03-08 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조방법
CN102522371B (zh) * 2011-12-22 2016-06-08 上海华虹宏力半导体制造有限公司 接触孔的制作方法
CN102522370B (zh) * 2011-12-22 2015-12-02 上海华虹宏力半导体制造有限公司 接触孔的形成方法
KR101926418B1 (ko) * 2012-05-16 2018-12-10 삼성전자주식회사 반도체 소자의 제조 방법
US9349595B2 (en) * 2012-07-11 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices
WO2014148423A1 (ja) * 2013-03-21 2014-09-25 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
CN104425225A (zh) * 2013-09-04 2015-03-18 中芯国际集成电路制造(上海)有限公司 三重图形的形成方法
KR102248436B1 (ko) 2014-05-23 2021-05-07 삼성전자주식회사 반도체 소자의 제조방법
KR20160037060A (ko) * 2014-09-26 2016-04-05 서울바이오시스 주식회사 발광소자 및 그 제조 방법
SG11201806451VA (en) * 2016-01-29 2018-08-30 Tokyo Electron Ltd Method and system for forming memory fin patterns
US10026645B2 (en) * 2016-08-31 2018-07-17 Globalfoundries Inc. Multiple patterning process for forming pillar mask elements
CN107968073B (zh) * 2016-10-20 2020-10-09 联华电子股份有限公司 埋入式字符线的制作方法
US10256140B2 (en) * 2016-10-20 2019-04-09 Tokyo Electron Limited Method of reducing overlay error in via to grid patterning
CN108231770B (zh) * 2016-12-22 2021-05-04 联华电子股份有限公司 形成图案的方法
US10475648B1 (en) 2018-05-01 2019-11-12 United Microelectronics Corp. Method for patterning a semiconductor structure
EP3671822A1 (en) * 2018-12-20 2020-06-24 IMEC vzw Self-aligned contact hole and pillar array patterning

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101026086A (zh) * 2006-02-24 2007-08-29 海力士半导体有限公司 形成半导体器件的精细图案的方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7303785B2 (en) 2003-06-03 2007-12-04 Shin-Etsu Chemical Co., Ltd. Antireflective film material, and antireflective film and pattern formation method using the same
KR100539275B1 (ko) * 2004-07-12 2005-12-27 삼성전자주식회사 반도체 장치의 제조 방법
US7572572B2 (en) * 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
KR100734464B1 (ko) * 2006-07-11 2007-07-03 삼성전자주식회사 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법
KR100771891B1 (ko) * 2006-11-10 2007-11-01 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101026086A (zh) * 2006-02-24 2007-08-29 海力士半导体有限公司 形成半导体器件的精细图案的方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开2002-231693A 2002.08.16

Also Published As

Publication number Publication date
KR100932333B1 (ko) 2009-12-16
CN101447458A (zh) 2009-06-03
US20090140398A1 (en) 2009-06-04
JP2009135400A (ja) 2009-06-18
KR20090055818A (ko) 2009-06-03
US7892977B2 (en) 2011-02-22

Similar Documents

Publication Publication Date Title
CN101447458B (zh) 半导体器件硬掩模图案及其形成方法
CN101447398B (zh) 在半导体器件中形成硬掩模图案的方法
US8785328B2 (en) Mask pattern for hole patterning and method for fabricating semiconductor device using the same
KR101097440B1 (ko) 크로스 패터닝 기법을 이용한 상변화 메모리 장치의 제조방법
JP5522622B2 (ja) 半導体記憶装置及びその製造方法
CN100407405C (zh) 半导体元件的制造方法
CN113097142B (zh) 一种图案化方法及半导体结构
US7927945B2 (en) Method for manufacturing semiconductor device having 4F2 transistor
JP2000208434A (ja) 半導体素子をパタ―ン化する方法および半導体デバイス
US20090258467A1 (en) Method for fabricating semiconductor device
CN100388466C (zh) 集成电路及其制造方法
CN102034755A (zh) 半导体器件及其制造方法
CN106847823A (zh) 垂直存储器件
US7763987B2 (en) Integrated circuit and methods of manufacturing a contact arrangement and an interconnection arrangement
US8114778B2 (en) Method of forming minute patterns in semiconductor device using double patterning
US8084801B2 (en) Cell structure for a semiconductor memory device and method of fabricating the same
US20150131382A1 (en) Semiconductor storage device and method of manufacturing the same
CN101996930A (zh) 制造接触接合垫的方法及半导体器件
US10290543B1 (en) Method for manufacturing semiconductor device
KR100721201B1 (ko) 6ｆ2 레이아웃을 갖는 반도체 소자의 랜딩플러그 형성방법
US20220359424A1 (en) Semiconductor device
US8916977B2 (en) Semiconductor device and method for fabricating the same
KR20100000329A (ko) 셰어드 비트라인 구조를 갖는 반도체 장치 및 그 제조방법
JP2014078613A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110119

Termination date: 20130408