CN101398695A - 半导体集成电路器件 - Google Patents

Abstract

本发明提供了一种调节器电路，其可以快速响应于负载电流的变化，并且可以提供充足的驱动电流以便能够生成稳定的内部源电压。该调节器电路包括：前置放大器电路，其检测和放大参考电压和内部源电压之间的差值；箝位电路，其限制前置放大器电路的输出的幅度；主放大器电路，其放大前置放大器电路的幅度受限的输出；以及驱动器电路，其根据主放大器的输出而输出内部源电压。即使内部源电压突然改变，由于箝位电路的作用调节器电路也不会振荡。

Description

半导体集成电路器件

相关申请的交叉引用

这里通过参考引入2007年9月26日提交的日本专利申请No.2007-249525的全部公开内容，包括说明书、附图及摘要。

技术领域

本发明涉及半导体集成电路器件，尤其涉及为诸如存储器电路、逻辑电路等负载电路提供内部源电压的内部电压生成器。

背景技术

在半导体电路器件中使用的内部电压生成器需要针对这样的电路的设计，即该电路可以生成恒定内部源电压而与负载电流的变化无关。

在例如日本未审专利公开No.2005-202781(专利文献1)中所公开的电压调节器中，通过第一放大器、第二放大器、P-MOSFET和相位补偿电容器形成了主回路。通过第三放大器、直流分量切割电容器和P-MOSFET形成辅回路。即使负载电流高速升高时，基于第三放大器的辅回路也能够降低输出电压的变化量。当期望进一步增加由第一放大器所放大的信号的增益时，使用第二放大器。

日本未审专利公开No.2005-71067(专利文献2)中所公开的电压生成器或者生成电路包括具有级联(cascade)耦合的两级差分放大器电路的误差放大器和具有级联耦合的反相电路的控制电路。控制电路执行控制，以便根据用于驱动器的P沟道MOSFET的栅电压和每个反相电路的操作阈值电压之间的高低关系，驱动两个差分放大器电路或者仅仅驱动后级的差分放大器电路。

因此，由于通过对其中每个内部电路的操作电流较大的两个差分放大器电路的驱动，误差放大器的增益变高，所以可以增强对于内部电路的操作状态中改变的响应，并且可以改善对于内部电路的电流供应能力。由于在内部电路的操作电流较小时，不驱动差分放大器电路，所以与其中总是驱动两级的差分放大器电路的情况相比，误差放大器中的电流消耗量可以得到抑制。

在日本未审专利公开No.2005-316959(专利文献3)中公开的恒压电路具有直流增益高的第一误差放大器和具有快速响应特性的第二误差放大器。通过第一和第二误差放大器，针对输出电压的变化执行对于输出电压控制晶体管的操作的控制。第一误差放大器被设计成将形成恒定电流源的NMOS晶体管的漏极电流降低得尽可能小。第二误差放大器被设计成使形成恒定电流源的NMOS晶体管的漏极电流尽可能大。

发明内容

即使在每个内部电路中电流消耗已经突然增加时，用于集成电路的内部电压生成器也需要响应于该急剧的增加通过为该内部电路提供大电流来保持恒定内部源电压。近年来，必须根据下列情况来实现电路的高驱动能力和快速响应，以便实现对于更严苛条件的适应。

首先，提出了一种观点，即在前沿半导体工艺中，每个晶体管的阈值电压与源电压的比值随着微制造的进步而升高。以65nm工艺为例，相对于内部源电压1.0V在最严苛条件下，PMOS和NMOS的阈值电压之和变得大于或者等于0.8V。因此，要求在精度上比传统更高的内部源电压。

其次，提出这样一种观点，即微处理器、动画处理功能、存储器等迄今已经分别被配置在分立的芯片中，并且连线在系统板上，而近年来一直在使用将这些功能集成到同一芯片中的SoC(片上系统)。使用SoC是出于设备微型化、布线简化、加速、低功耗等原因。

在这一点，通过分立的调节器芯片来产生和提供内部源电压的传统方法不能够满足SoC所需的每个内部源电压的精度。这是因为，由于从调节器芯片至SoC的内部源或功率布线的电阻而经受了压降，并且由于内部功率布线的电感部件而受到噪声影响。

因此，需要在SoC中对内部电源生成器进行片上安装。需要以能够以片上为基础进行安装的方式使内部电压生成器在尺寸上比传统更小。另外，为了SoC低功耗的目的，需要将提供至内部电压生成器的外部源电压降低到与内部源电压相同的程度。

就这样的高精度、电路微型化和电压降低而言，上面所提到的现有技术文献中公开的技术是不足的。

因此，本发明的目的是提供一种配备有高精度内部电压生成器的半导体集成电路器件。本发明的更加特定的目的是提供一种内部电压生成器，其可以快速响应于负载电流的变化并以即使在低电压下也能够生成稳定内部源电压的方式来提供足够的驱动电流。本发明的另一目的是以优选的简单配置来实现这些的功能，以便使电路微型化成为可能。

本发明提供了一种包括负载电路和内部电压生成器的半导体集成电路器件，该内部电压生成器用于生成用来驱动负载电路的内部源电压。每个内部电压生成器包括用于生成参考电压的参考电压生成电路和用于参照参考电压生成内部源电压的调节器电路。此处，调节器电路包括：前置放大器电路，用于检测和放大每个内部源电压和每个参考电压之间的差值；箝位电路，用于限制前置放大器电路的输出的幅度；主放大器电路，用于放大受到该箝位电路限制的前置放大器电路输出和生成控制信号；以及驱动器电路，用于响应于控制信号生成内部源电压。

根据本发明，参考电压和反馈内部源电压之间的误差在前置放大器电路和主放大器电路这两级中进行放大。因此，可以根据负载电流的变化迅速地以高精度提供足够的驱动电流。另外，即使当负载电流急剧变化时，通过其中提供了用于限制前置放大器电路的输出幅度的箝位电路的简单电路配置，仍可以实现稳定操作。

附图说明

图1是示出了根据本发明第一优选实施例的半导体集成电路器件1的示意配置的平面图；

图2是示出了图1所示内部电压生成器6的配置的框图；

图3是示出了一个特定配置实例的电路图，其说明了图2所示的恒定电流生成电路10和参考电压生成电路20两者；

图4是示出了图2所示的调节器电路30的配置的框图；

图5是示出了作为图4的变型的调节器电路30a的配置的框图；

图6是示出图5所示调节器电路30a的详细配置的电路图；

图7是示出了作为图6所示调节器电路30a的比较实例1的调节器电路130a的配置的电路图；

图8是示出了作为图6所示调节器电路30a的比较实例2的调节器电路130b的配置的电路图；

图9是示出了在其中每个负载电路的电流消耗逐渐增加的情况下图6和图7所示的调节器电路30a和130a的电压波形的图示；

图10是示出了在其中每个负载电路的电流消耗突然增加的情况下图6至图8所示的调节器电路30a、130a和130b的电压波形的图示；

图11是示出了根据本发明的第二优选实施例的调节器电路30b的配置的电路图；

图12是示出了图11所示的MOS晶体管Q33和Q34的结构的截面图；

图13是示出了根据本发明的第三实施例的调节器电路30c的配置的电路图；

图14是典型地示出了图13所示的MOS晶体管Q33a和Q34a的结构的透视图；

图15是示出了从前面观察图14时MOS晶体管Q33a和Q34a的结构的截面图；

图16是示出了从侧面观察图14时MOS晶体管Q33a和Q34a的结构的截面图；

图17是示出了图13所示的主放大器电路36c的等效电路；以及

图18是示出了根据本发明的第四实施例的调节器电路30d的配置的电路图。

具体实施方式

下面将参照附图详细说明本发明的优选实施例。顺便说明，相同附图标记与相同或对应的部件关联，将不会重复对它们的说明。

[第一优选实施例]

图1是示出了根据本发明第一实施例的半导体集成电路器件1的示意配置的平面图。

参考图1，该半导体集成电路器件1包括：负载电路，诸如存储器电路3、逻辑电路4和模拟电路5等；以及内部电压生成电路或生成器6，它们全部都形成在半导体衬底2的主表面上。键合焊盘7提供在位于半导体衬底2的主表面上的外围边沿部分处。

除CPU(中央处理单元)外，每个逻辑电路4包括与诸如图像处理、网络处理等应用对应的各种电路。模拟电路5包括诸如模拟-数字转换器、数字-模拟转换器、接口电路、PLL/DLL(相位/延迟锁定环)等的电路。每个存储器电路3邻近每个逻辑电路4而布置，并保持着从其对应的逻辑电路4等提供的数据。另外，存储器电路3将所保持的数据输出到逻辑电路4等。

内部电压生成器6分别与相应负载电路3、4和5相邻布置，并生成驱动负载电路3、4和5所需的内部源电压。经由功率布线9(在图1中由虚线箭头指示)将所生成的内部源电压提供至相应负载电路3、4和5。经由功率布线8(在图1中由粗实线所指示)，将驱动内部电压生成器6所需的外部源电压VDD从键合焊盘7a提供至内部电压生成器6。

图2是示出了图1所示内部电压生成器6的配置的框图。参考图2，内部电压生成器6包括恒定电流生成电路10、参考电压生成电路20和多个调节器电路30。根据集成电路的布局，在半导体集成电路器件1中，至少逐一地提供恒定电流生成电路10和参考电压生成电路20。调节器电路30以多个的形式提供在半导体集成电路器件1中，以便提供与负载电路3、4和5对应的内部源电压。

恒定电流生成电路10由外部源电压VDD驱动，并且生成并不依赖于外部源电压VDD变化的恒定电流i。恒定电流生成电路10输出中间电压ICONST至参考电压生成电路20。

参考电压生成电路20通过电流镜来复制恒定电流生成电路10处生成的电流i，这将在随后描述。复制的电流i被转换成多个参考电压VREF1、VREF2和VREF3。参考电压VREF1、VREF2和VREF3成为分别提供至模拟电路5、存储器电路3和诸如CPU的逻辑电路4的内部源电压VINT1、VINT2和VINT3的目标值。

至此，已经将一致的内部源电压提供至负载电路3、4和5。另一方面，用于SoC的内部电压生成器6生成了适合于负载电路3、4和5的内部源电压VINT1、VINT2和VINT3，并且将其提供至负载电路3、4和5。

具体而言，由于期望尽可能多地降低诸如CPU的逻辑电路4中的功耗，所以使用了最低内部源电压VINT3。该内部源电压VINT3例如是1.0V。为了将操作余量抬高，只要用于每个MOS晶体管的氧化物膜的可靠性允许，就通过高的内部源电压VINT2来驱动存储器电路3。该内部源电压VINT2，例如，是1.05V。模拟电路5不需要冒险降低其操作电压。例如将用于模拟电路5的内部源电压VINT1设置为1.2V。将用于驱动每个内部电压生成器6的外部源电压VDD设置为例如1.5V，以允许自这些内部源电压VINT1至VINT3的余量。

图2所示的调节器电路30分别通过反馈控制来输出内部源电压VINT1、VINT2和VINT3，以使得它们变得等于它们相应的目标参考电压VREF1、VREF2和VREF3。当负载电路3、4和5的电流消耗骤然上升时，调节器电路30分别响应于电流消耗的急剧改变而将大电流提供给负载电路3、4和5。因此，控制内部源电压VINT1、VINT2和VINT3的下降使其降低得尽可能少。顺便说明，当参考电压VREF1、VREF2和VREF3被当作通用名或者表示不特定的参考电压时，将其描述为参考电压VREF。同样，当内部源电压VINT1、VINT2和VINT3被当作通用名或者表示不特定的内部源电压时，将其描述为内部源电压VINT。

图3示出了一个特定配置实例的电路图，其说明了图2所示的恒定电流生成电路10和参考电压生成电路20。

参考图3，恒定电流生成电路10包括电阻元件R1、P沟道MOS晶体管Q1和Q2以及N沟道MOS晶体管Q3和Q4。首先将说明它们的耦合。

图3示出的MOS晶体管Q1和Q3以该顺序串联耦合在源节点VDD和地节点Vss之间。电阻元件R1以及MOS晶体管Q2和Q4也以该顺序串联耦合在源节点VDD和地节点Vss之间。MOS晶体管Q1的栅极和漏极以及MOS晶体管Q2的栅极分别耦合到节点N1。MOS晶体管Q3和Q4的栅极都耦合到MOS晶体管Q4的栅极。

恒定电流生成电路10的操作将在下面进行描述。在图3中，MOS晶体管Q3和Q4形成或者构成电流镜电路。因此当MOS晶体管Q3和Q4在形式和特性上彼此相同时，流经MOS晶体管Q1和Q3的电流i和流经电阻元件R1和MOS晶体管Q2和Q4的电流i彼此相等。

电流i等于通过跨过电阻元件R1形成的电压VR1除以该电阻元件R1的电阻值而得到的值。该电压VR1等于通过MOS晶体管Q1的栅源电压减去MOS晶体管Q2的栅源电压而得到的值。结果，电流i变为恒定电流，该恒定电流取决于MOS晶体管Q1和Q2的沟道宽度和长度、电阻元件R1的电阻值、它们的栅极电容和载流子迁移率。因此，确定电流i而与外部源电压VDD无关。

图3中示出的参考电压生成电路20包括：用于通过电流镜复制电流i的P沟道MOS晶体管Q5；级联耦合的多个P沟道MOS晶体管Q6至Q10；电流放大缓冲器电路26；以及电阻元件R2。此处，电流放大缓冲器电路26包括P沟道MOS晶体管Q11和Q12以及N沟道MOS晶体管Q13至Q15。将首先说明它们的耦合。

参考电压生成电路20的MOS晶体管Q5耦合在源节点VDD和节点N2之间。MOS晶体管Q5的栅极耦合至节点N1。MOS晶体管Q6至Q10以该顺序串联耦合在节点N2和地节点Vss之间。MOS晶体管Q6至Q10的栅极耦合至地节点Vss。

构成电流放大缓冲器电路26的MOS晶体管Q11和Q13以该顺序耦合在源节点VDD和节点N3之间。类似地，MOS晶体管Q12和Q14也以该顺序耦合在源节点VDD和节点N3之间。MOS晶体管Q15提供在节点N3和地节点Vss之间。

其中，MOS晶体管Q11和Q12的栅极都耦合到MOS晶体管Q11的漏极。MOS晶体管Q13的栅极耦合至节点N2。MOS晶体管Q14的栅极和漏极耦合至节点N4。为MOS晶体管Q15的栅极提供有偏置电压BIASL。

电阻元件R2耦合在节点N4和地节点Vss之间。自节点N4获取参考电压VREF1。跨过电阻元件R2施加的电压被分压，以便从提供在电阻元件R2中的节点N5和N6获取参考电压VREF2和VREF3。

接着将描述具有这种配置的参考电压生成电路20的操作。图3所示的MOS晶体管Q5与MOS晶体管Q1一起形成电流镜电路。因此，当MOS晶体管Q5在形式和特性上等同于MOS晶体管Q1时，等于流经MOS晶体管Q1的电流i的恒定电流流经MOS晶体管Q5。

响应于恒定电流i，级联耦合的MOS晶体管Q6至Q10执行电流电压转换，以生成恒定参考电压VREF0。即，MOS晶体管Q6至Q9通过长沟道晶体管来配置，并且充当整体上具有电阻值R的电阻元件22。二极管耦合的MOS晶体管Q10充当具有阈值电压Vth的二极管元件24。因此，使用这些电流i、电阻值R和阈值电压Vth根据VREF0＝i·R+Vth来确定参考电压VREF0。顺便说明，由恒定电流生成电路10所生成的电流i对温度的依赖性通过电阻元件22和二极管元件24来调节。因此，参考电压VREF0变成不依赖于温度的近似恒定值。

电流放大缓冲器电路26是电压跟随器电路，其中差分放大器电流的反相输入端子和其输出端子直接彼此耦合。具体而言，MOS晶体管Q13和Q14构成差分放大器电路的输入级的差分对，MOS晶体管Q11和Q12构成电流镜电路，MOS晶体管Q15构成电流源。MOS晶体管Q13的栅极对应于正相输入端子(非反相输入端子)，MOS晶体管Q14的栅极对应于反相或者逆相输入端子(反相输入端子)，MOS晶体管Q14的漏极对应于输出端子。MOS晶体管Q14的栅极和漏极彼此耦合。该电压跟随器电路充当阻抗转换器电路，其将高输入电阻转换为低输出电阻。

此后，所需的多个参考电压VREF1、VREF2和VREF3通过将电流放大缓冲器电路26的输出除以电阻元件R2而得到。这样得到的参考电压VREF1、VREF2和VREF3分别被提供到调节器电路30。此处，将流经MOS晶体管Q15的电流I1设置为充分大于流经电阻元件R2的电流I2。另外，电流I2变得比由恒定电流生成电路10所产生的电流i更大。

图4是示出了图2所示的调节器电路30的配置的框图。参考图4，调节器电路30包括前置放大器电路32、箝位电路34、主放大器电路36和驱动器电路38。

图4所示的前置放大器电路32充当差分放大器电路，用于检测和放大内部源电压VINT和参考电压VREF之间的差值。箝位电路34限制该前置放大器电路32的输出的幅度。主放大器电路36响应于其幅度受箝位电路34限制的输出信号SG，而输出用于控制该驱动器电路38的输出的控制信号PGATE。驱动器电路38响应于控制信号PGATE而输出内部源电压VINT。

根据这样的第一优选实施例的该调节器电路30，其第一特征在于，使用前置放大器电路32和主放大器电路36执行两级信号放大。作为比较实例，例如考虑这样的情况：一级的差分放大器电路放大内部源电压VINT和参考电压VREF之间的差值，由此来驱动驱动器电路38。假设，差分放大器电路具有大约电压增益30dB(大约30倍)的放大因子。假设需要600mV作为用以充分驱动该驱动器电路38的控制信号PGATE的电压幅度。在这种情况下，需要20mV作为输入到差分放大器电路的参考电压VREF和内部源电压VINT之间的差值。换言之，只有出现20mV的内部源电压VINT的降低，才可能充分地操作驱动器电路38。因此，在第一优选实施例中，该放大电路以两级来配置，以便增加电压增益，从而即使当内部源电压VINT和参考电压VREF之间的差值很小时，也允许驱动器电路38充分地操作。优选地，前置放大器电路32的增益被设置为比主放大器电路36的更大。因此就可以增加内部源电压VINT和参考电压VREF之间的差值的敏感度。

调节器电路30的第二特征在于，在前置放大器电路32和主放大器电路36之间提供了箝位电路34。当输入到前置放大器电路32的参考电压VREF和内部源电压VINT之间的差值过大时，得到超过下一级的主放大器电路36的输入范围的输出作为该前置放大器电路32的输出。当达到这种所谓的超过范围(range-over)状态时，主放大器电路36不会按照正常操作，因此调节器电路30发生振荡。因此，在第一优选实施例中，将箝位电路34提供在前置放大器电路32的输出侧上，以限制输入到主放大器电路36的信号SG的幅度。

顺便说明，在图4中假设，P沟道MOS晶体管用作驱动器电路38，控制信号PGATE输入到其栅极。在这种情况下，内部源电压VINT输入到其对应的前置放大器电路32的正相输入端子，参考电压VREF输入到其对应的前置放大器电路32的反相或负相输入端子。因此，由于当内部源电压VINT随着每个负载电路的电流消耗的增加而降低时前置放大器电路32的输出降低，所以从该驱动器电路38输出的内部源电压VINT增加。结果，内部源电压VINT保持恒定。当N沟道MOS晶体管用于驱动器电路38时，内部源电压VINT输入到前置放大器电路32的反相输入端子，并且参考电压VREF输入到前置放大器电路32的正相输入端子。

图5是示出了作为图4的变型的调节器电路30a的配置的框图。在图5示出的调节器电路30a中，通过具有一对差分输出端子的全差分放大器电路来替代图4示出的前置放大器电路32来配置前置放大器电路32a。另外，在图5示出的调节器电路30a中，通过具有一对差分输入端子的差分放大器电路来替代图4示出的主放大器电路36来配置主放大器电路36a。在图5示出的调节器电路30a中，提供了箝位电路34a，以使得至内部源电压VINT的输出反相位的幅度受到限制。因此，从图5所示的前置放大器电路32a输出的信号SG具有与内部源电压VINT同相位的信号VERFD以及其幅度受箝位电路34a限制的反相信号VINTD。当P沟道MOS晶体管用于驱动器电路38时，将与内部源电压VINT同相位的信号VREFD提供至其对应的主放大器电路36a的正相输入端子，并且将反相信号VINTD输入到其对应的主放大器电路36a的反相输入端子，如图5所示。当N沟道MOS晶体管用于驱动器电路38时，与图5相反，将与内部源电压VINT同相位的信号VREFD提供至主放大器电路36a的反相输入端子，并且将反相信号VINTD输入到主放大器电路36a的正相输入端子。

图5中示出的调节器电路30a也以与图4所示的调节器电路20类似的方式进行操作。即，当内部源电压VINT随着每个负载电路的电流消耗的增加而降低时，前置放大器电路32a的反相输出信号VINTD的输出电压增加。当此时内部源电压VINT的降低很突然时，通过箝位电路34a来限制该反相信号VINTD的电压的增加。由于从主放大器电路36a输出的控制信号PGATE的输出电压随着输出信号VINTD的增加而降低，所以从驱动器电路38提供的内部源电压VINT增加。因此，内部源电压VINT保持恒定。

图6是示出图5所示调节器电路30a的详细配置的电路图。参考图6，前置放大器电路32a包括：差分放大部分33b，用于检测和放大参考电压VREF和内部源电压VINT之间的差值，以及恒定电流源部分33a，用于为差分放大部分33b的每个负载晶体管提供恒定电流。

其中，差分放大部分33b具有构成该差分对的N沟道MOS晶体管Q28和Q29、构成低电压级联耦合负载晶体管的P沟道晶体管Q24至Q27以及构成恒定电流源的N沟道MOS晶体管Q30。

关于这些MOS晶体管Q24至Q30的耦合，MOS晶体管Q24、Q25和Q28以该顺序串联耦合在源节点VDD和节点N14之间。类似地，MOS晶体管Q26、Q27和Q29也以该顺序串联耦合在源节点VDD和节点N14之间。MOS晶体管Q30耦合在节点N14和地节点Vss之间。

此处，MOS晶体管Q24和Q26的栅极都耦合到节点N15。MOS晶体管Q25和Q27的栅极都耦合到节点N16。为MOS晶体管Q28的栅极提供有参考电压VREF，其漏极耦合至节点N12。信号VREFD从MOS晶体管Q28输出。MOS晶体管Q29的栅极耦合至为其提供有内部源电压VINT的节点N11，MOS晶体管Q29的漏极耦合至节点N13。信号VINTD从MOS晶体管Q29的漏极输出。为MOS晶体管Q30的栅极提供有偏置电压BIAS1，从而限定了流经MOS晶体管Q30的电流。

图6示出的恒定电流源部分33a具有串联耦合在源节点VDD和节点N15之间的P沟道MOS晶体管Q21和Q22，以及耦合在节点N15和地节点Vss之间的N沟道MOS晶体管Q23。此处，MOS晶体管Q21的栅极耦合至节点N15，MOS晶体管Q22的栅极耦合至节点N16。偏置电压BIAS4提供至节点N16。将该偏置电压BIAS4优选地设置为在这样的范围中的较低值，在该范围内对应的MOS晶体管在饱和区域中操作。为MOS晶体管Q23的栅极提供有偏置电压BIAS3，从而限定了流经MOS晶体管Q21至Q23的电流。

由于在图6所示的前置放大器电路32a中，通过P沟道MOS晶体管Q24至Q27的级联耦合来增强电压增益，所以实现了高敏感的差分放大器电路。作为模拟的结果，对应于级联型差分放大器电路的前置放大器电路32a可以确保46dB的电压增益(大约200倍)。因此假设，例如需要20mV作为用以驱动驱动器电路38的主放大器电路36a的差分输入的电势差，则如果前置放大器电路32a的差分输入的电势差(参考电压VREF和内部源电压VINT之间的差值)为0.1mV，就可以驱动驱动器电路38。通过以此方式提供前置放大器电路32a，调节器电路30a可以迅速地适应于参考电压VREF和内部源电压VINT之间的差值的改变，即使该改变微小时也是如此。

图6示出的主放大器电路36a包括构成差分对的N沟道MOS晶体管Q33和Q34、形成电流镜电路的P沟道MOS晶体管Q31和Q32以及构成恒定电流源的N沟道MOS晶体管Q35。MOS晶体管Q31和Q33以该顺序串联耦合在源节点VDD和节点N17之间。类似地，MOS晶体管Q32和Q34也以该顺序串联耦合在源节点VDD和节点N17之间。MOS晶体管Q35耦合在节点N17和地节点Vss之间。

此处，MOS晶体管Q31和Q32的栅极都耦合到MOS晶体管Q31的漏极。MOS晶体管Q33的栅极耦合至节点N12。前置放大器电路32a的输出信号VREFD输入到MOS晶体管Q33的栅极。MOS晶体管Q34的栅极耦合至节点N13，其漏极耦合至节点N18。前置放大器电路32a的输出信号VINTD输入到MOS晶体管Q34的栅极，控制信号PGATE从MOS晶体管Q34的漏极输出。

图6的驱动器电路38通过P沟道MOS晶体管Q39来配置。MOS晶体管Q39的栅极耦合至节点N18，其源极耦合至源节点VDD，其漏极耦合至节点N11。控制信号PGATE输入到MOS晶体管Q39的栅极，并且内部源电压VINT从MOS晶体管Q39的漏极输出。

图6的箝位电路34a包括：串联耦合在源节点VDD和节点N19之间的P沟道MOS晶体管Q36和Q37；耦合在节点N19和地节点Vss之间的N沟道MOS晶体管Q38；以及耦合在节点N19和节点N13之间的电容元件C1。MOS晶体管Q36的栅极耦合至节点N15，MOS晶体管Q37的栅极耦合至节点N16。将偏置电压BIAS4施加到MOS晶体管Q37的栅极。MOS晶体管Q38通过将其栅极和漏极的耦合而配置为二极管元件。

以这种方式配置的箝位电路34a的操作如下：当内部源电压VINT随着每个负载电路的电流消耗的骤然增加而急剧降低时，从前置放大器电路32a输出的信号VINTD的电压急剧增加。当此时节点N13的电势升高时，经由电容元件C1耦合的节点N19的电势也升高。然而，当节点N19的电势升高时，流经二极管耦合的MOS晶体管Q38的电流猛烈增加。结果，节点N3的电势被限制为小于或者等于给定值。

在图6中示出的上述调节器电路30a的操作将在下面对比比较实例1和2进行说明。

图7是示出了作为图6所示调节器电路30a的比较实例1的调节器电路130a的配置的电路图。图7中所示的调节器电路130a等效于已经将前置放大器32a和箝位电路34a从图6所示的调节器电路30中移除后的电路。在图7中，MOS晶体管Q33的栅极耦合至节点N11。内部源电压VINT输入到MOS晶体管Q33的栅极。另外，参考电压VREF输入到图7所示的MOS晶体管Q33的栅极。

图8是示出了作为图6所示调节器电路30a的比较实例2的调节器电路130b的配置的电路图。图8中所示的调节器电路130b等效于已经将箝位电路34a从图6所示的调节器电路30b中移除后的电路。由于图8的调节器电路130b在其他配置方面类似于图6的调节器电路30a，因此在此不再重复对其的描述。

图9是示出了在其中每个负载电路的电流消耗逐渐增加的情况下图6和图7所示调节器电路30a和130a的电压波形的图示。在图9中，水平轴指示了时间，垂直轴从上面按顺序指示了每个负载电路的电流消耗、内部源电压VINT、控制电压PGATE的模拟波形。图9中的实线A指示了图6的调节器电路30a的信号波形，虚线B指示了图7所示的调节器电路130a的信号波形。

图9示出了其中电流消耗缓慢增加以及内部源电压VINT降低的情况。在这种情况下图7的调节器电路130a(虚线B)中，除非内部源电压VINT降低直到其超过主放大器电路36a的输入敏感度(例如20mV)，主放大器电路36a才进行响应。另一方面，在图6的调节器电路30a(实线A)中，前置放大器电路32a以及主放大器电路36a以高敏感度和高速进行操作，只是内部源电压VINT有微小降低。结果，尽管出现内部源电压VINT的降低，但图6的调节器电路30a(实线A)迅速恢复到稳定点(0.1mV的降低)。

图10是示出了在其中每个负载电路的电流消耗突然增加的情况下图6至图8所示的调节器电路30a、130a和130b的电压波形的图示。在图10中，水平轴指示了时间，垂直轴从上面按顺序指示了每个负载电路的电流消耗、内部源电压VINT、控制电压PGATE和输出电压VINTD的模拟波形。图10中的实线A指示了图6的调节器电路30a的信号波形，虚线B指示了图7所示的调节器电路130a的信号波形，单点划线C指示了图8所示的调节器电路130b的信号波形。

参考图10，当负载电路的电流消耗为大电流并突然增加时，图7中的调节器电路130a(图10中的虚线B)不能片刻就适应其突然的变化，因此导致内部源电压的巨大降落。在过去了微小的时间间隔之后，内部源电压VINT恢复到稳定点(例如，降低20mV)。

另一方面，由于在图8的调节器电路130b(图10中的单点划线C)中没有提供箝位电路34a，因此对该内部源电压VINT的突然降低做出响应的前置放大器电路32a首先非常大地改变输出电压VINTD。由于前置放大器电路32a的输出电压VINTD波动很大，所以下一级主放大器电路36a落在饱和区域操作之外，并且明显偏离饱和区域操作。比原始通过末级驱动器电路38所需的量更多地对每个负载电路执行过充电。因此，出现内部源电压VINT的突然升高，并且其结果是接着的反馈，使得前置放大器电路32a进行操作以阻止突然充电。因此，接下来来自驱动器电路38的功率供应变得不足。结果，出现振荡操作，如图10中的单点划线C所指示。

在图6的调节器电路30a(图10中的实线A)中，箝位电路34a防止出现振荡操作。即，即使前置放大器电路32a的输出电压VINTD因内部源电压VINT的突然降低而试图显著改变，在箝位电路34a的电容元件C1和二极管(二极管连接的MOS晶体管Q38)的操作下，输出电压VINTD在片刻之间被箝位，这使得输出电压VINTD的幅度受到限制。利用这种箝位电路34a的操作，前置放大器电路32a保持了关于内部源电压VINT的小改变的高敏感度操作，并且可以进行保护以防止在内部源电压VINTD显著改变时下一级主放大器电路36a过度饱和。

根据如上所述本发明第一优选实施例的调节器电路30和30a，可以实现高敏感的内部电压生成器，甚至关于缓和电流消耗和突然大电流消耗，其仍可以减少内部源电压VINT的降低。

[第二优选实施例1

图11是示出了根据本发明的第二优选实施例的调节器电路30b的配置的电路图。参考图11，第二优选实施例的调节器电路30b与图6的调节器电路30a的不同之处在于，并未提供图6中的箝位电路34a。另外，代替图6中的主放大器电路36a，调节器电路30b具有主放大器电路36b，在主放大器电路36b中N沟道MOS晶体管Q33和Q34的栅极以及它们的体(body)(背栅)耦合。由于图11示出中的其他配置与图6中所示类似，因此将不再重复对它们的说明。顺便说明，MOS晶体管Q33和Q34的栅极和体耦合的原因在于使用作差分对的MOS晶体管Q33和Q34的特性彼此相同。

图12是图11所示的MOS晶体管Q33和Q34的结构的截面图。在图12中，在P型衬底40中提供了N阱41，并且在N阱41中提供了P阱42。通过这样的方式，将N沟道MOS晶体管Q33和Q34提供在与基础衬底电隔离的P阱42的区域中。

参考图12，N沟道MOS晶体管Q33和Q34分别包括：源区和漏区43和44，其被掺杂以实现为N型；沟道区，提供在源区和漏区43和44之间；栅极46，与沟道区相对地提供，其间插入有栅极绝缘膜47；以及区域45，其与P阱42接触。栅极46和接触区域45彼此电耦合。

参考图11和图12，在前置放大器电路32a的输出电压VINTD随着内部电路的电流消耗的突然增加而过度增加时，注入到MOS晶体管Q34的栅极46的正电荷事实上转移到MOS晶体管Q34的背栅侧(P阱42)。所注入的电荷经由通过P阱42和源极43配置的PN结对节点N17放电。此时，在N沟道MOS晶体管Q34的栅极46和源极43之间未施加大于或者等于MOS晶体管Q34的阈值α的电压。阈值电压α具有这样的值，该值取决于自前置放大器电路32a提供的电荷量Qin和经由PN结对地节点Vss放电的电荷量Qout之间的权衡。

由于此处自前置放大器电路32a提供的电荷量Qin依赖于MOS晶体管Q34的栅极电容和寄生电容，所以其与输出电压VINTD成比例。另一方面，经由PN结对地节点Vss放电的电荷量Qout与exp(VINTD)成比例。因此，前置放大器电路32a输出越多的大输出电压VINTD，则对电荷放电的作用越大。结果，电压箝位效果变得更大。另一方面，当主放大器电路36b检测到弱输出电压VINTD时，不会产生箝位效果，并支持高精度输出电压VINTD的检测。

因此，与第一优选实施例相比，通过安装能够自动调节向其输入的每个电压值的主放大器电路36b，第二优选实施例的调节器电路30b能够有效地执行电压箝位。与配备有电容元件C1的第一优选实施例的调节器电路30a相比，可以使调节器电路30b的面积降低。结果，可以降低半导体集成电路器件的芯片面积，并且可以降低其制造成本。

[第三优选实施例]

本发明的第三优选实施例提供了一种具有适合于SOI(绝缘体上硅)衬底的结构的调节器电路30c。

图13是示出了根据本发明的第三优选实施例的调节器电路30c的配置的电路图。图13示出的调节器电路30c与图11所示的电路不同之处在于，使用每个都具有栅-体(gate-body)直接耦合部分56的MOS晶体管Q33a和Q33b来替换图11所示的主放大器电路36b中的N沟道MOS晶体管Q33和Q34。由于图13中的其他配置与图11中所示类似，因此将不再重复对它们的说明。

图14是典型地示出了图13所示的MOS晶体管Q33a和Q34a的结构的透视图。图15是示出了从前面观察图14时MOS晶体管Q33a和Q34a的结构的截面图。图16示出了从侧面观察图14时MOS晶体管Q33a和Q34a的结构的截面图。

参考图14至图16，MOS晶体管Q33a和Q34a分别形成在未示出的SOI衬底之上，并且包括P型体区域50、N型源区和N型漏区51和52以及经由栅极绝缘膜54而提供的由多晶硅构成的栅极53。MOS晶体管Q33a和Q34a分别具有被称作是“局部隔离”的体区域50的扩展(extension)50a。提供在体区域50的扩展50a和与其相邻的MOS晶体管的扩展50a之间的区域57优选地通过由二氧化硅构成的绝缘膜55隔离。栅-体直接耦合部分56提供在栅极53和扩展50a之间，并且将其两者电耦合。

图17是图13所示的主放大器电路36c的等效电路图。参考图17，每个都具有图13至16所示的栅-体直接耦合部分56的MOS晶体管Q33a和Q34a分别等同于这样的配置，即其中前向耦合的二极管D1和D2分别添加在MOS晶体管Q33和Q34的栅极和源极之间。配置二极管D1和D2的PN结分别通过如图14至16所示的P型体区域50和N型源区51来形成。

如图12所示的第二优选实施例中的调节器电路30b需要P阱42(背栅)直接相对于栅极和体的隔离。因此，在第二优选实施例中，出现了噪声稳定性的降低，并且需要备用区域来用于基于阱的隔离。另一方面，第三优选实施例中的调节器电路30c已经被设计为通过利用SOI结构的特性以及使用每个都具有栅-体直接耦合部分56的MOS晶体管，来最大可能地降低区域损失和噪声影响。由于最初通过SOI结构中的绝缘层来隔离衬底，因此SOI结构不需要隔离阱。另外，晶体管单体级别中的栅极和体可以通过使用局部分离系统而直接彼此耦合，其中在背栅处薄薄地留下P型半导体层。因此，在第三优选实施例中，可以通过使用利用SOI结构的特性的电路配置，来实现块(bulk)器件或更大器件的低噪声调节器电路30c。

[第四优选实施例]

图18是示出了根据本发明的第四优选实施例的调节器电路30d的配置的电路图。图18所示的调节器电路30d与图13所示的调节器电路30c的不同之处在于，电容元件C2进一步提供在为其输入有内部源电压VINT的节点N11和从其输出了与内部源电压VINT同相位的信号的节点N12之间。由于图18中示出的其他配置与图6、图11和图13中所示类似，因此将不再重复对它们的说明。

此处，还可以将电容元件C2提供在图6中的调节器电路30a和图11中的调节器电路30b中每个的节点N11和节点N12之间。作为一个典型的实例，图18示出了图13中的调节器电路30c。

参考图18，电容元件C2的电容值是与耦合至调节器电路30d的负载电路的总电容相比可以忽略的这种程度的电容值。为了调节器电路30d的加速和操作稳定性，插入电容元件C2。

在没有利用电容元件C2的图13的调节器电路30c中，前置放大器电路32a实际在检测到流经对应的差分放大部分33b的电流改变后开始进行操作，其中内部源电压VINT因每个负载电路中的电流消耗的增加而降低。因此，不可避免地增加了作为系统的响应延迟时间的每个晶体管元件的响应时间。

另一方面，如图18所示，通过将电容元件C2并行插入在两级放大的放大器中的第一级前置放大器电路32a的输入端子和输出端子之间，由于电容元件C2的电容耦合，内部源电压VINT的降低可以直接传递到前置放大器电路32a的输出。由于瞬间执行了电容耦合，所以可实际地高速响应，而无需造成与前置放大器电路32a的一级对应的延迟。另外，即使当在内部源电压VINT中出现导致过饱和的大电压降低时，前置放大器电路32a中的输出电压VINTD的急剧改变也可以经由电容元件C2而得到瞬间的限制。结果，与上述结合，第四优选实施例的调节器电路30d还具有降低系统振荡的效果。

此处公开的优选实施例在所有的方面都应当认为是说明性的，而不应认为是限制性的。本发明的范围由权利要求来限定，而不是通过以上描述，并且本发明的范围将覆盖与该权利要求等效的含义并且所有的改变都在该范围内。

Claims (9)

1.一种半导体集成电路器件，包括：

负载电路；和

内部电压生成器，用于生成用来驱动所述负载电路的内部源电压，

其中，每个所述内部电压生成器包括用于生成参考电压的参考电压生成电路和用于参照所述参考电压生成所述内部源电压的调节器电路；以及

其中，所述调节器电路包括：前置放大器电路，用于检测和放大每个所述内部源电压和每个所述参考电压之间的差值；箝位电路，用于限制所述前置放大器电路的输出的幅度；主放大器电路，用于放大受所述箝位电路限制的所述前置放大器电路的输出以及生成控制信号；以及驱动器电路，用于响应于所述控制信号生成所述内部源电压。

2.根据权利要求1所述的半导体集成电路器件，其中，所述箝位电路包括：第一电容元件，其一端耦合至所述前置放大器电路的输出端子；以及整流元件，其耦合至所述第一电容元件的另一端，并对存储在所述第一电容元件中的电荷进行放电。

3.根据权利要求2所述的半导体集成电路器件，其中，所述整流元件以其从所述第一电容元件的所述另一端到地节点的方向成为前向的方式进行耦合。

4.根据权利要求1所述的半导体集成电路器件，

其中，所述主放大器电路的输入级通过MOS晶体管来配置；以及

其中，所述箝位电路通过耦合用于配置所述主放大器电路的输入级的MOS晶体管的栅极和体来形成。

5.根据权利要求4所述的半导体集成电路器件，其中，用于配置所述主放大器电路的输入级的所述MOS晶体管形成在与基础衬底电隔离的阱中。

6.根据权利要求4所述的半导体集成电路器件，其中，用于配置所述主放大器电路的输入级的所述MOS晶体管形成在SOI衬底之上。

7.根据权利要求1至6中任一项所述的半导体集成电路器件，

其中，所述前置放大器电路包括全差分放大器电路，其输出与对应的内部源电压同相位和反相位的一对信号，以及

其中，所述调节器电路进一步包括第二电容元件，其耦合在所述前置放大器电路的输入端子与所述前置放大器电路的输出端子之间，其中所述输入端子输入对应的内部源电压，所述输出端子输出与所述内部源电压同相位的信号。

8.根据权利要求1至7中任一项所述的半导体集成电路器件，其中，所述前置放大器电路包括级联型差分放大器电路。

9.根据权利要求1至8中任一项所述的半导体集成电路器件，其中，所述前置放大器电路的增益大于所述主放大器电路的增益。

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