CN101388410A - 闪存器件及其制造方法 - Google Patents

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Abstract

一种嵌入式闪存器件及其制造方法，该方法利用逻辑CMOS制造工艺缩小了存储器件的尺寸并且提高了存储器件的耦合率。该闪存器件包括在半导体衬底的有源区上的耦合氧化层，在耦合氧化层上和/或上方形成的第一控制栅极以及在耦合氧化层和第一控制栅极的侧壁上和/或上方形成的且围绕耦合氧化层和第一控制栅极的侧壁的第二控制栅极。

Description

闪存器件及其制造方法
本申请基于35 U.S.C 119要求第10-2007-0092749号(于2007年9月12日递交)韩国专利申请的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及一种闪存器件，更具体地，涉及一种嵌入式闪存器件及其制造方法，该嵌入式闪存器件使用常规的逻辑CMOS制造工艺能够缩小存储器件的尺寸并且提高存储器件的耦合率(couplingratio)。
背景技术
即使在不提供电源时，诸如闪存器件的非易失性存储器件也能够保存存储在存储单元中的数据。闪存器件在被安装至电路板的情形下同样能够高速电擦除数据。电可擦除可编程只读存储器(EEPROM)是一种可电重写(electrically rewritable)非易失性存储器件。EEPROM可以具有包括浮栅单元的普通结构。根据对制造高集成度的半导体器件需求的增长，非常期望缩小浮栅单元的尺寸。然而，由于当进行编程和擦除时需要高电压，并且需要预定的空间来限定隧道，所以很难实现对浮栅型单元进一步的缩小。同时，研究已经积极地转入作为浮栅单元代替物的非易失性存储器件，诸如多晶硅-氧化物-氮化物-氧化物-半导体(SONOS)、铁电随机存储器(ferro-electric random-access memory)(FeRAM)、单电子晶体管(single-electron transistor)(SET)、非易失性只读存储器(NROM)等。在他们之中，SONOS单元作为下一代可以替代浮栅单元的单元吸引了公众的注意。
如实例图1A所示，嵌入式存储器件的制造过程可以包括通过浅沟槽隔离(STI)工艺在半导体衬底1中形成场氧化层2，从而限定场区和有源区。有源区中的半导体衬底1被场氧化层2分成逻辑P型金属氧化物半导体(PMOS)区、逻辑N型金属氧化物半导体(NMOS)区和逻辑存储区。
如实例图1B所示，在半导体衬底1上和/或上方顺序地沉积隧道氧化层(tunneling oxide layer)、阱氮化层(trap nitride layer)和阻挡氧化层(block oxide layer)，从而形成耦合氧化层(couplingoxide layer)3。耦合氧化层3通常可以指的是以顺序沉积和图样化隧道氧化层、阱氮化层和阻挡氧化层的方式制造的所有层。在大约800℃至950℃下实施退火工艺以提高耦合氧化层3的品质。可以通过图样化阻挡氧化层形成耦合氧化层3，其中图样化阻挡氧化层以便阻挡氧化层仅在一部分存储区残留来形成耦合氧化层3。然后，在图样化的阻挡氧化层上实施使用H3PO4溶液作为掩膜的湿蚀刻，从而去除阱氮化层。然后，为了施加高电压至存储器件，其中该存储器件形成于通过阱氮化层的去除暴露的隧道氧化层上，可以形成用于形成电荷泵电路(charge pumping circuit)中的FHV晶体管的瞬间高电压(flash high voltage)(FHV)氧化层。另外，实施用于形成阱的离子注入以便在逻辑NMOS区中形成P阱。可以在逻辑PMOS区和存储区中形成N阱。存储器件是PMOS存储器，而且N阱形成。当形成PMOS存储器时，可以在存储区中形成N阱。然后，去除残留在除了电荷泵电路区以外的区域上和/或上方的FHV氧化层。形成于NMOS区、PMOS区和存储区上和/或上方的FHV氧化层被全部去除。在通过利用阻挡氧化层作为掩膜蚀刻隧道氧化层之后，可以在通过隧道氧化层的去除暴露的半导体衬底1上和/或上方形成栅极氧化层(gate oxide layer)。
如实例图1C所示，多晶硅层施加至半导体衬底1的整个表面且然后被选择性地去除，以便在PMOS区上和/或上方形成PMOS栅极，而在NMOS区上和/或上方形成NMOS栅极。在逻辑存储区中的耦合氧化层3上和/或上方形成控制栅极4。
如实例图1D所示，利用各个栅极作为掩膜通过注入低浓度掺杂物离子来形成轻掺杂漏极(lightly doped drain)(LDD)区。在各个栅极的两侧形成绝缘侧壁5。利用各个栅极和绝缘层的侧壁5作为掩膜，注入高浓度掺杂物离子，从而形成高浓度掺杂物区。通过如上所述的逻辑CMOS器件的制造过程，完成了逻辑嵌入式存储器件。
然而，在上述的逻辑嵌入式存储器件中，每个器件都具有大的尺寸，而各个存储器件中的密度很高。因此，逻辑嵌入式存储器件被限制用作大容量存储器。当缩小存储器件的尺寸以致减小存储器件中的密度时，由于上述问题，各个存储器件的耦合率被减小。结果，存储器件的特性被恶化。
发明内容
本发明实施例涉及一种嵌入式闪存器件及其制造方法，该方法使用逻辑CMOS制造工艺缩小了存储器件的尺寸并且同样提高存储器件的耦合率。
本发明实施例涉及一种闪存器件，该闪存器件可以包括下列至少之一：通过在半导体衬底的有源区上和/或上方顺序地沉积隧道氧化层、阱氮化层和阻挡氧化层形成的耦合氧化层；在耦合氧化层上和/或上方形成的第一控制栅极；以及被形成以围绕(enclose)耦合氧化层和第一控制栅极的侧面的第二控制栅极。
根据本发明实施例，第一控制栅极可以在其侧面具有梯状部分(stepped portion)。闪存器件可以进一步包括在耦合氧化层和第一控制栅极的表面上和/或上方形成的热氧化层。可以在与第一控制栅极的下部表面相对应的半导体衬底的上部表面上和/或上方形成耦合氧化层，从而用作隧道氧化层。可以在对应于第二控制栅极的半导体衬底的上部表面上和/或上方形成耦合氧化层以便与第二控制栅极的下部表面接触的一部分耦合氧化层用作隧道氧化层。
本发明实施例涉及一种用于制造闪存器件的方法，该方法可以包括下列步骤中的至少之一：通过在半导体衬底的有源区上和/或上方顺序地沉积隧道氧化层、阱氮化层和阻挡氧化层来形成耦合氧化层；在耦合氧化层上和/或上方形成第一控制栅极；以及然后形成第二控制栅极以围绕耦合氧化层和第一控制栅极的侧面。
根据本发明实施例，第一控制栅极的形成步骤可以包括：在包括耦合氧化层的半导体衬底上和/或上方顺序地形成第一多晶硅层和第一氮化物；通过光刻工艺和显影工艺来图样化第一氮化物，从而形成具有比耦合氧化层小的宽度的第一氮化层；以及然后使用第一氮化层作为掩膜按照预定的厚度选择性地去除第一多晶硅层，从而形成在其侧面具有梯状部分的第一控制栅极。制造方法可以进一步包括：通过在半导体衬底的整个表面上和/或上方施加第二氮化物并且对第二氮化物实施蚀刻，在第一氮化层的侧面和第一多晶硅层的侧面上形成氮化物隔离体(nitride spacer)，其中使用第一氮化层作为掩膜去除第一多晶硅层。制造方法可以进一步包括：通过利用第一氮化层和氮化物隔离体作为掩膜实施蚀刻；以及然后去除第一氮化层和氮化物隔离体。制造方法可以进一步包括对包括耦合氧化层和第一控制栅极的半导体衬底的整个表面实施热氧化工艺。第二控制栅极的形成步骤可以包括：在包括第一控制栅极的半导体衬底的整个表面上和/或上方形成第二多晶硅层；以及然后通过毯式蚀刻(blanket etching)来选择性地去除第二多晶硅层，从而以围绕耦合氧化层和第一控制栅极的侧面的侧壁形式形成第二控制栅极。制造方法可以进一步包括在第二控制栅极的两侧形成侧壁隔离体。
本发明实施例涉及一种方法，该方法包括下列步骤中的至少之一：在半导体衬底的有源区中形成氧化层图样；在包括氧化层图样的半导体上方顺序地形成第一多晶硅层和第一氮化层；通过图样化第一氮化层在氧化层图样上方形成第一氮化层图样并且形成与第一氮化层图样隔离开的第二氮化层图样；使用第一氮化层图样和第二氮化层图样作为掩膜通过选择性地去除第一多晶硅层在形成于氧化层图样上方的部分第一多晶硅层上形成梯状部分；在形成氮化物隔离体之后，形成插入在第一氮化层图样和氧化层图样之间的第一控制栅极；在控制栅极上方和控制栅极的侧壁上形成栅极氧化层；在第一控制栅极的侧壁处形成第二控制栅极；以及然后在第二控制栅极的侧壁上形成侧壁隔离体。
附图说明
实例图1A至图1D示出了嵌入式存储器件的制造过程。
实例图2A至图2F示出了根据本发明第一实施例的闪存器件的制造过程。
实例图3A至图3I示出了根据本发明第二实施例的闪存器件的制造过程。
具体实施方式
现在将对在附图中示出的实施方式、实施例作详细的说明。在所有可能的地方，在整个附图中使用相同的标号以表示相同或相似的部件。
如实例图2A所示，通过STI工艺在半导体衬底21中形成场氧化层22，从而限定场区和有源区。有源区中的半导体衬底21被场氧化层22分成逻辑PMOS区、逻辑NMOS区和逻辑存储区。
如实例图2B所示，通过在半导体衬底21上和/或上方顺序地沉积隧道氧化层、阱氮化层和阻挡氧化层来形成耦合氧化层23。耦合氧化层23可以指的是以顺序沉积和图样化隧道氧化层、阱氮化层和阻挡氧化层的方式制造的所有层。然后，可以在大约800℃至950℃下实施退火工艺(annealing process)以提高耦合氧化层23的品质。可以如下所述形成耦合氧化层23。首先，图样化阻挡氧化层以仅在一部分逻辑存储区残留阻挡氧化层以便形成耦合氧化层23。然后，使用H3PO4溶液作为掩膜在图样化的阻挡氧化层上实施湿蚀刻，从而去除阱氮化层。接下来，为了施加高电压至存储器件，其中该存储器件形成于通过阱氮化层的去除暴露的隧道氧化层上和或上方，可以进一步形成FHV氧化层。在这里，FHV氧化层指的是用于形成电荷泵电路中的FHV晶体管的氧化层。可以图样化耦合氧化层23以仅在随后将形成的第一控制栅极区上和/或上方残留，或直到包括第一控制栅极区和第二控制栅极区的栅极侧壁区。此外，实施用于形成阱的离子注入工艺以便在逻辑NMOS区中形成P阱。可以在逻辑PMOS区和存储区中形成N阱。逻辑存储器件是PMOS存储器，且然后在其中形成N阱。当形成PMOS存储器时，可以在存储区中形成N阱。然后，从除了电荷泵电路区以外的区域上去除FHV氧化层。形成于NMOS区、PMOS区和存储区上和/或上方的FHV氧化层被全部去除。接下来，在通过使用阻挡氧化层作为掩膜蚀刻隧道氧化层之后，可以在通过隧道氧化层的去除暴露的半导体衬底21上和/或上方形成栅极氧化层。
如实例图2C所示，然后，在包括耦合氧化层23的半导体衬底21的整个表面上和/或上方形成多晶硅层24a和光刻胶。然后通过实施光刻和显影工艺形成光刻胶图样25。光刻胶图样25形成以具有比沉积在其下部的耦合氧化层23小的宽度。
如实例图2D所示，使用光刻胶图样25通过蚀刻选择性地去除多晶硅层24a，从而在存储区的耦合氧化层23上和/或上方形成控制栅极24。由于光刻胶图样25形成具有比沉积在其下部的耦合氧化层23小的宽度，所以耦合氧化层23和控制栅极24结合以形成梯状表面。然后，对半导体衬底21的表面实施热氧化工艺以从而在耦合氧化层23和控制栅极24的表面上和/或上方同时形成栅极氧化层26。然后，在包括栅极氧化层26的半导体衬底21的整个表面上和/或上方顺序地形成多晶硅层27a和光刻胶层。然后，通过光刻和显影工艺形成光刻胶图样28以最终在PMOS区和NMOS区分别形成PMOS栅极和NMOS栅极。
如图2E所示，实施例如毯式蚀刻工艺的各向异性蚀刻工艺以选择性地去除多晶硅层27a，从而在PMOS区形成PMOS栅极，并在NMOS区形成NMOS栅极。在耦合氧化层23、控制栅极24和栅极氧化层26的侧壁上和/或上方形成栅极侧壁27。可以形成栅极侧壁27以直接接触栅极氧化层26的侧壁。通过与控制栅极24的最下表面接触，形成于半导体衬底21上部表面的耦合氧化层23可以用作第一隧道氧化层。在耦合氧化层23被形成接触到包括控制栅极24的栅极侧壁27的下部表面的情形下，在与栅极侧壁27的下部表面接触的区域处的耦合氧化层23可以用作第二隧道氧化层。
如实例图2|F所示，通过使用耦合氧化层23和控制栅极24作为掩膜在半导体衬底21中注入低浓度掺杂物离子来形成源极/漏极掺杂区29，例如轻掺杂漏极(LDD)区。此外，在栅极侧壁27的侧壁处形成侧壁隔离体30。可以通过气相沉积正硅酸乙酯(TEOS)氧化层和氮化层并且对所沉积的层实施各向异性蚀刻来形成绝缘侧壁，诸如侧壁隔离体30。在注入高浓度掺杂物离子的工艺中控制栅极24和侧壁隔离体30被用作掩膜以从而形成高浓度掺杂物区n+，从而完成了逻辑嵌入式存储器件。
如实例图3A所示，制造根据本发明实施例的闪存器件的过程包括通过实施STI工艺在半导体层31中形成场氧化层32，从而限定场区和有源区。有源区中的半导体衬底31被场氧化层32分成逻辑PMOS区、逻辑NMOS区和逻辑存储区。
如实例图3B所示，然后，可以通过在半导体衬底31上和/或上方沉积隧道氧化层、阱氮化层和阻挡氧化层来形成耦合氧化层图样33。隧道氧化层形成以具有10埃到30埃之间的厚度，阱氮化层形成以具有80埃到120埃之间的厚度，而阻挡氧化层形成以具有30埃到60埃之间的厚度。耦合氧化层33通常可以指的是以顺序沉积和图样化隧道氧化层、阱氮化层和阻挡氧化层的方式制造的所有层。接下来，可以在大约800℃到950℃下实施退火工艺以提高耦合氧化层图样33的品质。如下形成耦合氧化层33。首先，顺序沉积隧道氧化层、阱氮化层和阻挡氧化层。图样化阻挡氧化层使得阻挡氧化层仅在一部分存储区残留。使用H3PO4溶液作为掩膜在图样化的阻挡氧化层上实施湿蚀刻，从而去除阱氮化层。接下来，为了施加高电压至存储器件，其中该存储器件形成于通过阱氮化层的去除暴露的隧道氧化层上和/或上方，可以进一步形成FHV氧化层。在这里，FHV氧化层指的是用于形成电荷泵电路中的FHV晶体管的氧化层。接下来，实施用于形成阱的离子注入以便在逻辑NMOS区中形成P阱。可以在逻辑PMOS区和存储区中形成N阱。存储器件是PMOS存储器，而且形成N阱。当形成PMOS存储器时，可以在存储区中形成N阱。然后，从除了电荷泵电路区以外的区域上去除FHV氧化层。在NMOS区、PMOS区和存储区上和/或上方形成的FHV氧化层被全部去除。接下来，在通过使用阻挡氧化层作为掩膜来蚀刻隧道氧化层之后，可以在通过隧道氧化层的去除暴露的半导体衬底31上和/或上方形成栅极氧化层。
如实例图3C所示，在包括耦合氧化层图样33的半导体衬底31的整个表面上和/或上方顺序地形成第一多晶硅层34a和第一氮化层。通过实施光刻和显影工艺形成第一氮化层图样35。第一氮化层图样35形成具有比沉积在其下部的耦合氧化层图样33小的宽度。
如实例图3D所示，使用第一氮化层图样35作为掩膜实施各向异性蚀刻工艺，从而按照预定的厚度选择性地去除第一多晶硅层34a。更具体地，使用第一氮化层图样35作为掩膜以深度为第一多晶硅层34a厚度的一半或更多来去除一部分第一多晶硅层34a。如果第一多晶硅层34a按照其一半的厚度被蚀刻，在没有第一氮化层图样35的区域处的一部分第一多晶硅层图样34b的厚度是最初厚度的一半。当蚀刻第一多晶硅层34a时，去除一部分第一多晶硅层34a以便不暴露沉积在第一多晶硅层34a下部的耦合氧化层图样33。第一氮化层图样35形成以具有比耦合氧化层33小的厚度。通过使用第一氮化层图样35作为掩膜实施蚀刻，直接邻近耦合氧化层图样33的第一多晶硅层34b具有梯状结构。第二氮化物施加至包括第一氮化层图样35和第一多晶硅层34b的半导体衬底31的整个表面。然后实施例如毯式蚀刻工艺的各向异性蚀刻工艺以在第一氮化层图样35的侧壁处以及在第一多晶硅层34b的梯状部分处形成氮化层隔离体36。氮化层隔离体36被提供以填充第一多晶硅层34b的梯状部分。
如实例图3E所示，使用第一氮化层图样35和氮化层隔离体36作为掩膜实施蚀刻，从而在存储区中形成插入在第一氮化层图样35和耦合氧化层图样33之间的第一控制栅极34。第一氮化层图样35和氮化层隔离体36分别沉积在第一控制栅极34的最上表面和侧壁处。第一多晶硅层34b的梯状部分可以保留在第一控制栅极34的侧壁处。
如实例图3F所示，通过蚀刻完全去除第一氮化层图样35和氮化层隔离体36。然后，对除了存储区以外的剩余区域实施第二蚀刻以致于不影响包括耦合氧化层33和第一控制栅极34的存储区。因此，完全去除残留在剩余区域的第一多晶硅层34b以暴露半导体衬底31和场氧化层32。本质上，通过使用第一氮化层35作为掩膜实施第一蚀刻而使用氮化层隔离体36作为掩膜实施第二次蚀刻来形成第一控制栅极34。当第一氮化层35和氮化层隔离体36被全部去除时，形成第一控制栅极34以在其侧面上具有梯状部分。接下来，对除了场氧化层32以外的半导体衬底31的表面、耦合氧化层33和第一控制栅极34的表面实施热氧化工艺。从而，可以同时在耦合氧化层33和第一控制栅极34的表面上和/或上方形成栅极氧化层37。
如实例图3G所示，然后，在包括栅极氧化层37的整个半导体衬底31上和/或上方顺序地形成第二多晶硅层38a和光刻胶。然后通过光刻和显影工艺图样化该光刻胶，从而形成光刻胶图样39以随后分别在PMOS区和NMOS区形成PMOS栅极和NMOS栅极。
如实例图3H所示，然后实施例如毯式蚀刻工艺的各向异性蚀刻工艺以选择性地去除第二多晶硅层38a，从而在PMOS区形成PMOS栅极，并在NMOS区形成NMOS栅极。栅极侧壁38形成具有延伸的与第一控制栅极34的侧壁接触的区域。意味着，在其上形成有栅极氧化层37的耦合氧化层33和第一控制栅极34的周围形成第二控制栅极。例如，第二控制栅极被形成以围绕耦合氧化层33和第一控制栅极34的侧面。
如实例图3I所示，然后，使用栅极侧壁38和第一控制栅极34作为掩膜，通过在半导体衬底31中注入低浓度掺杂物离子来形成源极/漏极掺杂物区40，例如LDD区。此外，在栅极侧壁38的两个侧壁处形成侧壁隔离体39。可以通过气相沉积正硅酸乙酯(TEOS)氧化层和氮化层并且对所沉积的层实施各向异性蚀刻来形成侧壁隔离体39。此外，使用栅极34和侧壁隔离体39作为掩膜，注入高浓度掺杂物离子以形成高浓度掺杂物区n+。通过这样实施如上所述的逻辑CMOS器件的制造工艺，完成了逻辑嵌入式存储器件的制造。在与第一控制栅极34的下部表面相对应的半导体衬底31的最上表面上和/或上方形成的耦合氧化层图样33可以用作第一隧道氧化层。在耦合氧化层33形成达到包括第一控制栅极34的第二控制栅极38的下部表面的情形下，在与第二控制栅极38的下部表面接触的区域处的耦合氧化层33可以用作第二隧道氧化层。
从以上描述中清楚的知道，根据本发明实施例，可以形成嵌入式闪存器件以及制造方法，以便即使在应用逻辑CMOS器件的制造工艺时也可以最小化存储器件的尺寸。此外，可以提高各个存储器件的耦合率。
尽管本文中描述了多个实施例，但是应该理解，本领域技术人员可以想到多种其他修改和实施例，他们都将落入本公开的原则的精神和范围内。更特别地，在本公开、附图、以及所附权利要求的范围内，可以在主题结合排列的排列方式和/或组成部分方面进行各种修改和改变。除了组成部分和/或排列方面的修改和改变以外，可选的使用对本领域技术人员来说也将是显而易见的。

Claims (19)

1.一种闪存器件，包括：
耦合氧化层，形成于半导体衬底的有源区上方；
第一控制栅极，形成于所述耦合氧化层上方；以及
第二控制栅极，形成于所述耦合氧化层和所述第一控制栅极的侧壁上方并且围绕所述耦合氧化层和所述第一控制栅极的侧壁。
2.根据权利要求1所述的闪存器件，其中，所述第一控制栅极在其侧面具有梯状部分。
3.根据权利要求1所述的闪存器件，进一步包括在所述耦合氧化层和所述第一控制栅极上方形成的热氧化层。
4.根据权利要求1所述的闪存器件，其中，所述耦合氧化层包括隧道氧化层。
5.根据权利要求1所述的闪存器件，其中，一部分所述耦合氧化层接触所述第二控制栅极的下部表面以便所述部分用作隧道氧化层。
6.一种用于制造闪存器件的方法，包括：
在半导体衬底的有源区上方形成耦合氧化层；
在所述耦合氧化层上方形成第一控制栅极；以及然后
在所述耦合氧化层和所述第一控制栅极的侧壁上方形成第二控制栅极，所述第二控制栅极围绕所述耦合氧化层和所述第一控制栅极的侧壁。
7.根据权利要求6所述的制造方法，其中，形成所述第一控制栅极包括：
在包括所述耦合氧化层的所述半导体衬底上方顺序地形成第一多晶硅层和第一氮化层；
图样化所述第一氮化层以形成具有的宽度小于所述耦合氧化层的宽度的第一氮化层图样；以及然后
使用所述第一氮化层图样作为掩膜，按照预定的厚度选择性地去除所述第一多晶硅层以从而形成在其侧面具有梯状部分的所述第一控制栅极。
8.根据权利要求7所述的制造方法，进一步包括：
在所述第一氮化层图样的侧壁和所述第一多晶硅层的侧壁处形成氮化物隔离体。
9.根据权利要求8所述的制造方法，其中，形成所述氮化物隔离体包括：
在所述半导体衬底的整个表面上形成第二氮化层；以及然后
在所述第二氮化层上实施蚀刻工艺。
10.根据权利要求9所述的制造方法，进一步包括：
使用所述第一氮化层图样和所述氮化物隔离体作为掩膜实施第二蚀刻工艺；以及然后
去除所述第一氮化层图样和所述氮化物隔离体。
11.根据权利要求10所述的制造方法，进一步包括：
对包括所述耦合氧化层图样和所述第一控制栅极的半导体衬底的整个表面实施热氧化工艺。
12.根据权利要求6所述的制造方法，其中，形成所述第二控制栅极包括：
在包括所述第一控制栅极的所述半导体衬底的整个表面上形成第二多晶硅层；以及然后
选择性地去除所述第二多晶硅层从而以侧壁的形式形成所述第二控制栅极，所述侧壁围绕所述耦合氧化层图样和所述第一控制栅极的侧壁。
13.根据权利要求12所述的制造方法，进一步包括：
在所述第二控制栅极的两个侧壁处形成侧壁隔离体。
14.一种方法，包括：
在半导体衬底的有源区中形成氧化层图样；
在包括氧化层图样的所述半导体衬底上方顺序地形成第一多晶硅层和第一氮化层；
通过图样化所述第一氮化层，在所述氧化层图样上方形成第一氮化层图样以及与第一氮化层图样隔离开的第二氮化层图样；
使用所述第一氮化层图样和所述第二氮化层图样作为掩膜，通过选择性地去除所述第一多晶硅层来在形成于所述氧化层图样上方的部分所述第一多晶硅层上形成梯状部分；
在形成所述氮化物隔离体之后，形成插入在所述第一氮化层图样和所述氧化层图样之间的第一控制栅极；
在所述控制栅极上方和所述控制栅极的侧壁上形成栅极氧化层；
在所述第一控制栅极的侧壁处形成第二控制栅极；以及然后
在所述第二控制栅极的侧壁上形成侧壁隔离体。
15.根据权利要求14所述的方法，其中，所述第一氮化层图样具有的宽度小于所述氧化层图样的宽度。
16.根据权利要求14所述的方法，在形成所述控制栅极之前和在形成所述梯状部分之后，进一步包括：
分别在所述第一多晶硅层的梯状部分上和在所述第一氮化层图样的侧壁处形成氮化物隔离体。
17.根据权利要求16所述的制造方法，其中，形成所述氮化物隔离体包括：
在包括所述第一氮化层图样和所述第二氮化层图样以及所述第一多晶硅层的所述半导体衬底的整个表面上方形成第二氮化层；以及然后
在所述第二氮化层上实施各向异性蚀刻工艺。
18.根据权利要求17所述的制造方法，其中，形成所述第一控制栅极包括：
使用所述第一氮化层图样和所述第二氮化层图样以及所述氮化物隔离体作为掩膜在所述第一多晶硅层上实施蚀刻工艺；以及然后
去除所述第一氮化层图样和第二氮化层图样以及所述氮化物隔离体。
19.根据权利要求14所述的制造方法，其中，所述控制栅极包括具有第一厚度和第一宽度的第一控制栅极部分以及具有比所述第一厚度大的第二厚度和比所述第一宽度小的第二宽度的第二控制栅极部分。
20.根据权利要求19所述的制造方法，其中，所述第一宽度与所述氧化层图样的宽度相同。
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