CN101371315A - 对显示位线耦合的非易失性存储器进行受控编程的方法 - Google Patents

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Abstract

本发明针对非易失性存储器中位线到位线耦合的效应。在编程电压的一部分期间，将抑制电压施加到待编程的存储元件(224)的位线(202)，以抑制编程。随后，在所述编程电压期间移除所述抑制电压，以允许编程发生。由于位线(202，204)的接近，位线电压的改变被耦合到相邻的未选位线(204)，从而将相邻位线电压降低到可能足以打开选择栅极并使升压电压放电的电平。为了防止这种情况，在所述位线电压改变期间，暂时调节选择栅极电压(VSGD)，以确保所述未选位线上的所述选择栅极的偏压不足以打开所述选择栅极。

Description

对显示位线耦合的非易失性存储器进行受控编程的方法
技术领域
本发明涉及对非易失性存储器进行编程。
背景技术
半导体存储器在各种电子装置中使用已经越来越流行。举例来说，非易失性半导体存储器在蜂窝式电话、数码相机、个人数字助理、移动计算装置、非移动计算装置和它装置中使用。电可擦除可编程只读存储器(EEPROM)和快闪存储器在最流行的非易失性半导体存储器之中。与传统的全功能型EEPROM对比，使用快闪存储器(也是一种EEPROM)，整个存储器阵列或存储器的一部分的内容可在一个步骤中擦除。
传统EEPROM和快闪存储器两者都利用定位在半导体衬底中的沟道区域上方且与之绝缘的浮动栅极。所述浮动栅极定位在源极区域与漏极区域之间。控制栅极提供在浮动栅极上方且与之绝缘。这样形成的晶体管的阈值电压受保留在浮动栅极上的电荷的量控制。即，在晶体管接通以允许其源极与漏极之间的导电之前必须施加到控制栅极的最小电压量受浮动栅极上的电荷的电平控制。
一些EEPROM和快闪存储器装置具有用于存储两个范围的电荷的浮动栅极，且因此所述存储器元件可在两个状态(例如擦除状态与编程状态)之间进行编程/擦除。因为每个存储器元件可存储一个数据位，所以此类快闪存储器装置有时被称为二进制快闪存储器装置。
通过识别多个不同的允许/有效编程阈值电压范围来实施多状态(也称为多电平)快闪存储器装置。每个不同的阈值电压范围对应于在存储器装置中编码的一组数据位的预定值。举例来说，当每个存储器元件可放置在对应于四个不同阈值电压范围的四个离散电荷带的一者中时，所述元件可存储两个数据位。
通常，在编程操作期间施加到控制栅极的编程电压Vpgm是作为量值随时间而增大的一系列脉冲而施加的。在一种可能的方法中，脉冲的量值随每个相继脉冲而增大预定步长，例如0.2V到0.4V。可将Vpgm施加到快闪存储器元件的控制栅极(或在某些情况下，施加到导引栅极)。在编程脉冲之间的周期中，执行检验操作。即，在相继的编程脉冲之间读取正被并行编程的一组元件中的每个元件的编程电平，以确定其是否等于或大于所述元件正被编程到的检验电平。对于多状态快闪存储器元件的阵列来说，可对元件的每个状态执行检验步骤，以确定所述元件是否已达到其与数据相关联的检验电平。举例来说，能够以四个状态存储数据的多状态存储器元件可能需要对三个比较点执行检验操作。
此外，当对EEPROM或快闪存储器装置(例如“与非”串中的“与非”快闪存储器装置)进行编程时，通常将Vpgm施加到控制栅极，且使位线接地，从而导致来自单元或存储器元件(例如存储元件)的沟道的电子注入浮动栅极中。当电子在浮动栅极中积聚时，浮动栅极变成带负电，且存储器元件的阈值电压升高，使得存储器元件可被认为处于编程状态。可在题为“Source Side Self Boosting Technique For Non-Volatile Memory”的第6,859,397号美国专利和2005年2月3日公开的题为“Detecting Over ProgrammedMemory”的第2005/0024939号美国专利申请公开案中找到关于所述编程的更多信息；上述两者的全文以引用的方式并入本文中。
然而，位线到位线的耦合可能在各种情况下中断编程。位线通常是靠近行进一起越过存储器阵列或芯片或其它非易失性存储元件组的金属线。需要一种方案来解决此类耦合。
发明内容
本发明提供一种用于对非易失性存储器元件进行编程的方法，其中位线到位线耦合的效应被解决。
在一个实施例中，一种用于对非易失性存储器进行编程的方法包含：在编程电压期间，通过控制施加到第一位线的电压来部分地抑制第一非易失性存储元件的编程。举例来说，可在第一位线上提供抑制电压，其抵消编程电压的编程效应。此外，在编程电压期间，第一位线的电压可从抑制电平转变到编程电平，在编程电平中，编程电压的编程效应不被抵消，使得第一非易失性存储元件可被编程。
第一位线上的电压的转变耦合到尚未被选择用来编程且在编程电压的持续时间内施加有抑制电压的相邻位线。举例来说，第一位线上的电压降将导致相邻位线上的电压降。此耦合的电压降如果未解决，那么可能足以导致相邻位线的选择栅极暂时打开，从而允许被抑制的串放电，并潜在地导致被称为编程干扰的过程中被抑制的串上的存储元件的无意编程。为了解决所述耦合电压，可在施加到第一位线的电压的转变期间调节选择栅极电压。举例来说，当被抑制的位线上的位线电压由于耦合而下降时，可暂时使选择栅极电压下降。此暂时下降确保了被抑制的位线上的选择栅极的偏压不足以打开选择栅极。
附图说明
图1是“与非”串的俯视图。
图2是图1的“与非”串的等效电路图。
图3是图1的“与非”串的横截面图。
图4是描绘三个“与非”串的电路图。
图5是非易失性存储器系统的框图。
图6说明存储器阵列的组织的实例。
图7描绘具有从擦除状态到编程状态的直接编程的多状态装置中的一组示范性阈值电压分布。
图8描绘具有从擦除状态到编程状态的双程编程的多状态装置中的一组示范性阈值电压分布。
图9A到图9C展示各种阈值电压分布，并描述用于对非易失性存储器进行编程的过程。
图10描绘展示如何通过设置位线抑制抑制电压来实现粗略和精细编程的时间线。
图11描绘粗略编程模式的电压与时间的关系。
图12描绘精细编程模式的电压与时间的关系。
图13是用于对非易失性存储元件进行检验和编程的组件的一个实施例的框图。
图14是位线电压与用于读出的时间的曲线图。
图15是描述用于对快闪存储器进行编程的过程的一个实施例的流程图。
图16是描述用于执行检验和粗略/精细模式确定的过程的一个实施例的流程图。
具体实施方式
适合实施本发明的非易失性存储器系统的一个实例使用“与非”快闪存储器结构，其中多个晶体管串联布置在“与非”串中的两个选择栅极之间。图1是展示一个“与非”串的俯视图。图2是其等效电路。图1和图2中所描绘的“与非”串包含串联并夹在第一选择栅极120与第二选择栅极122之间的四个晶体管：100，102，104和106。选择栅极120和122将“与非”串分别连接到位线接点126和源极线接点128。分别通过将适当的电压施加到控制栅极120CG和122CG来控制选择栅极120和122。晶体管100，102，104和106中的每一者都具有控制栅极和浮动栅极。晶体管100具有控制栅极100CG和浮动栅极100FG。晶体管102包含控制栅极102CG和浮动栅极102FG。晶体管104包含控制栅极104CG和浮动栅极104FG。晶体管106包含控制栅极106CG和浮动栅极106FG。控制栅极100CG，102CG，104CG和106CG分别连接到字线WL3，WL2，WL1和WL0。在一种可能的设计中，晶体管100，102，104和106每一者都是存储器单元或存储元件。在其它设计中，存储器元件可包含多个晶体管，或可不同于图1和图2中所描绘的那些存储器元件。选择栅极120连接到漏极选择线SGD，而选择栅极122连接到源极选择线SGS。
图3提供上文所述的“与非”串的横截面图。所述“与非”串的晶体管形成于p阱区域140中。每个晶体管包含堆叠栅极结构，其包含控制栅极(100CG，102CG，104CG和106CG)和浮动栅极(100FG，102FG，104FG和106FG)。所述浮动栅极形成于位于氧化物或其它介电薄膜上的p阱的表面上。控制栅极位于浮动栅极上方，其中中间的多晶硅介电层使控制栅极与浮动栅极隔开。存储器元件(100，102，104和106)的控制栅极形成字线。N+掺杂层130，132，134，136和138在相邻元件之间共享，借此元件彼此串联连接以形成“与非”串。这些N+掺杂层形成所述元件中的每一者的源极和漏极。举例来说，N+掺杂层130充当晶体管122的漏极和晶体管106的源极，N+掺杂层132充当晶体管106的漏极和晶体管104的源极，N+掺杂层134充当晶体管104的漏极和晶体管102之源极，N+掺杂层136充当晶体管102的漏极和晶体管100的源极，且N+掺杂层138充当晶体管100的漏极和晶体管120的源极。N+掺杂层126连接到所述“与非”串的位线，而N+掺杂层128连接到多个“与非”串的共用源极线。
应注意，尽管图1到图3展示“与非”串中的四个存储器元件，但四个晶体管的使用仅仅是作为实例而提供。与本文所描述的技术一起使用的“与非”串可具有少于四个的存储器元件或多于四个的存储器元件。举例来说，一些“与非”串将包含八个，十六个，三十二个，六十四个或更多的存储器元件。本文的论述不限于“与非”串中的存储器元件的任何特定数目。
每个存储器元件可存储以模拟或数字形式表示的数据。在存储一个数字数据位时，将存储器元件的可能阈值电压的范围划分成两个范围，它们被指配有逻辑数据“1”和“0”。在“与非”型快闪存储器的一个实例中，在可被定义为逻辑“1”状态的状态下，在存储器元件被擦除之后，电压阈值为负。在可被定义为逻辑“0”状态的状态下，在编程操作之后，阈值电压为正。当阈值电压为负，且通过将0V施加到控制栅极来试图进行读取时，存储器元件将接通以指示逻辑一正被存储。当阈值电压为正，且通过将0V施加到控制栅极而试图进行读取操作时，存储器元件不会接通，其指示逻辑零被存储。
存储器元件还可存储多个状态，从而存储多个数字数据位。在存储多个状态的数据的情况下，将阈值电压窗口划分成状态数目。举例来说，如果使用四个状态，那么将有四个阈值电压范围被指配给数据值“11”，“10”，“01”和“00”。在“与非”型存储器的一个实例中，阈值电压在擦除操作后为负且被定义为“11”。针对状态“10”，“01”和“00”使用正的阈值电压。在一些实施方案中，使用格雷码(Gray code)指配来将数据值(例如逻辑状态)指配给所述阈值范围，使得如果浮动栅极的阈值电压错误地移位到其相邻物理状态，那么将只影响一个位。被编程到存储器元件中的数据与元件的阈值电压范围之间的特定关系视存储器元件所采用的数据编码方案而定。举例来说，第6,222,762号美国专利和2003年6月13日申请，2004年12月16日作为第2004/0255090号美国专利申请公开案公开的第10/461,244号美国专利申请案“Tracking Cells For AMemory System”描述了用于多状态快闪存储器元件的各种数据编码方案，上述两者的全文以引用的方式并入本文中。
第5,386,422号、第5,570,315号、第5,774,397号、第6,046,935号、第6,456,528号和第6,522,580号美国专利中提供“与非”型快闪存储器及其操作的相关实例，上述专利中的每一者的全文以引用的方式并入本文中。除“与非”型快闪存储器之外，其它类型的非易失性存储器也可与本发明一起使用。
可用于快闪EEPROM系统的另一种存储器元件是电荷捕获元件，其利用非导电性介电材料代替导电性浮动栅极来以非易失性方式存储电荷。在Chan等人的文章“A TrueSingle-Transistor Oxide-Nitride-Oxide EEPROM Device”，(IEEE电子器件快报(IEEEElectron Device Letters)1987年3月，第EDL-8卷，第3期，第93到95页)中描述了此类元件。由氧化硅、氮化硅和氧化硅(“ONO”)形成的三层电介质夹在导电性控制栅极与存储器元件沟道上方的半导电性衬底的表面之间。通过将电子从元件沟道注入到氮化物中来对所述元件进行编程，在氮化物中，所述电子将被捕获并存储在受限区域内。此存储的电荷接着以可检测的方式改变元件的沟道的一部分的阈值电压。通过将热空穴注入到氮化物中来擦除所述元件。还请参见Nozaki等人的“A 1-Mb EEPROM withMONOS Memory Cell for Semiconductor Disk Application”(IEEE固体电路杂志(IEEEJournal of Solid-State Circuits)，1991年4月，第26卷，第4期，第497到501页)，其描述分裂栅极配置中的类似元件，在所述分裂栅极配置中，掺杂多晶硅栅极在存储器元件沟道的一部分上延伸，以形成单独的选择晶体管。前述两篇文章的全文以引用的方式并入本文中。由威廉.D.布朗(William D.Brown)和乔.E.布鲁尔(Joe E.Brewer)编辑的“Nonvolatile Semiconductor Memory Technology”(IEEE出版社，1998)(以引用的方式并入本文中)的第1.2节中提及的编程技术在那节中也被描述为可应用于介电电荷捕获装置。此段中所描述的存储器元件也可与本发明一起使用。
Eitan等人的“NROM：A Novel Localized Trapping，2-Bit Nonvolatile Memory Cell”(IEEE电子器件快报，2000年11月，第21卷，第11期，第543到545页)(其描述越过源极与漏极扩散之间的沟道而延伸的ONO介电层)已经描述了在每个元件中存储两个位的另一种方法。用于一个数据位的电荷局限在邻近漏极的介电层中，且用于其它数据位的电荷局限在邻近源极的介电层中。通过单独地读取电介质内的空间上隔开的电荷存储区域的二进制状态来获得多状态数据存储。此段中所描述的存储器元件也可与本发明一起使用。
图4是描绘三个“与非”串的电路图。使用“与非”结构的快闪存储器系统的典型结构将包含若干“与非”串。举例来说，具有更多“与非”串的存储器阵列中展示三个“与非”串201，203和205。所述“与非”串中的每一者包含两个选择晶体管和四个存储器元件。举例来说，“与非”串201包含选择晶体管220和230，以及存储器元件222，224，226和228。“与非”串203包含选择晶体管240和250，以及存储器元件242，244，246和248。“与非”串205包含选择晶体管260和270，以及存储器元件262，264，266和268。每个“与非”串通过其选择晶体管(例如选择晶体管230，250或270)连接到源极线。选择线SGS用于控制源极侧选择栅极。各个“与非”串201，203和205通过由漏极选择线SGD控制的选择晶体管220，240，260等连接到相应的位线202，204和206。在其它实施例中，选择线不一定需要是共用的。字线WL3连接到用于存储器元件222和存储器元件242的控制栅极。字线WL2连接到用于存储器元件224和存储器元件244的控制栅极。字线WL1连接到用于存储器元件226和存储器元件246的控制栅极。字线WL0连接到用于存储器元件228和存储器元件248的控制栅极。如可看到，每个位线和相应的“与非”串都包括存储器元件阵列或组的列。字线(WL3，WL2，WL1和WL0)包括所述阵列或组的行。每个字线连接所述行中的每个存储器元件的控制栅极。举例来说，字线WL2连接到存储器元件224，244和264的控制栅极。
每个存储器元件可存储数据(模拟或数字)。当存储一个数字数据位时，将存储器元件的可能阈值电压的范围划分成被指配有逻辑数据“1”和“0”的两个范围。在“与非”型快闪存储器的一个实例中，在存储器元件被擦除之后，电压阈值为负，且被定义为逻辑“1”。在编程操作之后，阈值电压为正，且被定义为逻辑“0”。当阈值电压为负，且试图进行读取时，存储器元件将接通以指示逻辑一正被存储。当阈值电压为正，且试图进行读取操作时，存储器元件不会接通，其指示逻辑零被存储。存储器元件还可存储多个电平的信息，例如多个位的数字数据。在此情况下，将可能的阈值电压的范围划分成数据电平的数目。举例来说，如果存储四个电平的信息，那么将有四个阈值电压范围被指配给数据值“11”，“10”，“01”和“00”。在“与非”型存储器的一个实例中，阈值电压在擦除操作之后为负，且被定义为“11”。针对状态“10”，“01”和“00”使用正的阈值电压。
第5,522,580号、第5,570,315号、第5774,397号、第6,046,935号和第6,456,528号美国专利中提供“与非”型快闪存储器及其操作的相关实例，所述美国专利中的每一者以引用的方式并入本文中。
当对快闪存储器元件进行编程时，将编程电压施加到所述元件的控制栅极，且使与所述元件相关联的位线接地。来自沟道的电子注入到浮动栅极中。当电子在浮动栅极中积聚时，浮动栅极变成带负电，且所述元件的阈值电压升高。为了将编程电压施加到正被编程的元件的控制栅极，在适当的字线施加所述编程电压。如上文所述，所述字线还连接到共享所述同一字线的其它“与非”串的每一者中的一个元件。举例来说，当对图4的元件224进行编程时，编程电压还将被施加到元件244的控制栅极。当需要对在线上的一个元件进行编程，而无需对连接到所述同一字线的其它元件进行编程时(例如当需要对元件224进行编程但不对元件244进行编程时)，问题出现了。因为编程电压被施加到连接到字线的所有元件，所以所述字线上的未选元件(不要进行编程的元件)，尤其是邻近被选择以进行编程的元件的元件，可能在被称为编程干扰的过程中被无意中进行了编程。举例来说，当对元件224进行编程时，需关注邻近元件244可能被无意间进行了编程。
可使用若干技术来防止编程干扰。在一种被称为“自升压”的方法中，在编程期间，使与未选位线相关联的沟道电隔离，且将通过电压(pass voltage)(例如10V)施加到未选字线。所述未选字线耦合到与所述未选位线相关联的沟道，使得电压(例如8V)存在于未选位线的沟道中，其趋向于减小编程干扰。因此，自升压导致电压升压存在于沟道中，其趋向于降低越过隧道氧化物的电压，且因此减小编程干扰。
“与非”串通常(但并非总是)从源极侧到漏极侧被编程，例如从存储器元件228到存储器元件222。举例来说，假定“与非”串203在“与非”串201之前被编程。当编程过程准备对“与非”串201的最后一个(或接近最后一个)存储器元件进行编程时，如果正被抑制的“与非”串(例如“与非”串203)上的所有或大多数先前被编程的存储器元件都被编程，那么先前被编程的存储器元件的浮动栅极中存在负电荷。因此，升压电位在“与非”串203的部分中并未变得足够高，且仍可能存在对“与非”串203中与最后几个字线相关联的元件的编程干扰。举例来说，当对“与非”串201上的元件222进行编程时，如果“与非”串203上的元件248，246和244先前已被编程，那么那些晶体管(244，246，248)中的每一者在其浮动栅极上具有负电荷，其将限制自升压过程的升压电平，且可能导致对元件242的编程干扰。
局部自升压(“LSB”)和擦除区自升压(“EASB”)试图通过使先前被编程元件的沟道与正被抑制的元件的沟道隔离来解决常规自升压的缺陷。举例来说，如果图4的元件224正被编程，那么LSB和EASB试图通过使元件244的沟道与先前被编程的元件(246和248)的沟道隔离来抑制元件244中的编程。有了LSB技术，正被编程的元件的位线被接地，且具有正被抑制的元件的“与非”串的位线处于Vdd。在选定字线上驱动编程电压Vpgm(例如20V)。邻近所述选定字线的字线处于0V，且其余非选定字线处于Vpass。举例来说，位线202处于0V，且位线204处于Vdd。漏极选择SCG处于Vdd，且源极选择SGS处于0V。选定字线WL2(用于对元件224进行编程)处于Vpgm。相邻字线WL1和WL3处于0V，且其它字线(例如WL0)处于Vpass。
除了仅源极侧相邻字线处于0V外，EASB与LSB类似。漏极侧相邻字线处于Vpass。如果Vpass太低，那么沟道中的升压将不足以防止编程干扰。如果Vpass太高，那么未选字线将被编程。举例来说，WL1将处于0V而非Vpass，而WL3将处于Vpass。在一个实施例中，Vpass为7V到10V。
虽然LSB和EASB提供对自升压的改进，但它们也存在取决于源极侧相邻元件(元件246是元件244的源极侧相邻元件)是被编程还是被擦除的问题。如果源极侧相邻元件被编程，那么在其浮动栅极上存在负电荷。此外，如果将0V施加到控制栅极，那么在带负电的栅极下方存在经高度反向偏压的接面，其可导致由栅极引起的漏极泄漏(Gate Induced Drain Leakage，GIDL)，其中电子泄漏到经升压的沟道中。GIDL伴随接面中的大偏压以及低或负栅极电压而发生，其正好是对源极侧相邻元件进行编程且对漏极接面进行升压时的情况。GIDL致使经升压的电压过早漏出，从而导致编程误差，且对突然且高度掺杂的接面来说更为严重，当缩放元件尺寸时需要突然且高度掺杂的接面。如果漏电流足够高，那么沟道区域中的升压电位将减小，从而可能导致编程干扰。此外，正被编程的字线距漏极越近，经升压的接面中存在的电荷就越少。因此，经升压的接面中的电压将迅速下降，从而引起编程干扰。
如果源极侧相邻存储器元件被擦除，那么在浮动栅极上存在正电荷，且晶体管的阈值电压将可能为负。即使在将0V施加到字线时，晶体管也可能不断开。如果存储器元件接通，那么“与非”串将不在EASB模式下操作。相反，所述“与非”串将在自升压模式下操作，这具有上文所述的问题。如果其它源极侧元件被编程，那么这种情况是最有可能的，其限制了源极侧升压。此问题对于较短的沟道长度最成问题。
图5是可用于实施本发明的快闪存储器系统的一种设计的框图。在此系统中，存储器元件阵列302由列控制电路304、行控制电路306、c源极控制电路310和p阱控制电路308控制。所述列控制电路304连接到存储器元件阵列302的位线，用于读取存储在所述存储器元件中的数据，用于确定编程操作期间存储器元件的状态，且用于控制位线的电位电平以促进或抑制编程。行控制电路306连接到字线以选择所述字线中的一者，并施加读取、编程和擦除电压。举例来说，EPROM和快闪存储器电路中所使用的编程电压电平高于存储器电路中通常所使用的电压，且通常高于供应到所述电路的电压。这些较高电压可由行控制电路306中(或别处)的电荷泵产生，所述电荷泵在一个实例中本质上将电荷转储到电容性字线中，以将其充电到较高电压。电荷泵以电压Vin接收输入，并通过在一系列电压倍增器级中渐进地升压输入电压，来以较高的电压Vout提供输出。将电压输出供应到负载，例如EPROM存储器电路的字线。在一些实施方案中，存在从负载到电荷泵的反馈信号。电荷泵响应于指示负载已经达到预定电压的信号而断开。或者，使用分路器来防止一旦负载达到预定电压时的过充电。然而，这消耗较多的功率，且在低功率应用中是不理想的。可在第6,734,718号美国专利中找到关于电荷泵的更多信息，所述美国专利的全文以引用的方式并入本文中。
c源极控制电路310控制连接到存储器元件的共用源极线(图6中标记为“C源极”)。p阱控制电路308控制p阱电压。
存储在存储器元件中的数据通过列控制电路304读出，且经由数据输入/输出缓冲器312输出到外部I/O线。待存储在存储器元件中的编程数据经由外部I/O线输入到数据输入/输出缓冲器312，并传送到列控制电路304。外部I/O线连接到控制器318。
用于控制快闪存储器装置的命令数据输入到控制器318。所述命令数据通知快闪存储器何种操作被请求。输入命令传送到状态机316，其控制列控制电路304、行控制电路306、c源极控制310、p阱控制电路308和数据输入/输出缓冲器312。状态机316还可输出快闪存储器的状态数据，例如就绪/占用(READY/BUSY)或通过/失败(PASS/FAIL)。在一些设计中，状态机316负责管理编程过程，包含下文所述的流程图中所描绘的过程。
控制器318连接到主机系统或可与主机系统连接，所述主机系统例如是个人计算机、数码相机、个人数字助理等等。控制器318与主机通信，以便从主机接收命令和数据，并向主机提供数据和状态信息。控制器318将来自主机的命令转换成可由与状态机316通信的命令电路314解译并执行的命令信号。控制器318通常含有用于写入存储器阵列或从存储器阵列读取的用户数据的缓冲器存储器。在一些设计中，编程过程可由控制器来管理。
一种示范性存储器系统包括一种集成电路，其包含控制器318，和一个或一个以上集成电路芯片，其每一者含有存储器阵列和相关联的控制、输入/输出以及状态机电路。趋势是将系统的存储器阵列与控制器电路一起集成在一个或一个以上集成电路芯片上。存储器系统可嵌入作为主机系统的一部分，或可包含在可移除地插入主机系统中的存储卡或其它封装中。所述可移除卡可包含整个存储器系统(例如包含控制器)，或只包含存储器阵列和相关联的外围电路，其中控制器嵌入主机中。因此，控制器或控制能力可嵌入主机中或包含在可移除存储器系统内。
在一些实施例中，图5的组件中的一些组件可组合。在各种设计中，可将图5的除存储器元件阵列302之外的一个或一个以上组件视为管理电路。举例来说，一个或一个以上管理电路可包含命令电路、状态机、行控制电路、列控制电路、阱控制电路、源极控制电路或数据I/O电路中的任一者或组合。
图6提供存储器元件阵列302的示范性结构。作为一个实例，将“与非”快闪EEPROM描述为被分成1024个区块。在擦除操作中，存储在每个区块中的数据同时被擦除。在一种设计中，区块是同时被擦除的元件的最小单位。在此实例中，在每个区块中存在被划分成偶数列和奇数列的8,512个列。位线也被划分成偶数位线(BLe)和奇数位线(BLo)。展示四个存储器元件串联连接以形成“与非”串。尽管展示每个“与非”串中包含四个元件，但可使用多于或少于四个的存储器元件。“与非”串的一个端子经由选择晶体管SGD连接到对应的位线，且另一个端子经由第二选择晶体管SGS连接到c源极线。
在读取和编程操作的一个配置期间，同时选择4,256个存储器元件。所选的存储器元件具有同一字线和相同种类的位线(例如偶数位线或奇数位线)。因此，可同时读取或编程形成逻辑页面的532个字节的数据，且存储器的一个区块可存储至少八个逻辑页面(四个字线，每个字线具有奇数和偶数页面)。对于多状态存储器元件来说，当每个存储器元件存储两个数据位时(其中这两个位中的每一者存储在不同页面中)，一个区块存储十六个逻辑页面。其它大小的区块和页面也可与本发明一起使用。另外，除图5和图6的那些结构外的结构也可用于实施本发明。举例来说，在一种设计中，不将位线划分成奇数和偶数位线，使得可同时(或不同时)编程和读取所有位线。
可通过将p阱升高到擦除电压(例如20V)并使将所选区块的字线接地来擦除存储器元件。源极和位线是浮动的。可对整个存储器阵列、单独的区块或作为存储器装置的一部分的另一单位的存储器元件执行擦除。在一种可能的方法中，电子从浮动栅极传送到p阱区域，使得阈值电压变负。
在读取和检验操作中，选择栅极(SGD和SGS)和未选字线(例如当WL1是所选的字线时的WL0、WL2和WL3)升高到读取通过电压(例如4.5V)，以使晶体管作为通过栅极而操作。所选字线WL1连接到电压，所述电压的电平针对每个读取和检验操作而指定，以便确定所关注的存储器元件的阈值电压高于还是低于所述电平。举例来说，在两电平存储器元件的读取操作中，可使所选字线WL1接地，使得可检测阈值电压是否高于0V。在两电平存储器元件的检验操作中，将所选字线WL1连接到(例如)0.8V，使得可检验阈值电压是否已达到至少0.8V。源极和p阱处于0V。所选位线(假定为偶数位线(BLe))被预先充电到(例如)0.7V的电平。如果阈值电压高于字线上的读取或检验电平，那么与所关心的元件相关联的位线(BLe)的电位电平因为非导电性存储器元件而维持高电平。另一方面，如果阈值电压低于读取或检验电平，那么所关注的位线(BLe)的电位电平因为导电性存储器元件对位线进行放电而减小到低电平，例如小于0.5V。存储器元件的状态借此可由连接到位线的电压比较器读出放大器来检测。
可根据此项技术中已知的技术来执行上文所述的擦除、读取和检验操作。因此，所属领域的技术人员可改变所阐述的细节中的许多细节。还可使用此项技术中已知的其它擦除、读取和检验技术。
如上所述，每个区块可被划分成许多页面。在一种方法中，页面使编程单位。在一些实施方案中，个别页面可被划分成片段，且所述片段可含有作为基本编程操作一次写入的最少数目的元件。一个或一个以上数据页面通常存储在一行存储器元件中。页面可存储一个或一个以上扇区。扇区包含用户数据和开销数据，例如已从扇区的用户数据计算出的误差校正码(ECC)。控制器的一部分在数据被编程到阵列中时计算ECC，且还在数据被从所述阵列读取时使用所述ECC来检查数据。或者，ECC和/或其它开销数据与和其有关的用户数据存储在不同页面中或甚至不同区块中。在其它设计中，存储器装置的例如状态机的其它部分可计算ECC。
用户数据扇区通常为512个字节，其对应于磁盘驱动器中的扇区的大小。开销数据通常为额外的16到20个字节。大量的页面形成包含从8个页面(例如)到多达32个、64个或更多个页面之间的区块。
图7说明当每个存储器元件存储两个数据位时存储器元件阵列的阈值电压分布。E描绘经擦除的存储器元件的第一阈值电压分布。A、B和C描绘经编程的存储器元件的三个阈值电压分布。在一种设计中，E分布中的阈值电压为负，且A、B和C分布中的阈值电压为正。
每个不同阈值电压范围对应于一组数据位的预定值。被编程到存储器元件的数据与所述元件的阈值电压电平之间的特定关系视所述元件所采用的数据编码方案而定。一个实例将“11”指配给阈值电压范围E(状态E)，将“10”指配给阈值电压范围A(状态A)，将“00”指配给阈值电压范围B(状态B)，且将“01”指配给阈值电压范围C(状态C)。然而，在其它设计中，使用其它方案。
三个读取参考电压Vra、Vrb和Vrc用于从存储器元件读取数据。通过测试给定存储器元件的阈值电压高于还是低于Vra、Vrb或Vrc，系统可确定存储器元件的状态。还指示三个检验参考电压Vva、Vvb和Vvc。当将存储器元件编程到状态A、B或C时，系统将测试那些存储器元件是否分别具有高于或等于Vva、Vvb或Vvc的阈值电压。如下文结合图10和图16进一步所述，VL和VH分别为使用粗略/精细编程将存储元件编程到状态A时使用的较低和较高电压阈值。
在一种被称为全序列编程的方法中，可将存储器元件从擦除状态E直接编程到编程状态A、B或C中的任一者(如弯曲箭头所描绘)。举例来说，可首先擦除待编程的存储器元件群，使得所述群中的所有存储器元件都处于擦除状态E。在一些存储器元件从状态E编程到状态A时，将其它存储器元件从状态E编程到状态B和/或从状态E编程到状态C。
图8说明对存储两个不同页面(下页面和上页面)的数据的多状态存储器元件进行编程的双程技术的实例。描绘四个状态：状态E(11)、状态A(10)、状态B(00)和状态C(01)。对于状态E，两个页面都存储“1”。对于状态A，下页面存储“0”，而上页面存储“1”。对于状态B，两页面都存储“0”。对于状态C，下页面存储“1”，而上页面存储“0”。应注意，尽管已向所述状态中的每一者指配了特定的位图案，但还可指配不同的位图案。在第一遍编程中，根据待编程到下逻辑页面中的位来设置元件的阈值电压电平。如果所述位为逻辑“1”，那么阈值电压不改变，因为其由于先前已被擦除而处于适当的状态。然而，如果待编程的位为逻辑“0”，那么如箭头430所示，元件的阈值电平增加到状态A。这终止第一遍编程。
在第二遍编程中，根据待编程到上逻辑页面中的位来设置元件的阈值电压电平。如果上逻辑页面位将存储逻辑“1”，那么不发生编程，因为元件视下页面位的编程而处于状态E或A中的一者。所述两个状态都承载为“1”的上页面位。如果上页面位将为逻辑“0”，那么阈值电压移位。如果第一遍导致元件保持在擦除状态E，那么在第二阶段，如箭头434所描绘，所述元件经编程以使得阈值电压增加到处于状态C内。如果所述元件已由于第一遍编程而编程到状态A中，那么如箭头432所描绘，存储器元件在第二遍中进一步编程，使得阈值电压增加到处于状态B内。第二遍的结果是将元件编程到指定用于存储上页面的逻辑“0”而无需改变下页面的数据的状态中。
在一种方法中，如果写入足够的数据来填满整个页面，那么可设置系统来执行全序列写入。如果没有针对整个页面写入足够的数据，那么编程过程可用接收到的数据对下页面进行编程。当接收到随后的数据时，系统将接着对上页面进行编程。在又一种方法中，所述系统可以对下页面进行编程的模式开始写入，且如果随后接收到足够的数据以填满字线的所有或大多数存储器元件，那么转换成全序列编程模式。发明者Sergy A.Gorobets和Yan Li在2004年12月14申请的第11/013,125号美国专利申请案“PipelinedProgramming of Non-Volatile Memories Using Early Data”中揭示所述方法的更多细节，所述专利申请案的全文以引用的方式并入本文中。
图9A到图9C描绘用于对非易失性存储器进行编程的另一过程，其通过针对任何特定存储器元件，相对于随后写入先前页面的邻近存储器元件的特定页面而写入所述特定存储器元件，来减少浮动栅极到浮动栅极的耦合。在一个示范性实施方案中，非易失性存储器元件中的每一者使用四个数据状态来存储两个数据位。举例来说，假定状态E是擦除状态，且状态A、B和C是编程状态。状态E存储数据11，状态A存储数据01，状态B存储数据10，且状态C存储数据00。因为两个位在邻近状态A与B之间变化，所以这是非格雷编码的实例。还可使用其它数据到物理数据状态的编码。每个存储器元件存储来自两个数据页面的位。出于参考目的，这些数据页面将被称为上页面和下页面；然而，可赋予它们其它标记。对于状态A，上页面存储位0，而下页面存储位1。对于状态B，上页面存储位1，而下页面存储位0。对于状态C，两个页面都存储位数据0。所述编程过程具有两个步骤。在第一步骤中，对下页面进行编程。如果下页面将保持数据1，那么存储器元件状态保持在状态E。如果数据待编程到0，那么升高存储器元件的电压阈值VTH，使得存储器元件被编程到状态B′。因此图9A展示存储器元件从状态E到状态B′的编程，状态B′代表中间状态B；因此，将检验点描绘为Vvb′，其低于图9C中所描绘的Vvb。
在一种设计中，在存储器元件从状态E编程到状态B′之后，其位于邻近字线上的相邻存储器元件相对于其下页面而编程。在对所述相邻存储器元件进行编程之后，浮动栅极到浮动栅极的耦合效应将升高所考虑的存储器元件(其处于状态B′)的视阈值电压。这将具有使状态B′的阈值电压分布拓宽到如图9B中的阈值电压分布450所描绘的分布的效应。阈值电压分布的此明显拓宽将在对上页面进行编程时被补救。
图9C描绘对上页面进行编程的过程。如果存储器元件处于擦除状态E，且上页面将保持在1，那么存储器元件将保持在状态E。如果存储器元件处于状态E，且其上页面数据将被编程到0，那么所述存储器元件的阈值电压将升高，以使得存储器元件处于状态A。如果存储器元件处于具有中间阈值电压分布450的状态B′，且上页面数据将保持在1，那么所述存储器元件将被编程到最终状态B。如果存储器元件处于具有中间阈值电压分布450的状态B′，且上页面数据将变成数据0，那么所述存储器元件的阈值电压将升高，以使得存储器元件处于状态C。因为仅相邻存储器元件的上页面编程将对给定存储器元件的视阈值电压产生影响，所以图9A到图9C所描绘的过程减少了浮动栅极到浮动栅极耦合的效应。替代状态编码的实例是在上页面数据为1时从分布450移动到状态C，且在上页面数据为0时移动到状态B。尽管图9A到图9C相对于四个数据状态和两个数据页面提供实例，但所教示的概念可应用于具有多于或少于四个的状态和不同于两个的页面的其它实施方案。可在2005年4月5日申请的第11/099,133号美国专利申请案“Compensating For Coupling During Read Operations Of Non-Volatile Memory”中找到关于各种编程方案和浮动栅极到浮动栅极耦合的更多细节。
位线耦合
位线通常是靠近行进一起越过存储器阵列或芯片或其它的非易失性存储元件组的金属线。因为这种布置的缘故，位线到位线耦合可能在各种情形下发生。举例来说，施加到第一位线的电压的转变可耦合到一个或一个以上相邻位线。在示范性情况下，施加到所选位线的电压从抑制电平转变(例如下降)到编程电平。在编程电压脉冲的一部分期间，可以抑制电平提供电压，以控制所选位线上的存储元件的编程速度。因为选择栅极的偏压变得暂时大于选择栅极的阈值电压，所以电压降与相邻位线的耦合可能导致与位线相关联的选择栅极无意间接通，所述选择栅极的偏压是选择栅极电压与位线电压之间的差值的函数。选择栅极的接通是不当的，因为其允许未选串的沟道中的升压电压经由未选位线放电。所述经升压的电荷趋向于漏出，因为其与位线相比具有低得多的电容。因此，有意要抑制的存储元件上可能发生编程干扰。为了解决这种情况，提出在施加到所选位线的电压的转变期间，调节选择栅极控制电压。
可通过考虑粗略/精细编程技术来理解上文所提及的抑制电压被施加到所选位线的示范性情况。图10描绘展示如何通过设置位线抑制电压来实现粗略和精细编程的时间线。VL和VH分别是针对给定状态的较低和较高检验电平。所述图的上部指示存储元件的阈值电压随时间的变化，而下部指示施加到与所述存储元件相关联的位线的位线电压。可通过提供位线抑制电压(抵消所施加的编程电压脉冲Vpgm的效应)来减慢存储元件的编程。粗略/精细编程允许存储元件的阈值电压首先在粗略编程期间较快地增加到所需电平，且接着在精细编程期间较慢地增加到所需电平。具体的说，粗略编程发生在电压阈值低于VL时，而精细编程发生在电压阈值介于VL与VH之间时。当存储元件的电压阈值超过VH时，存储元件处于封锁进一步编程和检验的抑制模式。不同的VL和VH值可与多状态存储元件的不同状态(例如状态A、B和C)相关联，以允许不同状态的粗略/精细编程。举例来说，参考图7，VL和VH分别是用于将存储元件编程到状态A的较低和较高电压阈值。
因此，可对所选位线使用抑制电压，以便部分地抑制编程以为所选串上的存储元件提供收紧的电压分布。举例来说，抑制电压可施加到“与非”串上的多状态存储元件，以使不同状态的阈值电压分布收紧。这可通过在编程存储元件接近检验电平时将抑制电压放置在位线上来实现。抑制电压减慢编程，且从而允许更精确地控制经编程的电压阈值电平。在一种方法中，位线抑制电压(通常为0.5V到1.0V)减小越过氧化物的电场，且在编程期间被传递到“与非”串。这要求选择栅极电压高得足以传递此电压，其通常为2.5V。
在结合下面的图11和图12所述的另一实施例中，位线抑制电压高得(通常为2.5V)足以防止编程，但只在编程电压脉冲的一部分期间提供，而不是在如图10的方法那样在整个编程电压脉冲期间提供。举例来说，位线可在编程脉冲的中间从2.5V拉到0V，从而允许编程只发生持续整个脉冲的一部分。下文以及Daniel C.Guterman、NimaMokhlesi和Yupin Fong在2004年5月5日申请的第10/839,806号(档案号SAND-01008US0)美国专利申请案“Bitline Governed Approach For Program Control OfNon-Volatile Memory”中进一步描述了此类编程技术，所述专利申请案的全文以引用的方式并入本文中。
图11描绘粗略编程模式的电压与时间的关系。将源极选择栅极电压VSGS设置为零，使得栅极保持关闭。将源极电压VS设置为标称电平(例如1.4V)，以维持负的栅极到源极电压。将所选位线的位线电压Vbitline设置为零，使得其不受抑制，而将未选位线的Vbitline设置为抑制电平(例如2.5V)(其与漏极选择栅极电压VSGD相比足够大)，以使抑制位线的选择栅极维持关闭，使得被抑制的串的沟道可维持升压电压。举例来说，可将VSGD设置恒定电平(例如2.5V)(其与未选位线电压(例如2.5V)相比足够小)，以使未选位线的选择栅极维持关闭。VSGD与所选位线电压(例如0V)相比还足够大，以使所选位线的选择栅极维持打开。由于所选位线处于0V，且与所述位线相关联的选择栅极打开，所以所选“与非”串中的电压VNAND为0V。未选“与非”串电压升压(例如)到7.5V的电平。所选字线具有位于编程电压Vpgm的电平的电压VSWL，所述编程电压Vpgm包含(例如)一系列电压脉冲。图11中展示一种此类脉冲。未选字线具有电压VUWL(例如9.0V)，其耦合到未选“与非”串的沟道中以使其沟道升压。
参看时间点t0到t7，未选串的Vbit line、VSGD、VSWL、VUWL和VS可如所指示那样被控制，以在t1时增加到所需的电平。在t5时，编程脉冲Vpgm返回0V，且此后不久，在t6时，未选字线电压VUWL返回0V，导致未选串的VNAND的对应下降。在一种可能的实施例中，此后不久，在t7时，未选串的电压波形VSGD和VS返回0V。
图12描绘精细编程模式的电压与时间的关系。在一个实施例中，在精细编程模式期间，所选位线上的电压在编程电压脉冲的一部分期间升高，以提供抑制电压(例如在t1与t3之间)，其防止与所选位线相关联的所选存储元件的编程。抑制电压在(例如)此期间可以是恒定的。在编程电压脉冲的其余部分期间，所选位线上的电压转变到较低电平(例如0V)。在t2与t4之间，漏极选择栅极电压降低到0V，且接着返回2.5V。因此，漏极选择栅极晶体管接通，且所选串上的所选存储元件的编程可以开始。在所示的实例中，此转变在t4时发生。在介于t1与t4之间的时间周期中，因为所选串的选择栅极关闭，所以所选串的沟道维持与未选串的沟道的升压电压类似的升压电压，例如7.5V。因为漏极选择栅极晶体管的栅极到源极电压保持低于阈值电压，所以所选串的选择栅极关闭。当所选位线的电压在t3时从抑制电平(例如2.5V)转变(例如下降)到编程电平(例如0V)时，由于位线的接近性，电压变化从所选位线耦合到一个或一个以上相邻未选位线。如果一个或一个以上相邻位线放电，那么如大体在t3与t4之间的虚线区域所指示，此耦合可能引起未选位线上所提供的抑制电压的对应暂时变化。未选位线上的抑制电压的下降可能足以使未选串中的升压电压放电，从而导致编程干扰。
作为对位线耦合的解决方案，可根据所选位线电压的变化来调节漏极选择栅极电压。具体的说，如果位线暂时耦合为低，那么可使漏极选择栅极电压从其2.5V的稳定状态电平暂时降低，以防止选择栅极晶体管接通和升压电荷损耗。具体地说，可刚好在所选位线电压的转变之前(例如在t2时)，使VSGD暂时达到0V，持续足以允许相邻位线从耦合效应恢复的时间周期。例如在t4，VSGD可接着返回其2.5V的稳定状态高电平。VSGD的调节防止位线耦合对被抑制的存储元件上的经升压的电压进行放电，从而防止编程干扰。当VSGD在t4时返回2.5V时，漏极选择栅极晶体管接通，且所选串上的所选存储元件的编程可以开始。而且在t4时，所选“与非”串中的电压VNAND从7.5V转变到0V。在另一种方法中，可以例如约1.5V而不是2.5V的降低的电平来提供VSGD、Vbitline、未选Vbitline和所选Vbitline。此方法导致功率消耗降低，功率消耗已经成为存储器设计的一个重要问题。
图13是用于对非易失性存储元件进行检验和编程的组件的一个实施例的框图。展示用于一个位线的电路。在一个实施例中，一个此类电路对应一个位线。在另一实施例中，一个此类电路对应一对位线(例如对应一个奇数/偶数对)。位线连接到开关500和电容器502。所述电容器的另一端子连接到例如接地的参考电位。应注意，电容可来自位线自身的电容。开关500连接到预充电电压(Vprecharge)电路，且连接到读出放大电路510的输入。信号Vref也连接到读出放大电路510的输入。读出放大电路510的输出向粗略/精细(C/F)寄存器520和封锁寄存器522提供数据。C/F寄存器520的输出向多路复用器530和504提供数据。多路复用器530接收选通信号TC和TF，并基于来自粗略/精细寄存器520的数据而在两个信号之间选择。多路复用器530的输出连接到读出放大电路510，从而控制与读出有关的时序。
所述组件的检验操作是基于位线放电检验过程的。首先，对位线进行预充电。接下来，将检验脉冲提供到附接到所述位线的存储器单元的控制栅极。接着，允许所述位线放电。基于放电的速率，可确定存储元件高于还是低于特定阈值电压电平。
在另一方法中，可在固件中(例如在状态机316处)实施逻辑以执行所需的功能性。
图14是位线电压与用于读出的时间的曲线图。在一个实施方案中，从预充电条件开始，允许位线放电持续时间周期T。在时间T，将位线的电压与参考电压Vref进行比较。如果位线电压VBL大于Vref，那么存储元件具有较低的驱动能力，且与目标阈值电压相比被更多地编程。如果在时间T位线电压小于Vref，那么存储元件的阈值电压小于目标阈值。在一个实施例中，对于使用粗略/精细方法来编程的存储元件，时间T的量可改变，使得存在一个用于与粗略编程相关联的放电的时间TC和与在精细编程期间的放电相关联的另一时间TF。在另一实施例中，比较点可通过具有一个用于粗略编程的Vref和另一个用于精细编程的Vref而在粗略与精细之间变化。
在图13所描绘的设备的一个实施例中，粗略/精细寄存器520是指示特定存储元件处于粗略编程模式还是处于精细编程模式的1位寄存器(或锁存器)。由C/F寄存器520存储的值被传送到多路复用器530。读出放大器510包含在由多路复用器530指示的参考时间选通处将位线电压与参考电压Vref进行比较的电路。在编程期间，如果存储元件处于粗略编程模式，那么多路复用器530将粗略编程模式参考时间选通TC发送到读出放大器510。如果在粗略模式期间读出放大器510确定粗略检验过程因为位线未在由TC指示的时间内放电到或低于固定参考值Vref而成功通过，那么读出放大器510将致使C/F寄存器520从粗略状态C切换到精细状态F。然而，如果读出放大器510进一步确定精细检验过程也因为位线未在由TF指示的时间内放电到或低于固定精细模式参考值而成功经过，那么读出放大器510将致使封锁寄存器522指示应封锁(抑制)存储元件进一步编程。此外，如果存储元件处于精细编程模式，那么多路复用器530会将精细模式编程参考时间选通TF发送到读出放大器510。如果在精细模式期间读出放大器510确定精细检验过程因为位线未在由TF指示的时间内放电到或低于固定参考值Vref而成功经过，那么读出放大器510将致使封锁寄存器522指示应封锁(抑制)存储元件进一步编程。因此，在每个编程脉冲之后，存在粗略和精细检验点。有可能存储元件不会在一个脉冲上通过粗略或精细检验，而是接着在下一个脉冲上通过粗略和精细检验两者。在这种情况下，存储元件将从粗略编程直接转变为封锁。只有在存储元件通过粗略检验但未能通过精细检验的情况下，其才会在下一个编程脉冲上转变为精细编程模式。
开关500还从多路复用器504接收输入。多路复用器504具有可选的两个输入：0V(允许编程)和Vdd(抑制编程)。在其它实施例中，可使用不同的电压，或可使用两个以上电压(例如使用具有两个以上输入的多路复用器)。多路复用器504受选择逻辑电路536控制。选择逻辑电路536从C/F寄存器520、封锁寄存器522和计时器(或计数器)534接收数据。C/F寄存器520指示存储元件处于粗略模式还是精细模式。封锁寄存器522指示是否应封锁(抑制)存储元件进一步编程。在一个实施例中，计时器534是在编程脉冲开始时开始倒数计时的可编程计时器。计时器534经编程以在编程脉冲中途达到零(并在其输出处这样指示)。在其它实施例中，计时器可在除脉冲中途之外的时间报告。
选择逻辑电路536将在存储元件将被封锁编程时致使多路复用器504将Vdd施加到位线。选择逻辑电路536在存储元件在粗略模式下被编程时致使多路复用器504将0V施加到位线。选择逻辑电路536最初在存储元件在精细模式下被编程时致使多路复用器504将Vdd施加到位线。选择逻辑电路536通过改变发送到多路复用器504的选择(如由计时器534控制)以使得多路复用器504的输出在编程脉冲的全程的一部分(例如中途)从Vdd变化到0V来致使位线电压变化。
图15提供描述用于对非易失性存储器进行编程的过程的流程图。如步骤600所指示，所述过程可响应于接收到对编程数据的请求而开始。在步骤602，系统选择存储器的适当部分进行编程。在步骤604，循环计数递增。循环计数是编程循环的数目的计数，其可存储在快闪存储器阵列、状态机、控制器或另一位置中。在一个实施例中，循环计数存储在与状态机相关联的寄存器中。在步骤606，存储器的所选部分视情况被预先编程，这为快闪存储器的均匀磨损作准备。所选扇区或页面中的所有存储元件都被编程到相同阈值电压范围。接着在步骤608，擦除待编程的所有存储元件。举例来说，步骤608可包含将所有存储元件移动到擦除状态E。在步骤610，软编程过程解决了擦除过程期间一些存储元件的阈值电压有可能降低到低于擦除分布的值的问题。软编程过程将编程电压脉冲施加到存储元件，使得其阈值电压将增加到位于阈值电压分布E内。在步骤612，(例如)通过适当地对电荷泵进行编程来设置初始编程脉冲的量值。在步骤614，最初将编程计数PC设置为零。
在步骤616，将编程脉冲Vpgm施加到适当的字线。通常，可并行编程许多存储/存储器元件。在一种方法中，不同存储器元件可处于粗略或精细编程模式或封锁模式。因此，将同一编程脉冲施加到一个或一个以上所选字线上的每个存储器元件。对于处于粗略模式的存储器元件，处理在路径框618上继续进行。对于这些元件，相关联的位线电压在整个脉冲期间保持0V。对于处于精细模式的存储器元件，处理在路径617上继续进行。在步骤619，将位线抑制电压施加到相关联的位线，持续编程脉冲的一部分，且在步骤620，在位线抑制电压的转变(例如从抑制电平(Vdd)转变到0V，如先前所述)期间，调节选择栅极电压VSGD。由于不执行编程，因此未展示封锁存储器元件的处理。在这种情况下，将抑制电压施加到相关联的位线，持续编程脉冲的持续时间。
在步骤622，检验所选字线上的存储器元件，以了解它们是否已达到目标阈值电压电平，并进一步执行模式确定，以确定存储器元件是否已转变到新模式，例如从粗略模式转变到精细模式、从精细模式转变到封锁模式或从粗略模式转变到封锁模式。如果所有存储器元件都已达到目标阈值电压电平(步骤624)，那么在步骤626，编程过程已成功完成(状态＝通过)。如果尚未检验所有存储器元件，那么在步骤628，确定编程计数PC是否小于限定值(例如二十)。如果编程计数不小于所述限定值，那么所述编程过程已失败(步骤630)。如果编程计数小于所述限定值，那么在步骤632，使编程电压信号Vpgm的量值递增下一个脉冲的步长(例如0.3V)，且使编程计数PC递增。应注意，已达到其目标阈值电压的那些存储器元件被封锁以在当前编程循环的其余部分不进行编程。在步骤632之后，所述过程在步骤616继续，且施加下一个编程脉冲。重复所述过程，直到已针对存储器元件种的每一者宣布通过或失败状态为止。
图16是描述用于执行检验和粗略/精细模式确定的过程的一个实施例的流程图。所述过程大体上对应于图15的步骤622。在步骤762中，检查寄存器(或其它存储装置)以确定正被编程的特定存储元件处于粗略还是精细编程模式。如果存储元件处于粗略模式(决策框764)，那么在步骤766中执行粗略检验。举例来说，参看图7，对于待编程到状态A的存储元件来说，可将存储元件的当前阈值电压VTH与较低的阈值电压VL进行比较。应注意，在许多实施例中，针对存储元件可编程到的每个阈值电压分布，存在较低和较高的电压阈值VL和VH。如果存储元件的阈值电压处于或高于目标状态的VH，例如VTH≥VL(决策框770)，那么存储元件已通过粗略检验测试，且在步骤772执行随后的测试，以确定存储元件是否也可通过精细检验测试。举例来说，可将待编程到状态A的存储元件的阈值电压VTH与较高的阈值电压VH进行比较。如果在决策框776处，VTH≥VH，那么存储元件也已通过精细检验测试，且将(例如)通过在编程操作期间将位线升高到Vdd来抑制/封锁存储元件在当前编程循环或会话期间进一步编程(步骤784)。还可使用用于抑制或封锁存储元件的其它构件。如果决策框776为假，那么存储元件尚未通过精细检验测试，且改为进入精细编程模式(步骤782)。如果决策框770为假，那么存储元件尚未通过粗略检验测试，且因此保持在粗略编程模式(步骤780)。
如果在决策框764中，存储元件处于精细编程模式，那么在步骤768中执行精细检验过程。如果在决策框774 VTH≥VH，那么已通过精细检验测试，且将抑制/封锁存储元件在当前编程循环或会话期间进一步编程(步骤784)。如果决策框774为假，那么不会抑制/封锁存储元件进一步编程，且其将保持在精细编程模式(步骤778)。
可对个别存储元件执行所描述的过程。然而，在许多实施例中，同时对多个存储元件进行编程。因此，还可同时对多个存储元件执行所描述的过程。在此类编程期间，一些存储元件将处于粗略编程模式、精细编程模式或将被抑制/封锁以不进行编程。
已出于说明和描述的目的呈现了本发明的前述详细描述内容。不希望所述描述内容是详尽的或使本发明限于所揭示的精确形式。根据上文的教示，许多修改和改变是可能的。选择所描述的实施例是为了最好地阐释本发明的原理及其实际应用，从而使所属领域的技术人员能够在各种实施例中且以适合于所涵盖的特定用途的各种修改来最好地利用本发明。希望本发明的范围由所附权利要求书界定。

Claims (33)

1.一种用于对非易失性存储器进行编程的方法，其包括：
将编程电压施加到一组非易失性存储元件中的至少第一和第二非易失性存储元件，所述第一和第二非易失性存储元件经由相应的第一和第二选择栅极耦合到相应的第一和第二位线；
在所述编程电压期间，通过控制施加到所述第一位线的电压来部分地抑制所述第一非易失性存储元件的编程；
在所述编程电压期间，通过在所述第二位线上提供抑制电压来抑制所述第二非易失性存储元件的编程；以及
在所述编程电压期间，在施加到所述第一位线的所述电压的转变期间调节施加到所述第二选择栅极的选择栅极电压。
2.根据权利要求1所述的方法，其中所述转变包括电压降，由于所述第一与第二位线之间的耦合的缘故，所述电压降导致所述第二位线上所提供的所述抑制电压下降。
3.根据权利要求2所述的方法，其中如果未在所述调节步骤中调节所述选择栅极电压，那么所述电压降将足以致使所述第二选择栅极接通。
4.根据权利要求1所述的方法，其中所述转变包括从抑制所述第一非易失性存储元件的编程的第一电压电平降低到允许所述第一非易失性存储元件的编程的第二电压电平。
5.根据权利要求1所述的方法，其中所述调节包括暂时降低所述选择栅极电压。
6.根据权利要求1所述的方法，其中还将所述选择栅极电压施加到所述第一选择栅极。
7.根据权利要求6所述的方法，其中所述调节包括从稳定状态电平暂时降低所述选择栅极电压，所述稳定状态电平相对于所述第二位线上所提供的所述抑制电压足够低，以使所述第二选择栅极维持关闭，且在所述编程电压的至少一部分期间相对于所述施加到所述第一位线的电压足够高，以使所述第一选择栅极维持打开。
8.根据权利要求1所述的方法，其中所述编程电压包括一系列电压脉冲中的电压脉冲。
9.根据权利要求1所述的方法，其中所述转变包括从在所述编程电压的第一部分期间抑制所述第一非易失性存储元件的编程的第一电压电平降低到在所述编程电压的第二部分期间允许所述第一非易失性存储元件的编程的第二电平。
10.根据权利要求1所述的方法，其中所述第一和第二非易失性存储元件布置在相应的“与非”串中。
11.根据权利要求1所述的方法，其中所述编程电压经由共用字线施加到所述第一和第二非易失性存储元件。
12.一种非易失性存储系统，其包括：
第一和第二非易失性存储元件，其位于一组非易失性存储元件中；
第一和第二位线，所述第一和第二非易失性存储元件分别经由第一和第二选择栅极耦合到所述第一和第二位线；以及
一个或一个以上管理电路，其与所述第一和第二非易失性存储元件、所述第一和第二位线以及所述第一和第二选择栅极通信，所述一个或一个以上管理电路接收对编程数据的请求，并响应于所述请求而将编程电压施加到所述第一和第二非易失性存储元件，在所述编程电压期间，通过控制施加到所述第一位线的电压来部分地抑制所述第一非易失性存储元件的编程，在所述编程电压期间，通过在所述第二位线上提供抑制电压来抑制所述第二非易失性存储元件的编程，且在所述编程电压期间，在所述施加到所述第一位线的电压的转变期间，调节施加到所述第二选择栅极的选择栅极电压。
13.根据权利要求12所述的非易失性存储系统，其中所述转变包括电压降，由于所述第一与第二位线之间的耦合的缘故，所述电压降导致所述第二位线上所提供的所述抑制电压的下降。
14.根据权利要求13所述的非易失性存储系统，其中如果所述选择栅极电压未经调节，那么所述电压降将足以致使所述第二选择栅极接通。
15.根据权利要求12所述的非易失性存储系统，其中所述转变包括从抑制所述第一非易失性存储元件的编程的第一电压电平降低到允许所述第一非易失性存储元件的编程的第二电压电平。
16.根据权利要求12所述的非易失性存储系统，其中所述调节包括暂时降低所述选择栅极电压。
17.根据权利要求12所述的非易失性存储系统，其中所述选择栅极电压还被施加到所述第一选择栅极。
18.根据权利要求17所述的非易失性存储系统，其中所述调节包括从稳定状态电平暂时降低所述选择栅极电压，所述稳定状态电平相对于所述第二位线上所提供的所述抑制电压足够低，以使所述第二选择栅极维持关闭，且在所述编程电压的至少一部分期间相对于所述施加到所述第一位线的电压足够高，以使所述第一选择栅极维持打开。
19.根据权利要求12所述的非易失性存储系统，其中所述编程电压包括一系列电压脉冲中的电压脉冲。
20.根据权利要求12所述的非易失性存储系统，其中所述转变包括从在所述编程电压的第一部分期间抑制所述第一非易失性存储元件的编程的第一电压电平降低到在所述编程电压的第二部分期间允许所述第一非易失性存储元件的编程的第二电平。
21.根据权利要求12所述的非易失性存储系统，其中所述第一和第二非易失性存储元件布置在相应的“与非”串中。
22.根据权利要求12所述的非易失性存储系统，其进一步包括：
共用字线，所述编程电压经由所述共用字线而施加到所述第一和第二非易失性存储元件。
23.一种非易失性存储系统，其包括：
第一和第二非易失性存储元件，其位于一组非易失性存储元件中；
第一和第二位线，所述第一和第二非易失性存储元件分别经由第一和第二选择栅极耦合到所述第一和第二位线；以及
一个或一个以上管理电路，其与所述第一和第二非易失性存储元件、所述第一和第二位线以及所述第一和第二选择栅极通信，所述一个或一个以上管理电路接收对编程数据的请求，并响应于所述请求而将编程电压施加到所述第一和第二非易失性存储元件，在所述编程电压期间，通过控制施加到所述第一位线的电压来部分地抑制所述第一非易失性存储元件的编程，在所述编程电压期间，通过在所述第二位线上提供抑制电压来抑制所述第二非易失性存储元件的编程，且在所述编程电压期间，在所述施加到所述第一位线的电压的转变期间调节施加到所述第二选择栅极的选择栅极电压。
24.根据权利要求12所述的非易失性存储系统，其中所述转变包括电压降，由于所述第一与第二位线之间的耦合的缘故，所述电压降导致所述第二位线上所提供的所述抑制电压的下降。
25.根据权利要求13所述的非易失性存储系统，其中如果所述选择栅极电压未经调节，那么所述电压降将足以致使所述第二选择栅极接通。
26.根据权利要求12所述的非易失性存储系统，其中所述转变包括从抑制所述第一非易失性存储元件的编程的第一电压电平降低到允许所述第一非易失性存储元件的编程的第二电压电平。
27.根据权利要求12所述的非易失性存储系统，其中所述调节包括暂时降低所述选择栅极电压。
28.根据权利要求12所述的非易失性存储系统，其中所述选择栅极电压还被施加到所述第一选择栅极。
29.根据权利要求17所述的非易失性存储系统，其中所述调节包括从稳定状态电平暂时降低所述选择栅极电压，所述稳定状态电平相对于所述第二位线上所提供的所述抑制电压足够低，以使所述第二选择栅极维持关闭，且在所述编程电压的至少一部分期间相对于所述施加到所述第一位线的电压足够高，以使所述第一选择栅极维持打开。
30.根据权利要求12所述的非易失性存储系统，其中所述编程电压包括一系列电压脉冲中的电压脉冲。
31.根据权利要求12所述的非易失性存储系统，其中所述转变包括从在所述编程电压的第一部分期间抑制所述第一非易失性存储元件的编程的第一电压电平降低到在所述编程电压的第二部分期间允许所述第一非易失性存储元件的编程的第二电平。
32.根据权利要求12所述的非易失性存储系统，其中所述第一和第二非易失性存储元件布置在相应的“与非”串中。
33.根据权利要求12所述的非易失性存储系统，其进一步包括：
共用字线，所述编程电压经由所述共用字线而施加到所述第一和第二非易失性存储元件。
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