CN101345016A - 平板显示装置和用于视频数据的数据处理方法 - Google Patents

Abstract

平板显示器包括第一和第二信号驱动器，用于分别根据所输入的第一和第二组视频数据来驱动显示面板的第一和第二组信号线。控制器控制经由第一数据线将第一组视频数据发送到第一信号驱动器的时序和经由第二数据线将第二组视频数据发送到第二信号驱动器的时序。延迟时间生成部将其上第一信号驱动器接收第一组视频数据的时序与其上第二信号驱动器接收第二组视频数据的时序之间的相对时序移动预定时间。由用于驱动平板显示器的信号驱动器中所分别产生的峰值电流的同步化所引起的EMI的恶化问题可以得到抑制。

Description

平板显示装置和用于视频数据的数据处理方法

技术领域

本发明涉及诸如液晶显示器和等离子显示器的平板显示装置，并且涉及用于被提供给平板显示装置的视频数据的数据处理方法。

背景技术

随着诸如液晶电视机等平板型显示装置的尺寸的增大，目前需要更高的清晰度和更流畅的运动图像。为了满足这些需求，就需要更宽波段的视频数据，以便加快这种装置的时钟速度。不过，随着时钟速度的增加和显示装置的尺寸的增加，电源的影响和接地阻抗恶化的影响变得显著。因此，需要关心EMI(电磁干扰)的恶化。

首先来描述平板显示装置的要点。图1为用于描述平板显示装置的框图。在图1中，平板显示装置100包括时序控制器101；八个信号驱动器1～8，用于驱动信号线；四个扫描驱动器104～107，用于驱动扫描线；以及显示面板108，用于显示视频数据。时序控制器101输入并行数据。并行数据包括红、绿和蓝三色视频数据，以及诸如水平同步信号、垂直同步信号和时钟信号等时序信号。时序控制器101根据时序信号来生成控制信号，用于控制八个信号驱动器1～8和四个扫描驱动器104～107。进而，时序控制器101执行诸如对视频数据进行重新排列、调节时序并且根据信号驱动器1～8的结构来转换位数的处理。

参照附图，时序控制器101经由控制线路102将扫描驱动器起始脉冲和扫描驱动器时钟发送到扫描驱动器104～107的每一个。扫描驱动器104～107接收扫描驱动器起始脉冲和扫描驱动器时钟，并且驱动显示面板108的扫描线。时序控制器101还经由控制线路103将信号驱动器起始脉冲和信号驱动器时钟发送到信号驱动器1～8，并且通过八个数据线11～18将视频数据发送到信号驱动器1～8。为了在时序控制器101和信号驱动器1～8的每一个之间传输视频数据，使用了基于LVDS(低电压差分信令)的小振幅差分信号。信号驱动器1～8接收信号驱动器起始脉冲、信号驱动器时钟和视频数据，并且驱动显示面板108的信号线。

看起来比较理想的是包括有用于平板显示装置的单个显示面板的单个信号驱动器的结构。不过，为了通过单个信号驱动器来驱动大型显示面板，信号驱动器的电路规模变得太大。这导致了制造成本的上升。进而，在显示面板和信号驱动器之间的布线则由于其尺寸的差异而变得困难。由于这些原因，通常，在10英寸或更大的平板显示装置中，是通过多个信号驱动器来驱动单个显示面板的，如图1所示。类似地，单个显示面板还具有多个扫描驱动器。图1示出了平板显示装置100，其通过使用多个数据线11～18而采用点对点结构来传输视频数据。这里“点对点结构”传输表示其中单个驱动器的数据输入(接收器)被连接到时序控制器中内置的数据输出(发送器)的一个端口的传输形式。不过，还存在一种平板显示装置，其通过使用共用数据总线而采用多点结构来传输视频数据。

通常，用于信号驱动器将驱动电压输出给显示面板的时序为每隔一个水平时间段。不过，近来新增了一种类型的装置，其在一个水平扫描时间段中的多次输出驱动电压，以改善显示特性。进而，在某些用途的平板显示装置中，垂直方向和水平方向是互换的。

信号驱动器和扫描驱动器存在各种类型的通用名称。例如，在液晶显示器领域中，信号驱动器被称为源极驱动器，并且扫描驱动器被称为栅极驱动器。

下面详细描述如图1中所示的信号驱动器1～8。图2示出了用于描述信号驱动器1的结构的框图。这里只描述如图1所示的信号驱动器1，不过，其他信号驱动器2～8也具有类似的电路结构。在图2中，信号驱动器1包括输入接收器110、串行-并行转换电路111、内部数据总线112、数据锁存器113、数据锁存器114、D/A转换器115和输出放大器116。

输入接收器110为电路，当数据线11上的视频数据为诸如LVDS的差分信号时，其将接收视频数据的信号电平转换成在信号驱动器1内部所使用的CMOS电平。

串行-并行转换电路111为电路，当以串行形式传输的视频数据待被锁存时，其将串行视频数据转换成作为锁存处理的单元的特定位数(在本申请中被表示为“一组”)的并行模式视频数据。一组中的位数并不必然与时序控制器101内部的处理单元的位数一致。

内部数据总线112为用于一次一组地将由串行-并行转换电路111所转换的并行模式视频数据传输到数据锁存器113的总线，并且它是多个布线的组合，其位数与一组中的位数相同。

数据锁存器113连续地锁存被串行-并行转换电路111转换成并行模式的一组视频数据，并且存储用于由信号驱动器1所驱动的信号线的视频数据。

数据锁存器114每隔一个水平时间段就对存储在数据锁存器113中的视频数据进行存储，以保持用于一个水平时间段的信号线驱动电压输出。

D/A转换器115根据数据锁存器114中所存储的视频数据来选择用于驱动显示面板108的灰度级电压。由于D/A转换器115通常具有较高的输出阻抗，使得不可能直接驱动显示面板108，因此输出放大器116为用于转换阻抗以通过低阻抗来驱动显示面板108的电路。

作为与EMI改善有关的技术的例子，存在在日本未决公开专利申请JP-P2002-341820A(下面将其称为“专利文献1”)中所公开的发明“显示装置及其驱动方法”。本发明的设计用于分散当从数据锁存器113将视频数据传输到如图2所示的数据锁存器114时所产生的峰值电流。本发明抑制了有源型显示装置的最高瞬时电流消耗。根据专利文档1，对于每一个信号侧驱动装置，以不同时序控制用于驱动显示面板的信号侧驱动装置的数据载入指令信号(用于信号电极，以根据被传输给信号侧驱动装置的视频信号来输出电压的信号)

作为与EMI改善有关的另一例子，存在在日本未决公开专利申请JP-P2003-8424A(下面将其称为“专利文献2”)中所公开的发明“用于半导体装置的噪声减少电路”。在专利文献2中所公开的技术的设计是为了克服由于瞬时过量的电流聚集在电源线上，因此在液晶显示数据控制电路(时序控制器)的半导体内部产生了较大的噪声这一问题。从而，降低了由于瞬时过量的电流聚集在数据控制电路(时序控制器)的输出I/0缓存器中的电源线上而产生的较大噪声。专利文献2的技术并不适用于如图1所示的点对点结构平板显示装置，而适用于使用了公共数据总线的多点结构平板显示装置。这里，“多点”型传输表示一种传输形式，其中多个驱动器(的接收器)被连接到时序控制器中内置的发送器的一个端口。在专利文献2中，延迟电路被添加到具有N个输出的半导体装置的输出缓存器，以便针对每一个输出都生成相差，进而抑制从H到L或者从L到H的每一个输出的同时反向，进而抑制过量的峰值电流。

发明内容

在专利文献1中，对于每一个信号侧驱动装置，以不同时序控制用于驱动显示面板的信号侧驱动装置的数据负载指令信号(用于信号电极，以根据被传输给信号侧驱动装置的视频信号来输出电压的信号)，以便减少电磁场噪声。也就是说，专利文献1中所公开的技术的设计是为了通过切换数据载入时序来实现电磁场噪声的降低。不过，专利文献1的基本问题是数据载入时序。该时序是每个水平时间段一次，即频率最高为约100kHz。该频率比EMI的测量目标频率要低得多，使得看不到EMI改善的贡献。

在专利文献2中，通过将延迟电路添加到包括有N个输出的半导体装置的输出缓存器中并且对每一个输出都生成相差，过量的峰值电流得到抑制。不过，对于最近的平板显示装置，较为普遍的是使用基于LVDS的小振幅差分信号，用于在时序控制器(上述情况中的数据信号控制装置或数据控制电路)和信号驱动器(例如液晶显示装置情况中的源极驱动器和上述情况中的信号侧驱动装置)之间传输数据。通过这种视频数据传输系统，通过恒定电流来操作输出缓存器。因此，即使与专利文献2的情况一样，多个输出并没有切换其中数据被反向的相位，在由输出缓存器所消耗的电流中也不会产生过量峰值。因此，关于专利文献2中所公开的技术，不能改善目前平板显示装置和EMI的峰值电流的过量。

进而，即使延迟时间需要比视频数据的传输时钟更短的时间，专利文献2也没有公开用于控制比系统时钟周期更短的延迟的方法。通常，难以提供在控制性能上稳定且精细的延迟时差。当在时序控制器和信号驱动器之间采用了基于LVDS的小振幅差分信号时，视频数据通常处于串行形式。因此，从时序控制器输出的信号的频率为诸如几百MHz的极高频率。在该频率上控制延迟导致了成本上升(需要通过使用PLL(相位锁环)来产生时序，以实现高精度并且扩展调解的范围)。

即使可以用低成本来制造延迟时差控制电路，延迟时差也取决于电路的性能。因此，根据该电路，调节范围可能变得较窄，并且不能做到电流峰值的足够分散。此外，电路产品会受到制造工艺的偏差的影响。因此，依靠带有不同EMI特性的电路产品的组合，在大规模制造的平板显示装置中无法改善特定频率上的EMI。

作为在平板显示装置中产生EMI的来源，以下三点需要被指出。第一点是由时序控制器的输出操作引起的在电源和接地线路上流动的电流的即时变化(dIc/dt)。第二点是在传输路径上流动的电流的即时变化(dIp/dt)。第三点是在多个信号驱动器共同使用的电源和接地线路上流动的电流的即时变化(dId/dt)。

不过，在最近的大规格平板显示装置中，使用了用于在时序控制器和信号驱动器之间传输信号的带有低EMI的小振幅差分信号(例如LVDS信号)。因此，可以认为已经基本上克服了由控制器的输出操作产生的第一个EMI问题和由传输线路中的电流改变所产生的第二个EMI问题。同时，用于接收高速小振幅差分信号的多个信号驱动器在接收信号时同时进行操作。因此，可以认为目前第三个问题，也就是由多个信号驱动器所共同使用的电源和接地线路的峰值电流值(dId/dt)所产生的EMI问题是主要的问题。

图3示出了在信号驱动器1中所执行的锁存处理。这里请注意，其他信号驱动器2～8具有类似的电路结构，并且也执行类似的操作。在图3中，在从时序控制器101接收视频数据时，信号驱动器1将视频数据存储到数据锁存器113。为了便于解释，假设显示面板108的每一个信号线都是由64个灰度级中的一个灰度级电压驱动的。这里注意，由于“26＝64”，因此单个信号线需要6位视频数据。

串行-并行转换电路111串行输入6位视频数据，用于表示64个灰度级中的一个灰度级电压。然后，串行-并行转换电路111将6位视频数据转换成并行形式。6位视频数据出现在内部数据总线112上，并且数据锁存器113通过一次性锁存处理将6位视频数据锁存。数据锁存器113通过六位继续锁存视频数据，并且存储“由信号驱动器1驱动的信号线的个数”乘以6位的视频数据。

图4示出了由信号驱动器执行的另一锁存处理。如图4所示的信号驱动器不同于如图1所示的信号驱动器1～8的任一个。在图4中，串行-并行转换电路117连续串行输入6位视频数据，用于表示64个灰度级中的一个灰度级电压。然后，串行-并行转换电路117执行串行-并行转换，并且输出能够选择三个灰度级电压的18位并行视频数据。18位并行视频数据出现在内部数据总线118上。数据锁存器119通过一次性锁存处理将能够驱动三个信号线的18位视频数据锁存。数据锁存器119通过18位继续锁存视频数据，并且存储“由信号驱动器驱动的信号线的个数”乘以6位的视频数据。在图3的情况下一组包含6位，而在图4的情况下一组包含18位。

图5A和5B组成示图，示出了在时序控制器101的一侧上所执行的内部处理。该时序控制器101与如图1所示的时序控制器101相同。在图5A和5B中，水平方向表示时间轴。时序控制器101在视频数据上执行并行处理，并且在视频数据上执行并行-串行转换。在将并行视频数据转换成串行形式之后，时序控制器101将串行视频数据输出到数据线11～18的每一个。在附图中，注意6位视频数据D0[0]～D0[5]为用于驱动显示面板108中的信号线#0的视频数据，6位视频数据D1[0]～D1[5]为用于驱动显示面板108中的信号线#1的视频数据，并且信号线#0和信号线#1是由信号驱动器1驱动的。

图6A至6C组成示图，示出了在信号驱动器1的一侧上执行的内部处理。该信号驱动器与如图1所示的信号驱动器1相同。在图6A至6C中，水平方向为时间轴，并且图5A和5B中的1位视频数据的传输时间与图6A至6C中的1位视频数据的传输时间相同。如图5A、5B和6A至6C所示，时序控制器101发送视频数据的时序与信号驱动器1接收视频数据的时序基本相同。

首先，在经过了其中串行-并行转换电路111根据以串行形式接收的视频数据重新构造出并行视频数据的时间之后，信号驱动器1将一组视频数据D0[0]～D0[5]输出到内部数据总线112。然后，在经过了用于传输一组视频数据的时间之后，串行-并行转换电路111输出一组视频数据D1[0]～D1[5]。

数据锁存器113一次一组地锁存在内部数据总线112出现的视频数据。通过该锁存处理，每次切换一组视频数据时，在信号驱动器1中消耗大量电流。也就是说，以如图6A至6C所示的时序产生了在内部数据总线112和信号驱动器1的数据锁存器113中所生成的峰值电流。在信号驱动器1的内部数据总线112上流动的视频数据的传输速率被设计约为10～50M组/秒。因此，在数据锁存器113的锁存处理中所产生的噪声处于特别影响EMI的频率上，包括有高次谐波成分。

图7A至7I组成示图，示出了整个平板显示装置中的峰值电流。如图7A至7I所示的信号驱动器1～8与如图1所示的信号驱动器1～8相同。在图7A至7I中，水平方向为时间轴。时序控制器101分配对应于显示面板108的一个线路的视频数据，并且以相同的时序将其发送到八个信号驱动器1～8。八个信号驱动器1～8以相同的时序接收视频数据，并且以相同的时序一次一组地对视频数据执行锁存处理。因此，以相同的时序在信号驱动器1～8的每一个的内部数据总线和数据锁存器中产生了峰值电流。如上所述，在整个平板显示装置中以相同的时序产生了在多个信号驱动器中所生成的峰值电流，从而恶化了EMI。

在本发明的一个方面中，平板显示器包括：显示面板；第一信号驱动器，用于接收第一组视频数据并且根据第一组视频数据来驱动显示面板的第一组信号线；第二信号驱动器，用于接收第二组视频数据并且根据第二组视频数据来驱动显示面板的第二组信号线；第一数据线；第二数据线；控制器，用于控制经由第一数据线将第一组视频数据发送到第一信号驱动器的时序和经由第二数据线将第二组视频数据发送到第二信号驱动器的时序；以及延迟时间生成部，用于将其上第一信号驱动器接收第一组视频数据的时序与其上第二信号驱动器接收第二组视频数据的时序之间的相对时间改变预定时间。

根据这种结构，延迟时间生成部在确定的时间上相对地移动第一信号驱动器接收视频数据的时序和第二信号驱动器接收视频数据的时序。结果，在所确定的时间内相向移动其中第一信号驱动器锁存第一组视频数据的锁存处理的电流消耗峰值和其中第二信号驱动器锁存第二组视频数据的锁存处理的电流消耗峰值。因此，整个平板显示装置的EMI可以得到改善。

根据本发明，可以通过分散在整个平板显示装置中的每一个信号驱动器中所生成的峰值电流来改善EMI。

附图说明

下面结合附图所描述的特定优选实施例将使得本发明的上述和其他目的、优点和特征更加明显，其中：

图1为框图，用于描述平板显示装置；

图2为框图，用于描述信号驱动器；

图3为示图，用于描述在信号驱动器中所执行的锁存处理；

图4为示图，用于描述在信号驱动器中所执行的另一锁存处理；

图5A至5B组成示图，用于描述在时序控制器的一侧上所执行的内部处理；

图6A至6C组成示图，用于描述在信号驱动器的一侧上所执行的内部处理；

图7A至7I组成示图，用于描述在整个平板显示装置中所生成的峰值电流；

图8为框图，用于描述根据本发明实施例的时序控制器；

图9为框图，用于描述延迟时间生成部；

图10为FIFO存储器的电路框图；

图11为写地址计数器的电路框图；

图12A至12K组成时序图，用于描述FIFO存储器的操作；

图13A至13C组成示图，示出了其中时序控制器发送视频数据的时序例子；

图14A至14C组成示图，示出了其中并行转换视频数据出现在内部数据总线中的时序；

图15A至15D组成示图，示出了在每一个信号驱动器中所消耗的电流的时序；

图16A至16I组成示图，示出了其中视频数据出现在内部数据总线上的时序和电流消耗量之间的关系；

图17A至17C组成示图，示出了其中视频数据出现在内部数据总线上的时序和电流消耗量之间的关系；

图18是示出了奇数线路上的电流波的频率成分的图；以及

图19是示出了偶数线路上的电流波的频率成分的图。

具体实施方式

下面参照附图来描述根据本发明实施例的用于视频数据的平板显示装置和数据处理方法。

(1)如图1所示，平板显示装置100粗略地由时序控制器101、信号驱动器1～8、扫描驱动器104～107、显示面板108和用于连接时序控制器101和信号驱动器1～8的数据线11～18组成。其中，时序控制器101、信号驱动器1～8和数据线11～18为对EMI有较大影响的因素。

在本实施例中，采用了用于在时序控制器101和多个信号驱动器1～8之间传输信号的点对点结构和小振幅串行数据传输结构，以便克服由于时序控制器101引起的EMI问题和由数据线11～18引起的EMI问题。

进而，在本实施例中，还可以改善由信号驱动器1～8引起的EMI恶化。在许多情况下，在用于电视机的平板显示装置上装有多个信号驱动器。为了改善这种由于信号驱动器引起的EMI，移动了从时序控制器输出的每一个视频数据的输出时序。特别地，采用了其中通过使用串行数据发送的传输时钟来提供每一个都是传输时钟周期的整数倍的时差的方法。该方法被看作是可以简单并且容易应用的优选方法。另外，通过周期性改变时序控制器的每一个输出终端的时差，可以进一步改善EMI。这使得时序控制器的每一个输出终端能够以良好的精确度和可控性来获取视频数据的输出时差。因此，对于每一个信号驱动器来说，用于接收视频数据的多个信号驱动器的操作时序是可以变化的。因此，可以移动接地线和暂时由多个信号驱动器共同使用的电源上的电流峰值的相对时序。结果，可以抑制在使用了多个信号驱动器的平板显示装置中产生EMI，从而改善整个装置的EMI特性。

(2)下面详细描述根据实施例的平板显示装置。在本实施例的平板显示器中，如图1所示的平板显示装置100的时序控制器101用如图8所示的时序控制器20所取代。图8示出了根据本实施例的时序控制器的框图。在图8中，时序控制器20包括线路存储器21、串行转换部22、延迟时间生成部(或者延迟时间生成部)23、输出放大器24和时序控制部25。

线路存储器21作为缓存器工作，用于将用于显示面板108的一个线路的视频数据分配给信号驱动器1～8的每一个。线路存储器21为双缓存器结构，以便可以并行地执行写入和读取。在给定的水平同步时间段中，将用于显示面板108的一个线路的视频数据串行地写到一个缓存器，并且同时从另一个缓存器并行地读取用于显示面板108的一个线路的视频数据。在下一个水平时间段中，并行地从一个缓存器读取用于显示面板108的一个线路的视频数据，并且同时将用于显示面板108的一个线路的视频数据串行地写到另一个缓存器中。线路存储器21将用于显示面板108的一个线路的视频数据分配给八个信号驱动器1～8，并且并行输出八份视频数据。

串行转换部22并行输入八份视频数据、执行并行-串行转换，并且依次输出八份视频数据。

延迟时间生成部23依次输入八份视频数据、将延迟时间Δt0、Δt1……，Δt7中的每一个添加到各个视频数据中，并且串行地输出八份视频数据。

输出放大器24将添加了各个延迟时间的八份视频数据输出到数据线11～18的每一个。

时序控制部25将控制信号发送到线路存储器21、串行转换部22和延迟时间生成部23。

图9示出了延迟时间生成部23的框图。如图所示，延迟时间生成部23包括八个FIFO(先进先出)存储器31～38。在本实施例中，通过使用FIFO存储器31～38来移动用于将视频数据传输到信号驱动器1～8的每一个的时序。这是由于通过简单地设置读取地址等，可以通过FIFO存储器31～38来容易地控制延迟时间的量，如下所述。

下面来详细描述FIFO存储器31～38。图10示出了FIFO存储器31的电路框图。这里只描述如图9所示的FIFO存储器31，而其他FIFO存储器32～38也具有类似的电路结构。在图10中，FIFO存储器31包括写地址计数器40、写入多路复用器41、四个触发器电路42～45、读取多路复用器46和读地址计数器47。

写地址计数器40将用于写入的时钟计数为……，0、1、2、3、0、1、2、3、0……，并且输出计数值。写入多路复用器41选择与写地址计数器40所计数的值相对应的触发器电路42～45，并且将用于写入的时钟供应给所选择的触发器电路42～45。四个触发器电路42～45在用于写入的时钟的边沿上锁存视频数据，并且保持视频数据的输出，直到供应了用于写入的下一个时钟为止。读地址计数器47将用于读取的时钟计数为……，0、1、2、3、0、1、2、3、0……，并且输出计数值。读取多路复用器46选择与读地址计数器47所计数的值相对应的触发器电路42～45，并且将从所选择的触发器电路42～45输出的视频数据发送到输出放大器24。

图11示出了写地址计数器40的电路框图。这里只描述如图10所示的写地址计数器40，而读地址计数器47也具有类似的电路结构。在图11中，写地址计数器40包括低阶位多路复用器50、高阶位多路复用器51、低阶位触发器电路52、高阶位触发器电路53和加法器54。当预设信号被设置为ON时，低阶位多路复用器50和高阶位多路复用器51选择预设输入，并且将初始值设定到各个触发器电路52和53。进而，当预设信号被设置为OFF时，低阶位多路复用器50和高阶位多路复用器51选择加法器54的输出。此时，触发器电路52和53在用于写入的时钟的下降沿上锁存加法器54的输出，并且将其值作为计数输出来输出。加法器54增加从触发器电路52和53输出的两位二进制值。

图12A至12K组成时序图，用于描述FIFO存储器31的操作。这里只描述FIFO存储器31，而其他七个FIFO存储器32～38也具有与FIFO存储器31类似的电路结构，并且也是以相同的方式进行操作。在图12A至12K中，FIFO存储器31输入用于写入的时钟，用于读取的时钟和视频数据D1、D2、D3，……。当预设信号被设置为ON时，在写地址计数器40中设置初始值为“2”，并且在读地址计数器47中设置初始值为“0”。由于初始值的差别，FIFO存储器31可以产生用于视频数据的两个传输时钟的延迟时间。写地址计数器40在用于写入的时钟的上升沿上对时钟进行计数，而读地址计数器47在用于写入的时钟的下降沿上对时钟进行计数。如图所示，用于读取的时钟的相位根据用于写入的时钟的相位进行移动。通过这样，FIFO存储器31可以执行延迟时间的更为准确的控制。在图12A至12K中，FIFO存储器31的数据输出将作为与读地址计数器47所计数的值相对应的触发器电路42～45的任一个的输出。例如，当读地址计数器47所计数的值为“2”时，触发器电路44的输出Q3成为FIFO存储器31的数据输出。当读地址计数器47所计数的值为“3”时，触发器电路45的输出Q4成为FIFO存储器31的数据输出。

时序控制器20所产生的延迟时间Δt0、Δt1……，Δt7可以分别在通过“视频数据的传输时钟周期”乘以“一组视频数据中的位数”所得到的时间范围内任意进行设置。进而，至少一个延迟时间理想情况下是超过“视频数据的传输时钟周期”的时间，以充分改善EMI。时序控制器20在串行转换之后产生延迟时间Δt0、Δt1……，Δt7。虽然该方法是最简单的，但是也可以在串行转换之前或者在从线路存储器21读出视频数据的时序上产生延迟时间Δt0、Δt1……，Δt7。进而，延迟时间Δt0、Δt1……，Δt7的产生装置不必限定为FIFO存储器。

(3)截至这里已经描述了根据本实施例的时序控制器20。随后，将描述信号驱动器1～8的电流消耗。为了简化说明，下面参照图13A至13C和图15A至15D只讨论信号驱动器1～3。图13A至13C组成了时序控制器以串行形式将三份视频数据发送到数据线路11～13的每一个的时序的例子。在图13A至13C中，延迟时间生成部23中的FIFO存储器31生成Δt0＝0作为延迟时间，FIFO存储器32生成Δt1＝“视频数据的传输时钟周期”，并且FIFO存储器33生成Δt2＝“视频数据的传输时钟周期”乘以3。

图14A至14C组成时序图，示出了其上在信号驱动器1～3的每一个中作为并行转换的视频数据一次一组地出现在内部数据总线上的时序。在信号驱动器1中，在经过了用于将数据重新构造为并行形式的时间之后，一次一组地将在延迟时间Δt0＝0上接收的视频数据发送到内部数据总线，并且一次一组地通过数据锁存器进行锁存。在信号驱动器2中，在经过了用于将数据重新构造为并行形式的时间之后，一次一组地将在延迟时间Δt1＝“视频数据的传输时钟周期”上接收的视频数据发送到内部数据总线，并且一次一组地通过数据锁存器进行锁存。在信号驱动器3中，在经过了用于将数据重新构造为并行形式的时间之后，一次一组地将在延迟时间Δt2＝“视频数据的传输时钟周期”乘以3上接收的视频数据发送到内部数据总线，并且一次一组地通过数据锁存器进行锁存。

图15A至15D组成时序图，示出了在每一个信号驱动器中所消耗的电流的时序。如图15A至15D所示，每次执行一组视频数据的锁存处理时，存在在信号驱动器1～3的每一个中所产生的电流峰值。不过，在本实施例中，时序控制器20提供不同的延迟时间Δt0、Δt1和Δt3。

因此，电流峰值相互不重叠。因此，在由三个信号驱动器1～3所消耗的电流总数中不存在重叠。

现在来描述当为被分配给每一个信号驱动器的八份视频数据设置了不同的延迟时间Δt0、Δt1……，Δt7时所消耗的电流。图16A至16I组成示图，示出了电流消耗和其上视频数据一次一组地出现在内部数据总线上的时序之间的关系。在图16A至16H中，如图8所示的时序控制器20分别为信号驱动器1～8的视频数据设置不同的延迟时间Δt0、Δt1……，Δt7。如图所示，在信号驱动器1～8的每一个中，视频数据一次一组地出现在内部总线上，并且其时序被移动了各个延迟时间Δt0、Δt1……，Δt7的差别。因此，信号驱动器的每一个上所消耗的电流峰值相互不重叠。在八个信号驱动器1～8中所消耗的整个电流被分散，如图16I的最下面一行所示。

(4)随后来描述用于暂时改变延迟时间Δt0、Δt1……，Δt7的实施例。如图11所示，时序控制器20通过设置预设信号ON能够以任意时序改变延迟时间Δt0、Δt1……，Δt7。在图17A至17C和图19中，为了简化说明只讨论了三个信号驱动器1～3。图17A至17C组成示图，示出了当暂时改变延迟时间时电流消耗和其上视频数据一次一组地出现在内部数据总线上的时序之间的关系。在该图中，“第一条线”示出了在其中一次一组地锁存在显示面板108的第一条线上所显示的视频数据的时间段期间所执行的操作。这同样适用于“第二条线”和“第三条线”。假设显示面板108在一个水平时间段中显示用于面板的一条线路的视频数据，时序控制器20在一个水平时间段中发送“第一条线”的视频数据、在下一个水平时间段中发送“第二条线”的视频数据，并且在之后的一个水平时间段中发送“第三条线”的视频数据。在图17A至17C中，为奇数线路的视频数据所设置的延迟时间Δt0o、Δt1o、Δt2o是相同的，为偶数线路的视频数据所设置的延迟时间Δt0e、Δt1e、Δt2e是相同的，并且为奇数线路的视频数据所设置的延迟时间与为偶数线路的视频数据所设置的延迟时间不同。如图所示，用于“第一条线”的时序与用于“第三条线”的时序是相同的，并且用于“第一条线”的时序与用于“第二条线”的时序不同。

图18示出了在图17A至17C的条件下其中已经接收了奇数线路(其中“n”为整数的第(2n+1)条扫描线路)的视频数据的三个信号驱动器1～3执行视频数据的锁存处理的时间段中的电流波的频率成分。图19示出了在图17A至17C的条件下其中已经接收了偶数线路(其中“n”为整数的第(2n)条扫描线路)的视频数据的三个信号驱动器1～3执行视频数据的锁存处理的时间段中的电流波的频率成分。图18和19示出了在信号驱动器1～3中所消耗的电流的电流FFT(快速傅立叶转换)。横轴示出了以MHz为单位的频率。纵轴示出了大小。如图所示，在如图18所示的奇数线路的时间段中的电流波的频率成分与如图19所示的偶数线路的时间段中的不同。也就是说，由于在奇数线路和偶数线路之间生成供应电流脉冲的间隔不同，因此结果在EMI中所观察到的电磁辐射的频率成分会被分散。因此，与本实施例中的情况一样，可以通过暂时改变延迟时间Δt0、Δt1……，Δt7来抑制能量聚积到特定频率上。

虽然上面结合其几个实施例已经描述了本发明，但是本领域的一般技术人员都知道，这些实施例都只是为了讲解本发明，而不应该狭义地依赖这些实施例来构建权利要求。

Claims (7)

1.一种平板显示器，包括：

显示面板；

第一信号驱动器，被构造成接收第一组视频数据并且根据第一组视频数据来驱动所述显示面板的第一组信号线；

第二信号驱动器，被构造成接收第二组视频数据并且根据第二组视频数据来驱动所述显示面板的第二组信号线；

第一数据线；

第二数据线；

控制器，被构造成控制经由所述第一数据线将第一组视频数据发送到所述第一信号驱动器的时序和经由所述第二数据线将第二组视频数据发送到所述第二信号驱动器的时序；以及

延迟时间生成部，被构造成将所述第一信号驱动器接收第一组视频数据的时序与所述第二信号驱动器接收第二组视频数据的时序之间的相对时序移动预定时间。

2.如权利要求1所述的平板显示器，其中所述延迟时间生成部被构造成生成确定时间，该时间要短于由所述第一信号驱动器锁存所接收的第一组视频数据的锁存处理中每次处理视频数据的位数与第一组或第二组视频数据的传输时钟周期之积所确定的时间。

3.如权利要求1或2所述的平板显示器，其中所述延迟时间生成部被构造成生成临时变化的确定时间。

4.如权利要求3所述的平板显示器，其中所述延迟时间生成部被构造成在预定时间段期间将确定时间保持为第一恒定值、将确定时间变成第二恒定值，并且在预定时间段的下一个时间段中将确定时间保持为第二恒定值。

5.如权利要求1或2所述的平板显示器，其中所述延迟时间生成部包括由与视频数据的传输时钟周期相同的确定时钟周期所操作的电路，并且

所述延迟时间生成部被构造成基于所确定的时钟周期来生成所述确定时间。

6.如权利要求1或2所述的平板显示器，其中所述控制器包括：

线路存储器，被构造成通过将由平板显示器接收的视频数据按照显示面板的显示线路进行划分来保持由平板显示器所接收的视频数据；

串行转换部，被构造成将(在所述线路存储器中所保持的按照显示线路进行划分的第一组视频数据)并行形式转换为串行形式，并且将(在所述线路存储器中所保持的按照显示线路进行划分的第二组视频数据)并行形式转换为串行形式；以及

输出放大器，被构造成向所述第一数据线输出(以串行形式转换的第一组视频数据)，并且向所述第二数据线输出(以串行形式转换的第二组视频数据)；并且

所述延迟时间生成部被插入在所述串行转换部和所述输出放大器之间。

7.一种用于平板显示器的视频数据的数据处理方法，包括：

输入视频数据；

将所述视频数据分配到多个信号驱动器；

以第一时序经由数据线将分配给所述多个信号驱动器中的信号驱动器的视频数据发送到所述信号驱动器；

以不同于第一时序的第二时序经由另一数据线将分配给所述多个信号驱动器中的另一信号驱动器的视频数据发送到所述另一信号驱动器；

所述信号驱动器接收视频数据；以及

以不同于所述信号驱动器接收所述视频数据的时序，所述另一信号驱动器接收所述视频数据。

Images