CN102915709B - 电泳显示系统 - Google Patents
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Abstract
一种电泳显示系统，包括电泳显示面板、时序控制器、数据驱动器以及栅极驱动器。数据驱动器包括第一串行转并行转换器以及数据转换器。第一串行转并行转换器接收多个第一串行数据，并将第一串行数据转换为多个第二串行数据，其中第二串行数据的数量大于第一串行数据。数据转换器接收第二串行数据，且电性连接电泳显示面板。数据转换器将第二串行数据转换为多个显示电压，其中显示电压的数量大于第二串行数据。栅极驱动器电性连接电泳显示面板及时序控制器，且受控于时序控制器提供多个栅极驱动电压至电泳显示面板。
Description
技术领域
本发明涉及一种显示系统，特别是涉及一种电泳显示系统。
背景技术
近年来，由于各种显示技术不断地蓬勃发展，在经过持续地研究开发之后，如电泳显示器（electrophoretic display,EPD）、液晶显示器（liquid crystal display,LCD）、等离子显示器（plasma display panel,PDP）、有机发光二极管显示器（organic light emitting diode display,OLED display）等产品，已逐渐地商业化并应用于各种尺寸以及各种面积的显示装置。而随着可携式电子产品的日益普及，可挠性显示器（如电子纸（e-paper）、电子书（e-book）等）也逐渐地受到市场的关注。
对于一般可挠性显示器而言，若是需要驱动分辨率较高的可挠性显示器，则时序控制器必须通过较多条的数据线路来提供串行的画面数据至数据驱动器以驱动显示面板。如此一来，基于走线的影响，可挠性显示器的体积势必难以降低而有悖于可挠性显示器所诉求的轻薄化的目的。
此外，由于数据驱动器会输出显示电压至显示面板以驱动显示面板显示对应的画面，因此数据驱动器的驱动能力（如输出的电流量）影响显示面板是否能正确显示。在驱动能力的要求下，数据驱动器的芯片面积可能较大，也即数据驱动器的硬件成本可能较高。
发明内容
本发明提供一种电泳显示系统，其可利用多级的串行转并行转换而减少时序控制器与数据驱动器之间的数据线路数量，进而降低数据驱动器的电路面积。
本发明提出一种电泳显示系统，包括电泳显示面板、时序控制器、数据驱动器以及栅极驱动器。数据驱动器包括第一串行转并行转换器以及数据转换器。第一串行转并行转换器电性连接时序控制器以接收多个第一串行数据，并将这些第一串行数据转换为多个第二串行数据，其中这些第二串行数据的数量大于这些第一串行数据。数据转换器电性连接第一串行转并行转换器以接收这些第二串行数据，且电性连接电泳显示面板。数据转换器将这些第二串行数据转换为多个显示电压，其中这些显示电压的数量大于这些第二串行数据。栅极驱动器电性连接电泳显示面板及时序控制器，且受控于时序控制器提供多个栅极驱动电压至电泳显示面板。
在本发明一实施例中，电泳显示面板的共同电压为交流电压。
在本发明一实施例中，数据转换器包括多个第一闩锁电路以及多个第二闩锁电路。这些第一闩锁电路电性连接第一串行转并行转换器以分别接收对应的第二串行数据，且分别接收第一位移信号。这些第一闩锁电路分别依据对应的第一位移信号闩锁对应的第二串行数据中多个数据位元的其中之一，且分别输出第一位元电压。这些第二闩锁电路电性连接这些第一闩锁电路以分别接收对应的第一位元电压，且接收闩锁致能信号。这些第二闩锁电路依据闩锁致能信号分别闩锁对应的第一位元电压，且分别输出对应的显示电压。
在本发明一实施例中，数据转换器还包括多个第一位移缓存器，用以分别提供对应的第一位移信号，其中这些第一位移缓存器分为多个群组，且同一群组的这些第一位移缓存器所提供的这些第一位移信号为依序致能。
在本发明一实施例中，每一个第一闩锁电路包括第一晶体管、第二晶体管、第一电容、第三晶体管以及第四晶体管。第一晶体管的第一端接收对应第二串行数据。第一晶体管的控制端接收对应的第一位移信号。第二晶体管的第一端电性连接第一晶体管的第二端。第二晶体管的控制端接收对应的第一位移信号的反相信号。第二晶体管的第二端电性连接第二晶体管的第一端。第一电容电性连接于第一晶体管的第二端与接地电压之间。第三晶体管的第一端接收系统高电压。第三晶体管的控制端电性连接第三晶体管的第一端。第三晶体管的第二端输出对应的第一位元电压。第四晶体管的第一端电性连接第三晶体管的第二端。第四晶体管的控制端电性连接第一晶体管的第二端。第四晶体管的第二端接收系统低电压。
在本发明一实施例中，每一个第二闩锁电路包括第五晶体管、第六晶体管、第二电容、第七晶体管、第八晶体管、第三电容以及第九晶体管。第五晶体管的第一端电性连接第一闩锁电路以接收对应的第一位元电压。第五晶体管的控制端接收闩锁致能信号。第六晶体管的第一端电性连接第五晶体管的第二端，第六晶体管的控制端接收闩锁致能信号的反相信号。第六晶体管的第二端电性连接第六晶体管的第一端。第二电容电性连接于第五晶体管的第二端与接地电压之间。第七晶体管的第一端接收系统高电压。第七晶体管的第二端输出对应的显示电压。第八晶体管的第一端电性连接第七晶体管的第二端。第八晶体管的控制端电性连接第五晶体管的第二端。第八晶体管的第二端接收系统低电压。第三电容电性连接于第七晶体管的控制端与第七晶体管的第二端之间。第九晶体管的第一端接收系统高电压。第九晶体管的控制端电性连接第九晶体管的第一端。第九晶体管的第二端电性连接第七晶体管的控制端。
在本发明一实施例中，时序控制器于垂直空白期间设定这些第一串行数据，以使每一个第一闩锁电路所接收的数据位元为系统低电压。
在本发明一实施例中，电泳显示面板的共同电压为直流电压。
在本发明一实施例中，数据转换器包括多个第三闩锁电路、多个第四闩锁电路以及多个解码电路。这些第三闩锁电路电性连接第一串行转并行转换器以分别接收对应的第二串行数据，且分别接收多个第二位移信号。这些第三闩锁电路分别依据对应的第二位移信号闩锁对应的第二串行数据中的第一数据位元及第二数据位元，且分别输出第二位元电压及第三位元电压。这些第四闩锁电路电性连接这些第三闩锁电路以分别接收对应的第二位元电压及对应的第三位元电压，且接收闩锁致能信号。这些第四闩锁电路依据闩锁致能信号分别闩锁对应的第二位元电压及对应的第三位元电压，且分别输出第一控制信号及第二控制信号。这些解码电路电性连接这些第四闩锁电路以接收对应的第一控制信号及对应的第二控制信号，且接收正显示电压、共同电压及负显示电压。这些解码电路分别依据对应的第一控制信号及对应的第二控制信号选择正显示电压、共同电压及负显示电压其中之一作为对应的显示电压。
在本发明一实施例中，数据转换器还包括多个第二位移缓存器，用以分别提供对应的第二位移信号，其中这些第二位移缓存器分为多个群组，且同一群组的这些第二位移缓存器所提供的这些第二位移信号为依序致能。
在本发明一实施例中，每一个第三闩锁电路包括第十晶体管、第十一晶体管、第四电容、第一反相器、第二反相器、第十二晶体管、第十三晶体管、第五电容、第三反相器以及第四反相器。第十晶体管的第一端接收对应的第一数据位元。第十晶体管的控制端接收对应的第二位移信号。第十一晶体管的第一端电性连接第十晶体管的第二端。第十一晶体管的控制端接收对应的第二位移信号的反相信号。第十一晶体管的第二端电性连接第十一晶体管的第一端。第四电容电性连接于第十晶体管的第二端与接地电压之间。第一反相器的输入端电性连接第十晶体管的第二端。第二反相器的输入端电性连接第一反相器的输出端。第二反相器的输出端输出对应的第二位元电压。第十二晶体管的第一端接收对应的第二数据位元。第十二晶体管的控制端接收对应的第二位移信号。第十三晶体管的第一端电性连接第十二晶体管的第二端。第十三晶体管的控制端接收对应的第二位移信号的反相信号。第十三晶体管的第二端电性连接第十三晶体管的第一端。第五电容电性连接于第十二晶体管的第二端与接地电压之间。第三反相器的输入端电性连接第十二晶体管的第二端。第四反相器的输入端电性连接第三反相器的输出端。第四反相器的输出端输出对应的第三位元电压。
在本发明一实施例中，每一个第四闩锁电路包括第十四晶体管、第十五晶体管、第六电容、第五反相器、第六反相器、第十六晶体管、第十七晶体管、第七电容、第七反相器以及第八反相器。第十四晶体管的第一端接收对应的第二位元电压。第十四晶体管的控制端接收闩锁致能信号。第十五晶体管的第一端电性连接第十四晶体管的第二端。第十五晶体管的控制端接收闩锁致能信号的反相信号。第十五晶体管的第二端电性连接第十五晶体管的第一端。第六电容电性连接于第十四晶体管的第二端与接地电压之间。第五反相器的输入端电性连接第十四晶体管的第二端。第五反相器的输出端输出对应的第一控制信号的反相信号。第六反相器的输入端电性连接第五反相器的输出端。第六反相器的输出端输出对应的第一控制信号。第十六晶体管的第一端接收对应的第三位元电压。第十六晶体管的控制端接收闩锁致能信号。第十七晶体管的第一端电性连接第十六晶体管的第二端。第十七晶体管的控制端接收闩锁致能信号的反相信号。第十七晶体管的第二端电性连接第十七晶体管的第一端。第七电容电性连接于第十七晶体管的第二端与接地电压之间。第七反相器的输入端电性连接第十六晶体管的第二端。第七反相器的输出端输出对应的第二控制信号的反相信号。第八反相器的输入端电性连接第七反相器的输出端。第八反相器的输出端输出对应的第二控制信号。
在本发明一实施例中，每一个解码电路包括第一与非门、第九反相器、第一升压电路、第十八晶体管、第八电容、第二与非门、第十反相器、第二升压电路、第十九晶体管、第三与非门、第十一反相器、第三升压电路以及第二十晶体管。第一与非门的第一输入端接收第一控制信号的反相信号。第一与非门的第二输入端接收第二控制信号的反相信号。第一与非门的输出端输出第一升压控制信号的反相信号。第九反相器的输入端电性连接第一与非门的输出端，且第九反相器的输出端输出第一升压控制信号。第一升压电路电性连接第九反相器的输入端及输出端，以依据第一升压控制信号及其反相信号输出一第一切换控制电压。第十八晶体管的第一端接收正显示电压。第十八晶体管的控制端电性连接第一升压电路以接收第一切换控制电压。第八电容电性连接第十八晶体管的第二端与接地电压之间，以提供对应的显示电压。第二与非门的第一输入端接收第一控制信号。第二与非门的第二输入端接收第二控制信号的反相信号。第二与非门的输出端输出第二升压控制信号的反相信号。第十反相器的输入端电性连接第二与非门的输出端，且第十反相器的输出端输出第二升压控制信号。第二升压电路电性连接第十反相器的输入端及输出端，以依据第二升压控制信号及其反相信号输出第二切换控制电压。第十九晶体管的第一端接收共同电压。第十九晶体管的控制端电性连接第二升压电路以接收第二切换控制电压。第十九晶体管的第二端电性连接第十八晶体管的第二端。第三与非门的第一输入端接收第一控制信号的反相信号。第三与非门的第二输入端接收第二控制信号。第三及非门的输出端输出第三升压控制信号的反相信号。第十一反相器的输入端电性连接第三与非门的输出端，且第十一反相器的输出端输出第三升压控制信号。第三升压电路电性连接第十一反相器的输入端及输出端，以依据第三升压控制信号及其反相信号输出第三切换控制电压。第二十晶体管的第一端接收负显示电压。第二十晶体管的控制端电性连接第三升压电路以接收第三切换控制电压。第二十晶体管的第二端电性连接第十八晶体管的第二端。
在本发明一实施例中，第一升压电路、第二升压电路及第三升压电路分别包括第九电容、第一开关、第二开关、第三开关、第四开关以及第五开关。第一开关的第一端接收系统高电压。第一开关的第二端电性连接第九电容的第一端。第一开关受控于第一升压控制信号的反相信号、第二升压控制信号的反相信号或第三升压控制信号的反相信号而导通。第二开关的第一端接收系统高电压，第二开关的第二端电性连接第九电容的第二端。第二开关受控于第一升压控制信号、第二升压控制信号或升压第三控制信号而导通。第三开关的第一端电性连接第九电容的第一端。第三开关的第二端提供第一切换控制电压、第二切换控制电压或第三切换控制电压。第三开关受控于第一升压控制信号、第二升压控制信号或第三升压控制信号而导通。第四开关的第一端电性连接第九电容的第二端。第四开关的第二端接收接地电压。第四开关受控于第一升压控制信号的反相信号、第二升压控制信号的反相信号或第三升压控制信号的反相信号而导通。第五开关的第一端接收负显示电压。第五开关的第二端电性连接第三开关的第二端。第五开关受控于第一升压控制信号的反相信号、第二升压控制信号的反相信号或第三升压控制信号的反相信号而导通。
在本发明一实施例中，时序控制器于垂直空白期间设定这些第一串行数据，以使每一个解码电路轮流输出正显示电压、共同电压及负显示电压。
基于上述，本发明实施例提出一种电泳显示系统，其数据驱动器利用串行转并行的方式来接收数据，以使时序控制器可利用较少的数据线路进行数据传输，进而使得电泳显示系统的整体电路面积得以有效地下降，节省硬件成本。
为让本发明的上述特征和优点能更明显易懂，以下特举实施例，并配合所附附图作详细说明如下。
附图说明
图1为依照本发明一实施例的电泳显示系统的示意图；
图2为依照本发明另一实施例的电泳显示系统的示意图；
图3为依照本发明一实施例的第一与第二闩锁电路的电路示意图；
图4为依照本发明再一实施例的电泳显示系统的示意图；
图5为依照本发明另一实施例的第一与第二闩锁电路的电路示意图；
图6为依照本发明一实施例的解码电路的电路示意图；
图7为依照本发明一实施例的升压电路的电路示意图。
附图标记
100、200、400：电泳显示系统 110、210、410：电泳显示面板
120、220、420：时序控制器 130、230、430：数据驱动器
132、232、432：第一串行转并行单元 134、234、434：数据驱动单元
140、240、440：栅极驱动器 BST1~BST3：升压电路
B1~Bn：数据位元 B1_1~Bn_1：第一数据位元
B1_2~Bn_2：第二数据位元 C1~C9：电容
DEC1~DECn：解码电路 DS1_1~DS1_p：第一串行数据
DS2_1~DS2_q：第二串行数据 LR1_1~LR1_n：第一闩锁电路
LR2_1~LR2_n：第二闩锁电路 LR3_1~LR3_n：第三闩锁电路
LR4_1~LR4_n：第四闩锁电路 M1~M20：晶体管
ND1~ND3：及非门 INV1~INV11：反相器
SD1~SDq：驱动通道 SR1_1~SR1_n：第一位移缓存器
SR2_1~SR2_n：第二位移缓存器 SW1~SW5：开关
S1_1~S1_n：第一位移信号 S2_1~S2_n：第二位移信号
SC1_1~SC1_n：第一控制信号 SC2_1~SC2_n：第二控制信号
SBC1：第一升压控制信号 SBC2：第二升压控制信号
SBC3：第三升压控制信号 S_LE：闩锁致能信号
S1_1R、S2_1R、S2_2R、S_LER、SC1_1R、SC2_1R、SBC1_R、SBC2_R、SBC3_R：反相信号
GND：接地电压 VB1_1~VB1_n：第一位元电压
VB2_1~VB2_n：第二位元电压 VB3_1~VB3_n：第三位元电压
Vcom1、Vcom2、Vcom3：共同电压 VDD：系统高电压
VSS：系统低电压 V_SC1：第一切换控制电压
V_SC2：第二切换控制电压 V_SC3：第三切换控制电压
V_POS：正显示电压 V_NEG：负显示电压
V_D1~V_Dn：显示电压 V_G1~V_Gm：栅极驱动电压
具体实施方式
图1为依照本发明一实施例的电泳显示系统的示意图。请参照图1，在本实施例中，电泳显示系统100包括电泳显示面板110、时序控制器120、数据驱动器130以及栅极驱动器140。在本实施例中，数据驱动器130接收时序控制器120所提供的第一串行数据DS1_1~DS1_p，并据以转换为对应的多个显示电压V_D1~V_Dn来驱动电泳显示面板110。栅极驱动器140电性连接电泳显示面板110及时序控制器120，并且受控于时序控制器120以提供多个栅极驱动电压V_G1～V_Gm至电泳显示面板110。电泳显示面板110接收共同电压Vcom1。其中m、n、p为正整数，p小于n，且m、n、p可依据设计需求自行更动。
具体来说，栅极驱动器140会依序致能所输出的栅极驱动电压V_G1~V_Gm来开启电泳显示面板110的每一行像素（未示出），使得数据驱动器230可对应地输出显示电压V_D1~V_Dn至开启的像素（未示出），以使各像素（未示出）依据对应的显示电压（如V_D1~V_Dn）与共同电压Vcom1之间的压差及驱动时间显示对应的亮度（即灰阶值），并据以显示画面。
在本实施例中，数据驱动器130包括第一串行转并行转换器132以及数据转换器134。第一串行转并行转换器132电性连接时序控制器120以接收多个第一串行数据DS1_1~DS1_p，并将第一串行数据DS1_1~DS1_p转换为多个第二串行数据DS2_1~DS2_q，其中q为正整数且q大于p，也即第二串行数据DS2_1~DS2_q的数量大于第一串行数据DS1_1~DS1_p。例如，第一串行转并行转换器132的串转并的位比为1:4时，则第二串行数据DS2_1~DS2_q的数量会4倍于第一串行数据DS1_1~DS1_p的数量。
数据转换器134电性连接第一串行转并行转换器132以接收第二串行数据DS2_1~DS2_q。数据转换器134电性连接电泳显示面板110，且将第二串行数据DS2_1~DS2_q转换为显示电压V_D1~V_Dn借以驱动电泳显示面板110，其中n为正整数且n大于q，也即显示电压V_D1~V_Dn的数量大于第二串行数据DS2_1~DS2_q的数量，表示数据转换器134将第二串行数据DS2_1~DS2_q的其中之一转换为部分的显示电压V_D1~V_Dn。
因此，由于第一串行转并行转换器132的配置，时序控制器120可利用较少的数据线路传输数据至数据驱动器130，即可令数据驱动器130据以转换并输出显示电压V_D1~V_Dn来驱动电泳显示面板110，使得电泳显示系统100的整体电路面积得以有效地下降，进而节省设计上的成本。
一般而言，电泳显示面板110的共同电压Vcom1可以为交流电压与直流电压，并且对应电泳显示面板110的共同电压Vcom1为交流电压或直流电压的驱动方式会有所不同，以下分别以电泳显示面板110的共同电压Vcom1为交流电压或直流电压来说明电泳显示系统的设计。
图2为依照本发明另一实施例的电泳显示系统的示意图。请参照图2，在本实施例中，电泳显示面板210的共同电压Vcom2假设为交流电压。电泳显示系统200包括电泳显示面板210、时序控制器220、数据驱动器230以及栅极驱动器240。其中，电泳显示面板210、时序控制器220以及栅极驱动器240分别类似于前述图1实施例的电泳显示面板110、时序控制器120以及栅极驱动器140，故于此不再赘述。
详细而言，在共同电压Vcom2为交流电压的情况下，共同电压Vcom2会交替为正电压准位或负电压准位，且显示电压V_D1~V_Dn可对应地为正电压准位或负电压准位，以在电泳显示面板210中形成正压差、负压差或零压差。因此，显示电压V_D1~V_Dn可分别利用一个位元决定其电压准位，进而数据转换器230可省略解码电路，而可直接输出对应的显示电压V_D1~V_Dn来驱动电泳显示面板210。
更进一步地说，数据驱动器230包括第一串行转并行转换器232、多个第一位移缓存器SR1_1~SR1_n、多个第一闩锁电路LR1_1~LR1_n以及多个第二闩锁电路LR2_1~LR2_n。其中，第一位移缓存器SR1_1~SR1_n、第一闩锁电路LR1_1~LR1_n以及第二闩锁电路LR2_1~LR2_n可分为多个驱动通道SD1~SDq（也即分为多个群组），而每一驱动通道（如SD1~SDq）可分别根据所接收的第二串行数据（如DS2_1~DS2_q）而输出对应的显示电压（如V_D1~V_Dn）。例如，驱动通道SD1根据所接收的第二串行数据DS2_1而输出对应的显示电压V_D1~V_D4，其余以此类推。其中，第一串行转并行转换器232类似于前述图1实施例的第一串行转并行转换器132，故于此不再赘述。
具体而言，在本实施例中，第一位移缓存器SR1_1~SR1_n可分别提供对应的第一位移信号S1_1~S1_n，并且对应同一驱动通道（如SD1~SDq）的第一位移缓存器（如SR1_1~SR1_n）所提供的第一位移信号（如S1_1~S1_n）会依序致能。例如，对应驱动通道SD1的第一位移缓存器SR1_1~SR1_4所提供的第一位移信号S1_1~S1_4的其中之一会致能，并且第一位移信号S1_1~S1_4会依序致能。
第一闩锁电路LR1_1~LR1_n电性连接第一串行转并行转换器232以分别接收对应的第二串行数据DS2_1~DS2_q，且第一闩锁电路LR1_1~LR1_n分别接收第一位移信号S1_1~S1_n。其中，第一闩锁电路LR1_1~LR1_n分别依据对应的第一位移信号S1_1~S1_n闩锁对应的第二串行数据DS2_1~DS2_q中多个数据位元B1~Bn的其中之一，且分别输出第一位元电压VB1_1~VB1_n。在本实施例中，虽然图2中所示出的第一位移缓存器SR1_1~SR1_n与第一闩锁电路LR1_1~LR1_n以一对一对应的关系来提供第一位移信号S1_1~S1_n，但此仅为便于实施例说明的一范例。在其它实施例中，各个第一位移缓存器也可分别对应于多个第一闩锁电路，借以使每一位移缓存器可同时或依序提供多个第一位移信号至对应的多个第一闩锁电路，本发明不以此为限。
第二闩锁电路LR2_1~LR2_n电性连接第一闩锁电路LR1_1~LR1_n以分别接收对应的第一位元电压VB1_1~VB1_n，且接收时序控制器220所提供的闩锁致能信号S_LE。其中，第二闩锁电路LR2_1~LR2_n依据闩锁致能信号S_LE分别闩锁对应的第一位元电压VB1_1~VB1_n，且分别输出对应的显示电压V_D1～V_Dn。
举例来说，以驱动通道SD1为例，在驱动通道SD1中，第一位移缓存器SR1_1~SR1_4视为同一群组，其中第一位移缓存器SR1_1~SR1_4可反应于时序控制器220所提供的时序信号（未示出）而产生依序致能的第一位移信号S1_1~S1_4。在第一闩锁电路LR1_1~LR1_4分别闩锁第二串行数据DS2_1于不同时间所传送的数据位元B1~B4时，第一闩锁电路LR1_1~LR1_4并行地输出对应于各个数据位元B1~B4的第一位元电压VB1_1~VB1_4至第二闩锁电路LR2_1~LR2_4。其中，第一位移缓存器SR1_1~SR1_4及第一闩锁电路LR1_1~LR1_4可视为一串行转并行转换器，以闩锁第二串行数据DS2_1于不同时间所传送的数据位元B1~B4，且并行输出对应于各个数据位元B1~B4的第一位元电压VB1_1~VB1_4。
第二闩锁电路LR2_1~LR2_4依据闩锁致能信号S_LE而分别闩锁对应的第一位元电压VB1_1~VB1_4，并且当闩锁致能信号S_LE为致能时，并行地输出显示电压V_D1~V_D4至电泳显示面板210。其中，时序控制器220所提供的闩锁致能信号S_LE致能于栅极驱动器240的栅极驱动电压V_G1~V_Gm致能之前，因此第二闩锁电路LR2_1~LR2_4得以输出对应的显示电压V_D1~V_D4至电泳显示面板210，借以电泳显示面板210可显示相应的画面。
参照上述所列举的驱动通道SD1的运作方式说明，本领域相关技术人员可推知其余驱动通道SD2~SDq的动作，故于此不再赘述。此外，虽然本实施例的驱动通道SD1以输出4个显示电压V_D1~V_D4为例，而对应地设定第一位移缓存器、第一闩锁电路以及第二闩锁电路的数量为4，但实际上各个驱动通道所输出的显示电压的数量可由设计者决定，而各个驱动通道（SD1~SDq）内的电路则可依据所输出的显示电压的数量而对应地更改，本实施例为列举一实施方式，且本发明不以此为限。
图3为依照本发明一实施例的第一与第二闩锁电路的电路示意图。请参照图2及图3，在本实施例中，是以驱动通道SD1中的第一闩锁电路LR1_1与第二闩锁电路LR2_1为例，而各个第一闩锁电路LR1_1~LR1_n与各个第二闩锁电路LR2_1~LR2_n的电路结构可参照第一闩锁电路LR1_1与第二闩锁电路LR2_1的电路结构。
请参照图3，第一闩锁电路LR1_1包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4以及第一电容C1。第一晶体管M1的漏极（即第一端）接收第二串行数据DS2_1，且第一晶体管M1的栅极（即控制端）接收第一位移信号S1_1。其中，当第一晶体管M1依据致能的第一位移信号S1_1而导通时，第一晶体管M1接收第二串行数据DS2_1中的数据位元B1。
第二晶体管M2的漏极（即第一端）电性连接第一晶体管M1的源极（第二端）。第二晶体管M2的栅极（即控制端）接收第一位移信号S1_1的反相信号S1_1R。第二晶体管M2的源极（即第二端）则电性连接第二晶体管M2的漏极。第一电容C1电性连接于第一晶体管M1的源极与接地电压GND之间。
第三晶体管M3的漏极（即第一端）接收系统高电压VDD。第三晶体管M3的栅极（即控制端）电性连接第三晶体管M1的漏极。第三晶体管M3的源极（即第二端）输出第一位元电压VB1_1。第四晶体管M4的漏极（即第一端）电性连接第三晶体管M3的源极。第四晶体管M4的栅极（即控制端）电性连接第一晶体管M1的源极。第四晶体管M4的源极（即第二端）则接收系统低电压VSS。
另一方面，第二闩锁电路LR2_1包括第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第二电容C2以及第三电容C3。第五晶体管M5的漏极（即第一端）电性连接第一闩锁电路LR1_1以接收第一位元电压VB1_1。第五晶体管M5的栅极（即控制端）接收闩锁致能信号S_LE。第六晶体管M6的漏极（即第一端）电性连接第五晶体管M5的源极（即第二端）。第六晶体管M6的栅极（即控制端）接收闩锁致能信号S_LE的反相信号S_LER。第六晶体管M6的源极电性连接第六晶体管M6的漏极。第二电容C2电性连接于第五晶体管M5的第二端与接地电压GND之间。
第七晶体管M7的漏极（即第一端）接收系统高电压VDD。第七晶体管M7的源极（即第二端）输出对应的显示电压V_D1。第八晶体管M8的漏极（即第一端）电性连接第七晶体管M7的源极（即第二端）。第八晶体管M8的栅极（即控制端）电性连接第五晶体管M5的源极。第八晶体管M8的源极（即第二端）接收系统低电压VSS。第三电容C3电性连接于第七晶体管M7的栅极（即控制端）与第七晶体管M7的源极之间。第九晶体管M9的漏极（即第一端）接收系统高电压VDD。第九晶体管M9的栅极（即控制端）电性连接第九晶体管M9的漏极。第九晶体管M9的源极（即第二端）电性连接第七晶体管M7的栅极。
详细而言，在第二闩锁电路LR2_1中，第七晶体管M7、第八晶体管M8、第九晶体管M9以及第三电容C3可视为一个升压反相器（boost inverter）的架构。
举例来说，假设系统高电压VDD与接地电压GND的压差等于系统低电压VSS与接地电压GND的压差，且系统高电压VDD大于接地电压GND，系统低电压VSS小于接地电压GND。
当数据位元B1为“0”时，也即第二串行数据DS2_1为低电压准位（如接地电压GND），晶体管M4会不导通，因此第一位元电压VB1_1约为系统高电压VDD（可视为高电压准位）。此时，晶体管M8会导通，而显示电压V_D1的电压准位约为接地电压GND，以致于第三电容C3的跨压约为系统高电压VDD减去晶体管M9的临界电压。接着，当数据位元B1为“1”时，也即第二串行数据DS2_1为高电压准位（如系统高电压VDD），晶体管M4会导通，因此第一位元电压VB1_1约为接地电压GND（可视为低电压准位）。此时，晶体管M8会不导通，而显示电压V_D1的电压准位约为系统高电压VDD，并且由于第三电容C3的跨压约为系统高电压VDD减去晶体管M9的临界电压，因此晶体管M7的导通程度不受显示电压V_D1的电压准位的影响，因此可维持数据驱动器230的驱动能力而不用增加晶体管（如M7的通道宽度），也即可节省电路面积。
一般而言，在电泳显示面板210需要多个图框期间持续驱动才能够显示一个单一画面，因此数据驱动器230输出的显示电压V_D1~V_Dn会维持在高电压准位（如系统高电压VDD）且维持多个图框期间。但是，第三电容C3的跨压会随着时间而降低，以致于晶体管M7的导通程度会对应地降低，进而使显示电压V_D1的电压准位及电流逐渐下降。
因此，在本实施例中，时序控制器220可于每一图框期间的垂直空白（vertical blanking,VB）期间设定第一串行数据DS1_1~DS1_p，以使每一个第一闩锁电路LR1_1~LR1_n所接收的数据位元B1~Bn为“0”（如系统低电压VSS）。如此一来，晶体管M7的栅极电压可于垂直空白期间经由C3耦合重新回到一个超越系统高电压VDD的电压准位，故当显示电压V_D1~V_Dn维持在高电压准位（如系统高电压VDD）且维持多个图框期间时，第二闩锁电路LR2_1可稳定地维持显示电压V_D1~V_Dn为系统高电压VDD而不会随着时间衰减。
具体来说，由于利用升压反相器的电路架构可以借由面积较小的晶体管来实现较快的电路反应速度，因此相较于使用一般的反相器电路架构可更为节省电路布局的面积。以第三晶体管M3与第四晶体管M4所组成的反相器电路架构和第七晶体管M7、第八晶体管M8以及第九晶体管M9所组成的升压反相器电路架构为例，当第三晶体管M3与第四晶体管M4的通道宽长比（W/L）分别为3500/4.5与35000/4.5时，其电路反应时间约略等同于第七晶体管M7、第八晶体管M8以及第九晶体管M9的通道宽长比分别为350/4.5、3500/4.5以及56/4.5的电路反应时间。因此，相较之下，升压式反相器的电路架构可大幅地降低电路面积。
值得注意的是，在图3中由第三晶体管M3与第四晶体管M4所组成的反相器电路架构可利用类似于第二闩锁电路LR2_1中的第七晶体管M7、第八晶体管M8、第九晶体管M9以及第三电容C3所组成的升压反相器电路架构来取代，本发明实施例不以此为限。
图4为依照本发明再一实施例之电泳显示系统的示意图。请参照图4，在本实施例中，电泳显示面板420的共同电压Vcom3假设为交流电压。电泳显示系统400包括电泳显示面板410、时序控制器420、数据驱动器430以及栅极驱动器440。其中，电泳显示面板410、时序控制器420以及栅极驱动器440分别类似于前述图1实施例之电泳显示面板110、时序控制器120以及栅极驱动器140，故于此不再赘述。
详细而言，在共同电压Vcom3为直流电压的情况下，共同电压Vcom3会固定为接地电压，且显示电压V_D1~V_Dn可对应地为正电压准位、负电压准位或接地电压，以在电泳显示面板410中形成正压差、负压差或零压差。因此，显示电压V_D1~V_Dn最少利用两个位元决定其电压准位，而数据转换器430中会配置通过解码电路（如DEC1~DECn），以通过解码电路（如DEC1~DECn）分别选择正显示电压V_POS（即正电压准位）、共同电压Vcom3及负显示电压V_NEG（即负电压准位）其中之一作为显示电压V_D1~V_Dn。
更进一步地说，数据驱动器430包括第一串行转并行转换器432、第二位移缓存器SR2_1~SR2_n、第三闩锁电路LR3_1~LR3_n、第四闩锁电路LR4_1~LR4_n以及解码电路DEC1~DECn。其中，第二位移缓存器SR2_1~SR2_n、第三闩锁电路LR3_1~LR3_n、第四闩锁电路LR4_1~LR4_n以及解码电路DEC1~DECn可分为多个驱动通道SD1~SDq（也即分为多个群组），而每一驱动通道（如SD1~SDq）可分别根据所接收的第二串行数据（如DS2_1~DS2_q）而转换并输出对应的显示电压（如V_D1~V_Dn）。例如，驱动通道SD1根据所接收的第二串行数据DS2_1而输出对应的显示电压V_D1~V_D4，其余以此类推。其中，第一串行转并行转换器432类似于前述图1实施例之第一串行转并行转换器132，故于此不再赘述。
具体而言，在本实施例中，第二位移缓存器SR2_1~SR2_n可分别提供对应的第二位移信号S2_1~S2_n，并且对应同一驱动通道（如SD1~SDq）的第二位移缓存器（SR2_1~SR2_n）所提供的第二位移信号（如S2_1~S2_n）会依序致能。例如，对应驱动通道SD1的第二位移缓存器SR2_1~SR2_4所提供的第二位移信号S2_1~S2_8的其中之一会致能，并且第二位移信号S2_1~S2_8会依序致能。
第三闩锁电路LR3_1~LR3_n电性连接第一串行转并行转换器432以分别接收对应的第二串行数据DS2_1~DS2_q，且第三闩锁电路LR3_1~LR3_n分别接收第二位移信号S2_1~S2_n。其中，第三闩锁电路LR3_1~LR3_n分别依据对应的第二位移信号S2_1~S2_n闩锁对应的第二串行数据DS2_1~DS2_q中的第一数据位元B1_1~Bn_1及第二数据位元B1_2~Bn_2，且分别输出第二位元电压VB2_1~VB2_n及第三位元电压VB3_1~VB3_n。
第四闩锁电路LR4_1~LR4_n电性连接第三闩锁电路LR3_1~LR3_n以分别接收对应的第二位元电压VB2_1~VB2_n及对应的第三位元电压VB3_1~VB3_n，且接收时序控制器420所提供的闩锁致能信号S_LE。其中，第四闩锁电路LR4_1~LR4_n依据闩锁致能信号S_LE分别闩锁对应的第二位元电压VB2_1~VB2_n及对应的第三位元电压VB3_1~VB3_n，且分别输出第一控制信号SC1_1~SC1_n及第二控制信号SC2_1~SC2_n。
解码电路DEC1~DECn分别电性连接第四闩锁电路LR4_1~LR4_n以分别接收对应的第一控制信号SC1_1~SC1_n及对应的第二控制信号SC2_1~SC2_n，且接收正显示电压V_POS、共同电压V_COM及负显示电压V_NEG。其中，解码电路DEC1~DECn分别依据对应的第一控制信号SC1_1~SC1_n及对应的第二控制信号SC2_1~SC2_n选择正显示电压V_POS、共同电压V_COM及负显示电压V_NEG其中之一作为对应的显示电压V_D1~V_Dn。
举例来说，以驱动通道SD1为例，在驱动通道SD1中，第二位移缓存器SR2_1~SR2_4视为同一群组，其中第二位移缓存器SR2_1~SR2_4可反应于时序控制器220所提供的时序信号（未示出）而产生依序致能的第二位移信号S2_1~S2_8。在第三闩锁电路LR3_1~LR3_4分别闩锁第二串行数据DS2_1于不同时间所传送的第一数据位元B1_1~B4_1及第二数据位元B1_2~B4_2，第三闩锁电路LR3_1~LR3_4并行地输出对应于第一数据位元B1_1~B4_1及第二数据位元B1_2~B4_2的第二位元电压VB2_1~VB2_4及第三位元电压VB3_1~VB3_n至第四闩锁电路LR4_1~LR4_4。其中，第二位移缓存器SR2_1~SR2_4及第三闩锁电路LR3_1~LR3_4可视为一串行转并行转换器，以闩锁第二串行数据DS2_1于不同时间所传送的第一数据位元B1_1~B4_1及第二数据位元B1_2~B4_2，且并行地输出对应于第一数据位元B1_1~B4_1及第二数据位元B1_2~B4_2的第二位元电压VB2_1~VB2_4及第三位元电压VB3_1~VB3_n至第四闩锁电路LR4_1~LR4_4。
第四闩锁电路LR4_1~LR4_4依据闩锁致能信号S_LE而分别闩锁对应的第二位元电压VB2_1~VB2_4与第三位元电压VB3_1~VB3_4，并且当闩锁致能信号S_LE为致能时，并行地输出第一控制信号SC1_1~SC1_4与第二控制信号SC2_1~SC2_4。此时，解码电路DEC1~DEC4将分别依据所接收的第一控制信号SC1_1~SC1_4与第二控制信号SC2_1~SC2_4而选择输出正显示电压V_POS、共享电压V_COM或负显示电压V_NEG以作为显示电压V_D1~V_D4至电泳显示面板410，并借以驱动电泳显示面板410显示相应的画面。
此外，虽然本实施例的驱动通道SD1以输出4个显示电压V_D1~V_D4为例，而对应地设定第二位移缓存器、第三闩锁电路、第四闩锁电路以及解码电路的数量为4，但实际上各个驱动通道所输出的显示电压的数量可由设计者决定，而各个驱动通道（SD1~SDq）内的电路则可依据所输出的显示电压的数量而对应地更改，本实施例为列举一实施方式，且本发明不以此为限。
图5为依照本发明另一实施例的第一与第二闩锁电路的电路示意图。请参照图4及图5，在本实施例中，是以驱动通道SD1中的第三闩锁电路LR3_1与第四闩锁电路LR4_1为例，而各个第三闩锁电路LR3_1~LR3_n与各个第四闩锁电路LR3_1~LR3_n的电路结构可参照第三闩锁电路LR3_1与第四闩锁电路LR4_1的电路结构。
请参照图5，第三闩锁电路LR3_1包括第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第四电容C4、第五电容C5、第一反相器INV1、第二反相器INV2、第三反相器INV3以及第四反相器INV4。第十晶体管M10的漏极（即第一端）接收第一数据位元B1_1，第十晶体管M10的栅极（即控制端）接收第二位移信号S2_1。第十一晶体管M11的漏极（即第一端）电性连接第十晶体管M10的源极（即第二端）。第十一晶体管M11的栅极（即控制端）接收第二位移信号S2_1的反相信号S2_1R。第十一晶体管M11的源极（即第二端）电性连接第十一晶体管M11的漏极。第四电容C4电性连接于第十晶体管M10的源极与接地电压GND之间。
第一反相器INV1的输入端电性连接第十晶体管M10的源极。第二反相器INV2的输入端电性连接第一反相器INV1的输出端。第二反相器INV2的输出端输出第二位元电压VB2_1。
第十二晶体管M12的漏极（即第一端）接收第二数据位元B1_2。第十二晶体管M12的栅极（即控制端）接收第二位移信号S2_2。第十三晶体管M13的漏极（即第一端）电性连接第十二晶体管M12的源极（即第二端）。第十三晶体管M13的栅极（即控制端）接收第二位移信号S2_2的反相信号S2_2R。第十三晶体管M13的源极（即第二端）电性连接第十三晶体管M13的漏极。第五电容C5电性连接于第十二晶体管M12的源极与接地电压GND之间。
第三反相器INV3的输入端电性连接第十二晶体管M12的源极。第四反相器INV4的输入端电性连接第三反相器INV3的输出端。第四反相器INV4的输出端输出第三位元电压VB3_1。
在本实施例中，第十晶体管M10受控于第二位移信号S2_1，第十二晶体管M12受控于第二位移信号S2_2，第十一晶体管M11受控于第二位移信号S2_1的反相信号S2_1R，第十三晶体管M13受控于第二位移信号S2_2的反相信号S2_2R。因此，第三闩锁电路LR3_1此时可经由数据线路来接收第二串行数据DS2_1，并且反应于第二位移信号S2_1、S2_2及其反相信号S2_1R、S2_2R而依序闩锁第二串行数据DS2_1于不同时间所传送的第一数据位元B1_1与第二数据位元B1_2。
然而，在其它实施例中，第三闩锁电路LR3_1可电性连接两条数据线路以接收两个第二串行数据（如DS2_1~DS2_n），第十晶体管M10与第十二晶体管M12受控于同一第二位移信号（如S2_1），以及第十一晶体管M11与第十三晶体管M13受控于同一第二位移信号的反相信号（如S2_1R），使得第三闩锁电路LR3_1可同时接收并闩锁两条第二串行数据（如DS2_1~DS2_n）分别传送的第一数据位元B1_1与第二数据位元B1_2。
换言之，第一串行转并行转换器432也可通过同一条数据线路串行地输出包括第一数据位元B1_1~Bn_1与第二数据位元B1_2~Bn_2的第二串行数据DS2_1~DS2_q，使得各个第三闩锁电路LR3_1~LR3_n依序接收并闩锁第二串行数据DS2_1~DS2_q中对应的第一数据位元B1_1~Bn_1与第二数据位元B1_2~Bn_2。
此外，第一串行转并行转换器432可并行地经由不同的数据线路分别输出对应于第一数据位元B1_1~Bn_1与第二数据位元B1_2~Bn_2的第二串行数据DS2_1~DS2_q，使得各个第三闩锁电路LR3_1~LR3_n同时接收并闩锁第二串行数据DS2_1~DS2_q中对应的第一数据位元B1_1~Bn_1与第二数据位元B1_2~Bn_2。上述为分别例举本发明一实施方式，但本发明不限于图5实施例所示出的实施方式。
另一方面，第四闩锁电路LR4_1包括第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第六电容C6、第七电容C7、第五反相器INV5、第六反相器INV6、第七反相器INV7以及第八反相器INV8。第十四晶体管M14的漏极（即第一端）接收第二位元电压VB2_1。第十四晶体管M14的栅极（即控制端）接收闩锁致能信号S_LE。第十五晶体管M15的漏极（即第一端）电性连接第十四晶体管M14的源极（即第二端）。第十五晶体管M15的栅极（即控制端）接收闩锁致能信号S_LE的反相信号S_LER。第十五晶体管M15的源极（即第二端）电性连接第十五晶体管M15的漏极。第六电容C6电性连接于第十四晶体管M14的源极与接地电压GND之间。
第五反相器INV5的输入端电性连接第十四晶体管M14的源极。第五反相器INV5的输出端输出对应的第一控制信号SC1_1的反相信号SC1_1R。第六反相器INV6的输入端电性连接第五反相器INV5的输出端。第六反相器INV6的输出端输出第一控制信号SC1_1。
第十六晶体管M16的漏极（即第一端）接收第三位元电压VB3_1。第十六晶体管M16的栅极（即控制端）接收闩锁致能信号S_LE。第十七晶体管M17的漏极（即第一端）电性连接第十六晶体管M16的源极（即第二端）。第十七晶体管M17的栅极（即控制端）接收闩锁致能信号S_LE的反相信号S_LER。第十七晶体管M17的源极（即第二端）电性连接第十七晶体管M17的漏极。第七电容C7电性连接于第十七晶体管M17的源极与接地电压之间GND。
第七反相器INV7的输入端电性连接第十六晶体管M16的源极。第七反相器INV7的输出端输出第二控制信号SC2_1的反相信号SC2_1R。第八反相器INV8的输入端电性连接第七反相器INV7的输出端。第八反相器INV8的输出端输出第二控制信号SC2_1。
根据上述的电路配置，第四闩锁电路LR4_1可提供第一控制信号SC1_1与第二控制讯号SC2_1以及第一控制信号SC1_1与第二控制信号SC2_1的反相信号SC1_1R与SC2_1R至解码电路DEC1，以控制解码电路DEC1产生相应的显示电压V_D1。
图6为依照本发明一实施例的解码电路的电路示意图。请参照图4及图6，在本实施例中，解码电路DEC1包括第一与非门ND1、第二与非门ND2、第三与非门ND3、第九反相器INV9、第十反相器INV10、第十一反相器INV11、第一升压电路BST1、第二升压电路BST2、第三升压电路BST3、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20以及第八电容C8。
第一与非门ND1的第一输入端接收第一控制信号的反相信号SC1_1R。第一与非门ND1的第二输入端接收第二控制信号的反相信号SC2_1R。第一与非门ND1的输出端输出第一升压控制信号SBC1的反相信号SBC1_R。第九反相器INV9的输入端电性连接第一与非门ND1的输出端。第九反相器INV9的输出端输出第一升压控制信号SBC1。
第一升压电路BST1电性连接第九反相器INV9的输入端及输出端，以依据第一升压控制信号SBC1及其反相信号SBC1_R输出第一切换控制电压V_SC1。第十八晶体管M18的漏极（即第一端）接收正显示电压V_POS。第十八晶体管M18的栅极（即控制端）电性连接第一升压电路BST1以接收第一切换控制电压V_SC1。
第二与非门ND2的第一输入端接收第一控制信号SC1_1。第二与非门ND2的第二输入端接收第二控制信号的反相信号SC2_1R。第二与非门ND2的输出端输出第二升压控制信号SBC2的反相信号SBC2_R。第十反相器INV10的输入端电性连接第二与非门ND2的输出端。第十反相器INV10的输出端输出第二升压控制信号SBC2。
第二升压电路BST2电性连接第十反相器INV10的输入端及输出端，以依据第二升压控制信号SBC2及其反相信号SBC2_R输出第二切换控制电压V_SC2。
第十九晶体管M19的漏极（即第一端）接收共同电压Vcom3。第十九晶体管M19的栅极（即控制端）电性连接第二升压电路BST2以接收第二切换控制电压V_SC2。第十九晶体管M19的源极（即第二端）电性连接第十八晶体管M18的源极（即第二端）。
第三与非门ND3的第一输入端接收第一控制信号的反相信号SC1_1R。第三与非门ND3的第二输入端接收第二控制信号SC2_1。第三与非门ND3的输出端输出第三升压控制信号SBC3的反相信号SBC3_R。第十一反相器INV11的输入端电性连接第三与非门ND3的输出端。第十一反相器INV11的输出端输出第三升压控制信号SBC3。
第三升压电路BST3电性连接第十一反相器INV11的输入端及输出端，以依据第三升压控制信号SBC3及其反相信号SBC3_R输出第三切换控制电压V_SC3。
第二十晶体管M20的漏极（即第一端）接收负显示电压V_NEG。第二十晶体管M20的栅极（即控制端）电性连接第三升压电路BST3以接收第三切换控制电压V_SC3。第二十晶体管M20的源极（即第二端）电性连接第十八晶体管M18的源极。
第八电容C8电性连接第十八晶体管M18、第十九晶体管M19以及第二十晶体管M20的源极与接地电压GND之间，以提供显示电压V_D1。
举例来说，当第一控制信号SC1_1与第二控制信号SC2皆为禁能（也即反相信号SC1_1R与SC2_1R同时为致能）时，第一升压电路BST1反应于第一升压控制信号SBC1及其反相信号SBC1_R而输出致能的第一切换控制电压V_SC1来导通第十八晶体管M18。此时，第二升压电路BST2与第三升压电路BST3分别输出禁能的第二切换控制电压V_SC2与第三切换控制电压V_SC3以截止第十九晶体管M19与第二十晶体管M20。因此，第八电容C8可依据正显示电压V_POS而储能，并据以提供正显示电压V_POS作为显示电压V_D1。换言之，在第一控制信号SC1_1及第二控制信号SC21皆为禁能的状态下，解码电路DEC1选择正显示电压V_POS作为显示电压V_D1。
当第一控制信号SC1_1为致能且第二控制信号SC2_1为禁能时，第二升压电路BST2反应于第二升压控制信号SBC2及其反相信号SBC2_R而输出致能的第二切换控制电压V_SC2来导通第十九晶体管M19。此时，第一升压电路BST1与第三升压电路BST3分别输出禁能的第一切换控制电压V_SC1与第三切换控制电压V_SC3以截止第十八晶体管M18与第二十晶体管M20，使得解码电路DEC1选择共同电压Vcom3作为显示电压V_D1。
相似地，当第一控制信号SC1_1为禁能且第二控制信号SC2_1为致能时，第三升压电路BST3反应于第三升压控制信号SBC3及其反相信号SBC3_R而输出致能的第三切换控制电压V_SC3来导通第二十晶体管M20。此时，第一升压电路BST1与第二升压电路BST2分别输出禁能的第一切换控制电压V_SC1与第二切换控制电压V_SC2以截止第十八晶体管M18与第十九晶体管M19，使得解码电路DEC1选择负显示电压V_NEG作为显示电压V_D1。
本实施例所列举的第一控制信号SC1_1与第二控制信号SC2_1的禁致能状态与显示电压V_D1之间的对应关系为本发明实施例之一，本发明不以此为限。
图7为依照本发明一实施例的升压电路的电路示意图。请参照图6及图7，在此以第一升压电路BST1为例，以说明第一升压电路BST1、第二升压电路BST2以及第三升压电路BST3的电路架构。请参照图7，第一升压电路BST1包括第九电容C9、第一开关SW1、第二开关SW2、第三开关SW3、第四开关SW4以及第五开关SW5。
第一开关SW1的第一端接收系统高电压VDD。第一开关SW1的第二端电性连接第九电容C9的第一端。其中，第一开关SW1受控于第一升压控制信号SBC1的反相信号SBC1_R而导通。
第二开关SW2的第一端接收系统高电压VDD。第二开关SW2的第二端电性连接第九电容C9的第二端。其中，第二开关SW2受控于第一升压控制信号SBC1而导通。
第三开关SW3的第一端电性连接第九电容C9的第一端。第三开关SW3的第二端提供第一切换控制电压V_SC1。其中，第三开关受控于第一升压控制信号SBC1而导通。
第四开关SW4的第一端电性连接第九电容C9的第二端。第四开关SW4的第二端接收接地电压GND。其中，第四开关SW4受控于第一升压控制信号SBC1的反相信号SBC1_R而导通。
第五开关SW5的第一端接收负显示电压V_NEG。第五开关SW5的第二端电性连接第三开关SW3的第二端。其中，第五开关SW5受控于第一升压控制信号SBC1的反相信号SBC1_R而导通。
具体而言，请同时参照图6与图7，在第一升压电路BST1中，当第一升压控制信号SBC1为禁能时，第一开关SW1、第四开关SW4以及第五开关SW5分别反应于致能的反相信号SBC1_R而导通，第二开关SW2与第三开关SW3则分别反应于禁能的第一升压控制信号SBC1而截止。此时，第一升压电路BST1提供负显示电压V_NEG作为第一切换控制电压V_SC1，使得第十八晶体管M18据以截止，并且第九电容C9会利用系统高电压VDD而储能，也即第九电容C9的跨压会等于系统高电压VDD。
当第一升压控制信号SBC1为致能时，第二开关SW2与第三开关SW3反应于致能的第一升压控制信号SBC1而导通，第一开关SW1、第四开关SW4以及第五开关SW5则分别反应于禁能的反相信号SBC1_R而截止。此时，第一升压电路BST1所输出的第一切换控制电压V_SC1将依据第九电容C9所储存的电能而被提升至2倍的系统高电压VDD，以使第十八晶体管M18的导通程度提高。
类似于上述第一升压电路BST1的电路架构与操作方式，第二升压电路BST2与第三升压电路BST3可分别借由相同的电路架构而利用对应的第二升压控制信号SBC2及其反相信号SBC2_R以及对应的第三升压控制信号SBC3及其反相信号SBC3_R来控制对应开关的导通。换言之，在第二升压电路BST2中，第一开关SW1、第四开关SW4以及第五开关SW5受控于反相信号SBC2_R而导通，第二开关SW2及第三开关SW3受控于第二升压控制信号SBC2而导通；在第三升压电路BST3中，第一开关SW1、第四开关SW4以及第五开关SW5受控于反相信号SBC3_R而导通，第二开关SW2及第三开关SW3受控于第三升压控制信号SBC3而导通。
因此，第二切换控制电压V_SC2与第三切换控制电压V_SC3可进一步地借由第二升压电路BST2与第三升压电路BST3而提升，并借以提高第十九晶体管M19与第二十晶体管M20的导通程度。
此外，由于利用升压电路BST1~BST3的升压机制仍具有因第九电容C9的跨压会随时间而降低，以致于影响晶体管M18、M19及M20的导通程度会对应地降低，进而影响显示电压V_D1的电压准位及电流。因此，在本实施例中也可借由类似于图3实施例所述，于垂直空白期间借由升压电路BST1~BST3中的第九电容C9耦合，使第一切换控制电压V_SC1、第二切换控制电压V_SC2以及第三切换控制电压V_SC3重新耦合到超越系统高电压VDD的电压准位，借以稳定地维持升压电路的升压效果。
详细而言，时序控制器420可于垂直空白期间设定第一串行数据DS1_1~DS1_p，以使每一个解码电路DEC1~DECn轮流输出正显示电压V_POS、共同电压Vcom3及负显示电压V_NEG，借由对第一升压电路BST1、第二升压电路BST2以及第三升压电路BST3中的第九电容C9重新耦合，使得各个第一升压电路BST1、第二升压电路BST2以及第三升压电路BST3的升压效果不受时间影响。
综上所述，本发明实施例提出一种电泳显示系统，其数据驱动器利用串行转并行的方式来接收数据，以使时序控制器可利用较少的数据线路进行数据传输，进而使得电泳显示系统的整体电路面积得以有效地下降，节省硬件成本。另一方面，电泳显示系统更分别针对直流驱动与交流驱动的电泳显示面板提出具有升压机制的闩锁电路与解码电路，以提高数据驱动器的驱动能力且不用提高晶体管的通道宽度。
虽然本发明已以实施例揭示如上，然而其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明之精神和范围内，可作些许的变更与修饰，故本发明的保护范围应当视所附的权利要求书所界定为准。
Claims (6)
1.一种电泳显示系统，其特征在于，包括：
一电泳显示面板，该电泳显示面板的一共同电压为一直流电压；
一时序控制器；
一数据驱动器，包括：
一第一串行转并行转换器，电性连接该时序控制器以接收多个第一串行数据，并将该些第一串行数据转换为多个第二串行数据，其中该些第二串行数据的数量大于该些第一串行数据；以及
一数据转换器，电性连接该第一串行转并行转换器以接收该些第二串行数据，且电性连接该电泳显示面板，该数据转换器将该些第二串行数据转换为多个显示电压，其中该些显示电压的数量大于该些第二串行数据，该数据转换器包括：多个第三闩锁电路，电性连接该第一串行转并行转换器以分别接收对应的第二串行数据，且分别接收多个第二位移信号，该些第三闩锁电路分别依据对应的第二位移信号闩锁对应的第二串行数据中的一第一数据位元及一第二数据位元，且分别输出一第二位元电压及一第三位元电压；多个第四闩锁电路，电性连接该些第三闩锁电路以分别接收对应的第二位元电压及对应的第三位元电压，且接收一闩锁致能信号，该些第四闩锁电路依据该闩锁致能信号分别闩锁对应的第二位元电压及对应的第三位元电压，且分别输出一第一控制信号及一第二控制信号；以及，多个解码电路，电性连接该些第四闩锁电路以接收对应的第一控制信号及对应的第二控制信号，且接收一正显示电压、该共同电压及一负显示电压，该些解码电路分别依据对应的第一控制信号及对应的第二控制信号选择该正显示电压、该共同电压及该负显示电压其中之一作为对应的显示电压；以及
一栅极驱动器，电性连接该电泳显示面板及该时序控制器，且受控于该时序控制器提供多个栅极驱动电压至该电泳显示面板；
其中，该时序控制器于一垂直空白期间设定该些第一串行数据，以使每一该些解码电路轮流输出该正显示电压、该共同电压及该负显示电压。
2.根据权利要求1所述的电泳显示系统，其特征在于，该数据转换器还包括多个第二位移缓存器，用以分别提供对应的第二位移信号，其中该些第二位移缓存器分为多个群组，且同一群组的该些第二位移缓存器所提供的该些第二位移信号为依序致能。
3.根据权利要求1所述的电泳显示系统，其特征在于，每一该些第三闩锁电路包括：
一第十晶体管，该第十晶体管的第一端接收对应的第一数据位元，该第十晶体管的控制端接收对应的第二位移信号；
一第十一晶体管，该第十一晶体管的第一端电性连接该第十晶体管的第二端，该第十一晶体管的控制端接收对应的第二位移信号的反相信号，该第十一晶体管的第二端电性连接该第十一晶体管的第一端；
一第四电容，电性连接于该第十晶体管的第二端与一接地电压之间；
一第一反相器，该第一反相器的输入端电性连接该第十晶体管的第二端；
一第二反相器，该第二反相器的输入端电性连接该第一反相器的输出端，该第二反相器的输出端输出对应的第二位元电压；
一第十二晶体管，该第十二晶体管的第一端接收对应的第二数据位元，该第十二晶体管的控制端接收对应的第二位移信号；
一第十三晶体管，该第十三晶体管的第一端电性连接该第十二晶体管的第二端，该第十三晶体管的控制端接收对应的第二位移信号的反相信号，该第十三晶体管的第二端电性连接该第十三晶体管的第一端；
一第五电容，电性连接于该第十二晶体管的第二端与该接地电压之间；
一第三反相器，该第三反相器的输入端电性连接该第十二晶体管的第二端；以及
一第四反相器，该第四反相器的输入端电性连接该第三反相器的输出端，该第四反相器的输出端输出对应的第三位元电压。
4.根据权利要求3所述的电泳显示系统，其特征在于，每一该些第四闩锁电路包括：
一第十四晶体管，该第十四晶体管的第一端接收对应的第二位元电压，该第十四晶体管的控制端接收该闩锁致能信号；
一第十五晶体管，该第十五晶体管的第一端电性连接该第十四晶体管的第二端，该第十五晶体管的控制端接收该闩锁致能信号的反相信号，该第十五晶体管的第二端电性连接该第十五晶体管的第一端；
一第六电容，电性连接于该第十四晶体管的第二端与该接地电压之间；
一第五反相器，该第五反相器的输入端电性连接该第十四晶体管的第二端，该第五反相器的输出端输出对应的第一控制信号的反相信号；
一第六反相器，该第六反相器的输入端电性连接该第五反相器的输出端，该第六反相器的输出端输出对应的第一控制信号；
一第十六晶体管，该第十六晶体管的第一端接收对应的第三位元电压，该第十六晶体管的控制端接收该闩锁致能信号；
一第十七晶体管，该第十七晶体管的第一端电性连接该第十六晶体管的第二端，该第十七晶体管的控制端接收该闩锁致能信号的反相信号，该第十七晶体管的第二端电性连接该第十七晶体管的第一端；
一第七电容，电性连接于该第十七晶体管的第二端与该接地电压之间；
一第七反相器，该第七反相器的输入端电性连接该第十六晶体管的第二端，该第七反相器的输出端输出对应的第二控制信号的反相信号；以及
一第八反相器，该第八反相器的输入端电性连接该第七反相器的输出端，该第八反相器的输出端输出对应的第二控制信号。
5.根据权利要求4所述的电泳显示系统，其特征在于，每一该些解码电路包括：
一第一与非门，该第一与非门的第一输入端接收该第一控制信号的反相信号，该第一与非门的第二输入端接收该第二控制信号的反相信号，该第一与非门的输出端输出一第一升压控制信号的反相信号；
一第九反相器，该第九反相器的输入端电性连接该第一与非门的输出端，该第九反相器的输出端输出该第一升压控制信号；
一第一升压电路，电性连接该第九反相器的输入端及输出端，以依据该第一升压控制信号及其反相信号输出一第一切换控制电压；
一第十八晶体管，该第十八晶体管的第一端接收该正显示电压，该第十八晶体管的控制端电性连接该第一升压电路以接收该第一切换控制电压；
一第八电容，电性连接该第十八晶体管的第二端与该接地电压之间，以提供对应的显示电压；
一第二与非门，该第二与非门的第一输入端接收该第一控制信号，该第二与非门的第二输入端接收该第二控制信号的反相信号，该第二与非门的输出端输出一第二升压控制信号的反相信号；
一第十反相器，该第十反相器的输入端电性连接该第二与非门的输出端，该第十反相器的输出端输出该第二升压控制信号；
一第二升压电路，电性连接该第十反相器的输入端及输出端，以依据第二升压控制信号及其反相信号输出一第二切换控制电压；
一第十九晶体管，该第十九晶体管的第一端接收该共同电压，该第十九晶体管的控制端电性连接该第二升压电路以接收该第二切换控制电压，该第十九晶体管的第二端电性连接该第十八晶体管的第二端；
一第三与非门，该第三与非门的第一输入端接收该第一控制信号的反相信号，该第三与非门的第二输入端接收该第二控制信号，该第三与非门的输出端输出一第三升压控制信号的反相信号；
一第十一反相器，该第十一反相器的输入端电性连接该第三与非门的输出端，该第十一反相器的输出端输出该第三升压控制信号；
一第三升压电路，电性连接该第十一反相器的输入端及输出端，以依据该第三升压控制信号及其反相信号输出一第三切换控制电压；以及
一第二十晶体管，该第二十晶体管的第一端接收该负显示电压，该第二十晶体管的控制端电性连接该第三升压电路以接收该第三切换控制电压，该第二十晶体管的第二端电性连接该第十八晶体管的第二端。
6.根据权利要求5所述的电泳显示系统，其特征在于，该第一升压电路、该第二升压电路及该第三升压电路分别包括：
一第九电容；
一第一开关，该第一开关的第一端接收一系统高电压，该第一开关的第二端电性连接该第九电容的第一端，该第一开关受控于该第一升压控制信号的反相信号、该第二升压控制信号的反相信号或该第三升压控制信号的反相信号而导通；
一第二开关，该第二开关的第一端接收该系统高电压，该第二开关的第二端电性连接该第九电容的第二端，该第二开关受控于该第一升压控制信号、该第二升压控制信号或该第三升压控制信号而导通；
一第三开关，该第三开关的第一端电性连接该第九电容的第一端，该第三开关的第二端提供该第一切换控制电压、该第二切换控制电压或该第三切换控制电压，该第三开关受控于该第一升压控制信号、该第二升压控制信号或该第三升压控制信号而导通；
一第四开关，该第四开关的第一端电性连接该第九电容的第二端，该第四开关的第二端接收该接地电压，该第四开关受控于该第一升压控制信号的反相信号、该第二升压控制信号的反相信号或该第三升压控制信号的反相信号而导通；以及
一第五开关，该第五开关的第一端接收该负显示电压，该第五开关的第二端电性连接该第三开关的第二端，该第五开关受控于该第一升压控制信号的反相信号、该第二升压控制信号的反相信号或该第三升压控制信号的反相信号而导通。
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