CN102810291A - 显示驱动器集成电路、显示设备及驱动显示设备的方法 - Google Patents

显示驱动器集成电路、显示设备及驱动显示设备的方法 Download PDF

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Abstract

本发明涉及显示驱动器集成电路、显示设备及驱动显示设备的方法。在一个实施例中，方法包括响应于控制信号存储与N条数据线的每条相应的数据；调整与各自的N条数据线相应的数据的输出时序成Z字形扩展图案；和根据调整的输出时序来输出基于该数据的输出信号到N条数据线。

Description

显示驱动器集成电路、显示设备及驱动显示设备的方法
技术领域
本发明构思涉及显示设备，更具体地，涉及用于驱动多条数据线的显示驱动器集成电路（IC）、包括该显示驱动器集成电路的显示设备和/或其方法。
背景技术
平板显示设备，诸如，有机电致发光显示（OLED）设备、等离子体显示面板（PDP）设备和液晶显示（LCD）设备，已经取代重且大的阴极射线管（CRT）显示设备而成为关注焦点。
PDP设备利用气体放电所产生的等离子体来显示文字或图像。OLED设备利用特定的有机材料或聚合物的电致发光来显示文字或图像。LCD设备通过施加电场到两个基板之间的液晶层并且控制电场的强度以调整穿过液晶层的光的透过率来显示图像。
这些平板显示设备包括显示图像的面板。该面板包括多个像素。该像素根据由显示驱动器IC（DDI）提供的灰阶数据而被驱动，使得该面板显示图像。
常规地，DDI包括产生多个（例如，64、128或256个）灰阶电压的灰阶电压产生电路，并且被配置为将灰阶电压从灰阶电压产生电路传送到通道驱动器，使得通道驱动器根据数字图像数据来选择灰阶电压之一和输出所选择的灰阶电压到对应的数据线。这样的常规DDI具有峰值电流，当输出电流在数据输出驱动器的输出时序上由于数据信号同时输出导致迅速增大时产生该峰值电流。
高的峰值电流产生电磁干扰（EMI）。在由于输出通道的数量和数据驱动器的负载增加而导致显示设备的尺寸增大时EMI增大。高的峰值电流也导致功耗增加并且会影响显示面板，导致数据驱动器的故障。
发明内容
根据发明构思的一些实施例，提供了一种驱动显示设备中的N条数据线的方法，其中N是2或大于2的整数。该方法包括：响应于控制信号存储与N条数据线的每条相应的数据；调整与各自的N条数据线相应的数据的输出时序成Z字形扩展图案；和根据调整的输出时序来分别输出基于该数据的输出信号到N条数据线。
调整该输出时序可以包括使得用于N条数据线的第一条的输出时序落后于用于N条数据线之中第k条数据线的输出时序；和使得用于N条数据线的第二条的输出时序领先于用于第k条数据线的输出时序。
这里，N条数据线的最早输出时序与最晚输出时序之间的差异可以在期望（或，可选地，预定）时段范围内。
调整该输出时序的操作可以还包括：重复在输出时序方面的变化以调整N条数据线的输出时序成Z字形图案。
根据发明构思的其他实施例，提供了一种显示驱动器集成电路，包括∶数据存储块，配置为在显示设备中存储与N条数据线中每条数据线相应的数据，其中N是2或大于2的整数；扩展调整块，配置为调整与各自的N条数据线相应的数据的输出时序成Z字形扩展图案；和输出模块，配置为根据调整的输出时序将基于数据的输出信号输出到N条数据线。
数据存储块可以包括响应于控制信号接收和存储数据的N个寄存器。扩展调整块可以包括扩展延迟单元阵列，被配置为调整寄存器的输出时序成Z字形图案。
根据发明构思的另外实施例，提供了一种显示设备，包括∶显示面板，包括N条数据线、多条栅极线和在N条数据线和相应的栅极线之间连接的多个像素，其中N是2或大于2的整数；输出驱动器，配置为驱动N条数据线；栅极驱动器，配置为选通多条栅极线；和控制电路，配置为控制输出驱动器和栅极驱动器。
输出驱动器可以包括∶数据存储块，配置为存储与N条数据线的每条相应的数据；扩展调整块，配置为调整与各自的N条数据线相应的数据的输出时序成Z字形扩展图案；和输出模块，配置为根据调整的输出时序输出基于数据的输出信号到N条数据线。
根据发明构思的另外实施例，提供了一种显示设备，包括∶显示面板，包括N条数据线、多条栅极线和在N条数据线和相应的栅极线之间连接的多个像素，其中N是2或大于2的整数；输出驱动器，配置为驱动N条数据线；栅极驱动器，配置为选通多条栅极线；和控制电路，配置为控制输出驱动器和栅极驱动器。
输出驱动器包括∶数据存储块，配置为接收和存储与N条数据线的每条相应的数据；扩展调整块，配置为调整与各自的N条数据线相应的数据的输出时序成Z字形扩展图案；和输出模块，配置为根据调整的输出时序分别输出基于数据的输出信号到N条数据线。
显示设备可以是液晶显示（LCD）设备或有机发光二极管（OLED）设备。
根据发明构思的另外实施例，提供了一种显示设备包括∶显示面板，包括N条数据线、多条X扫描线、多条Y扫描线和在N条数据线、相应的X扫描线和相应的Y扫描线之间连接的多个像素，其中N是2或大于2的整数；输出驱动器，配置为驱动N条数据线；X扫描驱动器，配置为扫描多条X扫描线；Y扫描驱动器，配置为扫描多条Y扫描线；和控制电路，配置为控制输出驱动器、X扫描驱动器和Y扫描驱动器。
输出驱动器包括∶数据存储块，配置为存储与N条数据线的每条相应的数据；扩展调整块，配置为调整与各自的N条数据线相应的数据的输出时序成Z字形扩展图案；和输出模块，配置为根据调整的输出时序输出基于相应于N条数据线的数据的输出信号。
显示设备可以是等离子体显示设备。
根据发明构思的另外实施例，提供了一种输出驱动器，包括∶数据存储块，配置为存储来自输出驱动器中的数据线的数据；扩展调整块，配置为调整与数据线相应的数据的输出时序成Z字形图案。
根据此实施例的数据存储块可以是包括多个寄存器的寄存器阵列。
此实施例的Z字形图案可以是由L*td的落后时间和M*td的领先时间限定，其中L和M是自然数，L-M大于或等于1，td是单位时间间隔。
扩展调整块可以是扩展延迟单元阵列，扩展延迟单元阵列可以包括与熔丝并联的单位延迟元件，所述熔丝可以最初处于断开状态并且配置为通过施加电流而被连接。扩展延迟单元阵列可以还包括与开关并联的单位延迟元件。
附图说明
通过参考附图详细描述发明构思的示范实施例，发明构思的上述及其他特征和优点将变得更明显，附图中：
图1A是根据发明构思的一些实施例的显示设备的框图；
图1B是当图1A中示出的显示面板是薄膜晶体管液晶显示（TFT-LCD）面板时的像素的电路图；
图1C是当图1A中示出的显示面板是有机发光二极管（OLED）面板时的像素的电路图；
图1D是根据发明构思的一些实施例的等离子体显示设备的框图；
图2是根据发明构思的一些实施例的输出驱动器的框图；
图3是详细示出图2中所示的寄存器阵列和扩展延迟单元阵列的框图；
图4是示出图3中所示的延迟单元的实例的图；
图5是根据发明构思的其他实施例的输出驱动器的框图；
图6是详细示出图5中所示的寄存器阵列和扩展延迟单元阵列的图；
图7A至7D是根据发明构思的不同实施例的包括在图6所示的扩展延迟单元阵列中的延迟单元的电路图；
图8A是用于解释根据发明构思一些实施例的输出驱动器的Z字形扩展的输出驱动方案的图；
图8B示出用于数据线的输出时序以解释常规的同步开关方案；
图8C示出用于数据线的输出时序以解释作为比较示例的顺序扩展的输出驱动方案；
图8D示出用于数据线的输出时序以解释根据发明构思的一些实施例的Z字形扩展的输出驱动方案；
图9A至9C是用于相互比较同步开关方案中的峰值电流、顺序扩展的输出驱动方案中的峰值电流和Z字形扩展的输出驱动方案中的峰值电流的图。
图10是示出在根据发明构思的一些实施例的Z字形扩展的输出方案中用于数据线的输出时序的数据线-时间的曲线图；
图11是示出在根据发明构思的其他实施例的Z字形扩展的输出方案中用于数据线的输出时序的数据线-时间的曲线图；
图12是示出在根据发明构思的另外实施例的Z字形扩展的输出方案中用于数据线的输出时序的数据线-时间的曲线图；
图13是示出在根据发明构思的其他实施例的Z字形扩展的输出方案中用于数据线的输出时序的数据线-时间的曲线图；
图14是根据发明构思的其他实施例的输出驱动器的框图；
图15是根据发明构思的另外实施例的输出驱动器的框图；
图16是根据发明构思的其他实施例的输出驱动器的框图；
图17是驱动根据发明构思的一些实施例的显示设备的方法的流程图；
图18是驱动根据发明构思的其他实施例的显示设备的方法的流程图；
图19是包括根据发明构思的一些实施例的显示设备的电子系统的框图；
图20是包括根据发明构思的一些实施例的显示设备的电子系统的框图；和
图21是包括根据发明构思的其他实施例的显示设备的电子系统的框图。
具体实施例
现将参考其中显示多个实施例的附图在下文更加全面地描述本发明构思。本发明构思可以以许多不同的形式实现且不应解释为限于这里阐述的实施例。相反，提供这些实施例以使得本公开充分和完整，且向那些本领域的技术人员全面地传达本发明构思的范围。在附图中，为了清晰可能夸大了层和区域的尺寸和相对尺寸。通篇相似的附图标记指示相似的元件。
可以理解当元件被称为“连接到”或“耦合到”另一元件时，它可以直接连接到或耦合到另一元件，或者可以存在中间的元件。相反，当元件被称为“直接连接到”或“直接耦合到”另一元件时，则没有中间元件存在。这里所用的术语“和/或”包括相关列举项目的一个或更多的任何和所有组合并且可以简写为“/”。
可以理解虽然术语第一、第二等可以用于此来描述各种元件，这些元件应不受这些术语限制。这些术语只用于区分一个元件与另一元件。例如，第一信号可以被称为第二信号，类似地，第二信号可以被称为第一信号，而不背离本公开的教导。
这里所使用的术语是只为了描述特定的实施例的目的且不旨在限制本发明构思。如这里所用，单数形式“一”和“一个”和“该”也旨在包括复数形式，除非上下文清楚地指示另外的意思。可以进一步理解当在此说明书中使用时术语“包括”和/或“包含”说明所述特征、区域、整体、步骤、操作、元件和/或组件的存在，但是不排出存在或添加一个或更多其他特征、区域、整体、步骤、操作、元件、组件和/或其的组合。
除非另有限定，这里使用的所有术语（包括技术和科学术语）具有与本发明构思所属领域的一个普通技术人员的通常理解相同的意思。还可以理解诸如那些在通常使用的字典中定义的术语应解释为具有与在相关技术和/或本申请的背景中的它们的涵义一致的涵义，而不应解释为理想化或过度正式的意义，除非在这里明确地如此限定。
图1A是根据发明构思的一些实施例的显示设备10的框图。图1B是当图1A中示出的显示面板11是薄膜晶体管液晶显示（TFT-LCD）面板时的像素的电路图。图1C是当图1A中示出的显示面板11是有机发光二极管（OLED）面板时的像素的电路图。
参考图1A，显示设备10包括显示面板11、控制电路14、栅极驱动器13和源极驱动器12。
显示面板11包括多条源极线S1至SN（“N”是自然数）、多条栅极线G1至Gg（“g”是自然数且g=N或gN）以及包括单位像素单元1的多个像素。每个像素连接在源极线S1至SN之一与栅极线G1至Gg之一之间。
显示面板11可以是平板显示面板，诸如，TFT-LCD面板、等离子体显示面板（PDP）、发光二极管（LED）面板或OLED面板，但是发明构思不限于当前的示例。
当显示面板11是TFT-LCD面板时，单位像素单元1具有图1B所示的结构，当显示面板11是OLED面板时，单位像素单元1具有图1C所示的结构，但是发明构思不限于当前的实施例。
控制电路14产生包括第一控制信号CON1和第二控制信号CON2的多个控制信号。例如，控制电路14可产生第一控制信号CON1、第二控制信号CON2和基于水平同步信号和竖直同步信号的图像数据DATA。
栅极驱动器13响应于第一控制信号CON1而顺序驱动栅极线G1至Gg。第一控制信号CON1可以是指令开始扫描栅极线G1至Gg的指示符。
源极驱动器12响应于从控制电路14输出的第二控制信号CON2和数字图像数据DATA而驱动源极线S1至SN。源极线S1至SN也被称为数据线。用于驱动单个数据线的驱动器被称为通道驱动器。
图1D是根据发明构思的一些实施例的显示设备20的框图。显示设备20可以是等离子体显示设备。
参考图1D，显示设备20包括等离子体显示面板（PDP）21、控制电路25、X-驱动器22、Y-驱动器23和W-驱动器（地址驱动器或数据驱动器）24。PDP 21可包括多条数据线W1至Ww、多条X扫描线（或X电极）X1至Xx、多条Y扫描线（或Y电极）Y1至Yy和多个像素。多个像素连接在N条数据线、相应的X扫描线以及相应的Y扫描线之间。N是2或大于2的整数。
PDP 21通过控制在形成像素的单元的竖直电极与水平电极之间施加的电压而发射（discharge）光，并通过在单元中改变发射时间的长度而调整发射光的量。PDP 21通过向每个单元的垂直电极和水平电极施加用于输入数字图像信号的写入脉冲、用于扫描的扫描脉冲、用于维持发射的维持脉冲以及用于停止单元的发射的擦除脉冲来驱动矩阵形式的单元而显示整个图像。换句话说，来自X驱动器22的驱动脉冲被施加到多个X电极，即扫描电极X1至Xx；来自W驱动器24的数据被施加到多条数据线（或地址电极）W1至Ww；和来自Y驱动器23的公共电压被施加到共同连接的Y电极Y1至Yy。
控制电路25产生多个控制信号，包括第一控制信号CON1、第二控制信号CON2和第三控制信号CON3。例如，控制电路25可产生第一控制信号CON1、第二控制信号CON2、第三控制信号CON3和基于水平同步信号和竖直同步信号的数据DATA。驱动器22、24和23分别由第一至第三控制信号CON1、CON2和CON3驱动。场被分成多个（例如，8个）子场。每个子场被分成重置时段、地址时段和维持时段。此时，在重置时段期间发生三个发射，即全写入发射、全维持发射和全擦除发射。
图2是根据发明构思的一些实施例的输出驱动器200的框图。
参考图2，输出驱动器200可以包括数据存储块210、被实现为扩展延迟单元阵列100的扩展调整块、以及输出模块220。数据存储块210是接收并存储与显示设备的N条数据线O1至ON中每个相应的数据的功能块，并且可以由包括多个寄存器的寄存器阵列来实现。扩展延迟单元阵列100是扩展调整块的示范性实现，扩展调整块是调整与数据线O1至ON相应的数据的输出时序成Z字形扩展图案的功能块。输出模块220根据被调整的输出时序将基于数据的输出信号输出到数据线O1至ON的每条。
输出驱动器200可以相应于图1A所示的源极驱动器12或者相应于图1D所示的W-驱动器24，并且可以实现为集成电路（IC）。图3是详细示出图2中所示的寄存器阵列210和扩展的延迟单元阵列100的框图。
寄存器阵列210响应于控制电路25所产生的控制信号CON来接收和存储分别在阵列寄存器<1>至寄存器<N>中的数据D1至DN。例如，与N条数据线O1至ON中的第K条数据线OK相应的数据DK存储在第K个阵列寄存器<K>中。这里，N是2或大于2的整数，K是从1到N的任意整数。
扩展延迟单元阵列100与寄存器阵列210的所有输出线连接并且调整分别存储在阵列寄存器<1>至寄存器<N>中的数据的输出时序以成为Z字形图案。参考图3，扩展延迟单元阵列100包括多个延迟单元111，例如，与通道的数量一样多的延迟单元。延迟单元111分别与数据线O1至ON连接并且调整用于数据线O1至ON的输出时序。每个延迟单元111可以包括至少一个缓冲器、反相器、晶体管和/或开关元件，但是发明构思不限于此。
图4是示出图3所示的延迟单元111的示例的图。延迟单元111可以通过彼此串联连接具有期望（或者，可选地，预定）延迟时间的至少一个单位延迟元件UD而实现。此时，通过调整包括在延迟单元111中的单位延迟元件UD的数量可以调整数据线的输出时序。包括在延迟单元111内的单位延迟元件UD的数量可以被预先确定。
后文将参考图4至8D详细描述扩展延迟单元阵列100的操作。
输出模块220根据调整的输出时序将存储在每个阵列中的数据输出到相应的数据线。输出模块220可以包括锁存电路221、电平转换器222和输出缓冲器223。
锁存电路221锁存数据线O1至ON的输出信号并将数据线O1至ON的输出信号输出到电平转换器222。电平转换器222转换锁存的输出信号的电平。输出缓冲器223分别输出转换的输出信号到数据线O1至ON。
输出模块220的每个输出信号可以是多个电平信号之中与数据线O1至ON中的一个相应的电平信号。换句话说，每个输出信号与亮度电平（即，图像显示所需要的灰阶）相应，并可以是与给定用于显示整个图像的期望的（或者，可选地，预定的）时间或电压被分成的多个级中的一个相应的电平信号。
例如，高清晰度电视（HDTV）需要256灰阶和至少1280×1024的分辩率并且在200lux光下需要至少100:1的对比度。
图5是根据发明构思的其他实施例的输出驱动器200’的框图。图6是详细示出图5中所示的寄存器阵列210和扩展延迟单元阵列100’的图。由于图5和6所示的实施例与图2和3所示的相似，所以将描述它们之间的差异以避免重复。
与图2所示的输出驱动器200相比较，图5所示的输出驱动器200’还包括延迟控制器112。延迟控制器112产生对于各自通道的用于控制包括在扩展延迟单元阵列100’中的延迟单元113的延迟时间的延迟控制信号DCTR。
扩展的延迟单元阵列100’的每个延迟单元113的延迟时间响应于延迟控制器112所产生的延迟控制信号DCTR而被调整。
图7A至7D是根据发明构思的不同实施例的包括在图6所示的扩展延迟单元阵列100’中的延迟单元113的电路图。在图7A至7D中，DIN表示延迟单元113的输入信号，DOUT表示延迟单元113的输出信号。
参考图7A，延迟单元113可以包括串联连接的一个或多个单位延迟元件UD和分别与单位延迟元件UD并联连接的一个或多个开关SW1至SWk。开关SW1至SWk可以分别响应于延迟控制信号DCTR<1>至DCTR<k>而被闭合或断开。有效的单位延迟元件UD的数量根据开关SW1至SWk的闭合或断开而改变。开关SW1至SWk最初处于断开状态。如果开关SW1至SWk中的两个响应于延迟控制信号DCTR<1>至DCTR<k>而被闭合，则即使当物理地包括在延迟单元113中的单位延迟元件UD的数量是L时，有效单位延迟元件UD的数量是（L-2）。当有效单位延迟元件UD的数量对于每个通道被调整时，完成了Z字形扩展输出。
图7B所示的延迟单元113’可以包括熔丝，取代图7A所示的开关SW1至SWk。延迟单元113’可以包括串联连接的一个或多个单位延迟元件UD和分别与单位延迟元件UD并联连接的一个或多个熔丝。有效单位延迟元件UD的数量根据熔丝的连接或断开而改变。当通过切断每个通道的熔丝而调整有效单位延迟元件UD的数量时，完成了Z字形扩展输出。熔丝可以最初处于连接状态并且可以后来被切断，但是发明构思不限于此。例如，熔丝可以最初处于断开状态并且后来通过电流的传导可以连接熔丝。
图7C和7D所示的延迟单元113”和113”’可以包括反相器，该反相器响应于延迟控制信号DCTR<1>至DCTR<k>而改变延迟时间。
参考图7C和7D，当在延迟控制信号DCTR<1>至DCTR<k>之中的具有高电平（例如，逻辑1）的位的数量增大时，可以减少延迟时间。当在延迟控制信号DCTR<1>至DCTR<k>之中的具有低电平（例如，逻辑0）的位的数量增大时，可以增加延迟时间。
如上所述，为了提供Z字形扩展输出，通道的延迟单元可以构造为具有期望的（或替换地，预定的）固定延迟时间，或在该延迟单元具有可变延迟时间的配置中可以利用延迟控制信号设定通道的延迟单元为具有特定延迟时间。
图8A是用于解释根据发明构思的一些实施例的输出驱动器200的Z字形扩展输出驱动方案的图。
参考图8A，输出驱动器200可以分别顺序地输出信号Vout1至VoutN到数据线O1至ON。当输出信号Vout1至VoutN输出到数据线O1至ON时，产生了在相邻数据线Ok至Ok+1之间耦合的寄生电容Cc。寄生电容Cc因负载效应导致降低输出信号的电压，从而降低峰值电流的电平。
在扩展时间期间产生寄生电容Cc，在该扩展时间相邻数据线之间存在电势（例如，相应的数据线O3的输出信号Vout3是高电平，相应的数据线O4的输出信号Vout4是低电平）。利用寄生电容Cc减小输出驱动器200的峰值电流。结果，也减小了电磁干扰（EMI）。换句话说，当在其中产生寄生电容Cc的扩展时间在期望（或可选地，预定）范围（例如，td（max））内从时段①增加到时段②时，峰值电流和EMI减小了。
图8B示出用于数据线O1至ON的输出时序以解释常规的同步开关方案。参考图8B，输出驱动器200同时输出信号Vout1至VoutN到数据线O1至ON。因此，峰值电流Ipeak_a在输出点是高的，如图9A所示。
图8C示出用于数据线O1至ON的输出时序以解释顺序扩展的输出驱动方案，作为比较示例。
参考图8C，输出驱动器200将输出信号Vout1至VoutN输出到数据线O1至ON，使得输出被扩展。这里，输出信号Vout1至VoutN被顺序输出。因此，如图9B所示，顺序开关方案中发生的峰值电流Ipeak_b比同步开关方案中发生的峰值电流Ipeak_a（图9A）低。然而，图8C所示的顺序扩展的输出驱动方案允许在相邻通道之间仅单位间隔“td”的扩展时期，因此这限制了峰值电流电平的降低。
图8D示出用于数据线O1至ON的输出时序以解释根据发明构思的一些实施例的Z字形扩展输出驱动方案。
如图8D所示，当扩展时间通过以Z字形图案扩展输出而被最大化时，输出电压的倾斜由于寄生电容的负载效应导致减缓，因此进一步降低峰值电流的电平。具体地，在Z字形扩展输出驱动方案中相邻数据线之间的扩展时间，例如，O1与O2之间的c*td、O2与O3之间的（c-a）*td、以及O3与O4之间的（d-a）*td，比在顺序扩展输出驱动方案中相邻数据线之间的扩展时间长，因此，与顺序扩展输出驱动方案相比Z字形扩展输出驱动方案进一步降低峰值电流和EMI水平。因此，如图9C所示，在Z字形扩展输出驱动方案中发生的峰值电流Ipeak_c低于在顺序扩展输出驱动方案中发生的峰值电流Ipeak_b（图9B）。
然而，由于针对所有数据线最大扩展时间被限制，所以相邻通道之间的扩展时间需要被最大化以使在最大扩展时间期间的寄生电容的负载效应最优化。在这种最大扩展时间期间输出信号的倾斜减缓，峰值电流的电平的降低和倾斜的减缓一样多。
参考图3和图8D，在扩展延迟单元阵列100中的每个延迟单元111可以包括多个缓冲器以调整输出信号的输出时序。例如，当假定对于输出信号通过单个缓冲器需要花费单位间隔“td”的时间时，连接到第一数据线O1的延迟单元111可以不包括缓冲器，连接到第二数据线O2的延迟单元111可以包括“c”个缓冲器，连接到第三数据线O3的延迟单元111可以包括“a”个缓冲器，连接到第四数据线O4的延迟单元111可以包括“d”个缓冲器，连接到第五数据线O5的延迟单元111可以包括“b”个缓冲器，其中，0<a<b<c<d≤N。扩展延迟单元阵列100可以如上所述被实现，但是发明构思不限于此。
图10图示了示范数据线－时间的曲线图，示出在根据发明构思的一些实施例的Z字形扩展输出方案中用于数据线O1至ON的输出时序。图10所示的Z字形扩展输出方案可以由图2至7D所示的输出驱动器200或200’执行。参考图10，相邻数据线之间的扩展时间（即，用于相邻数据线的输出时序之间的差异）具有Z字形图案，在该Z字形图案中（+2）td和（－1）td的扩展时间交替地重复。
例如，用于第一数据线O1的输出时序是0*td，用于第二数据线O2的输出时序是2*td，用于第三数据线O3的输出时序是1*td，用于第四数据线O4的输出时序是3*td，和用于第五数据线O5的输出时序是2*td，使得输出以Z字形图案扩展。
换句话说，第一数据线O1与第二数据线O2之间的扩展时间是2*td，第二数据线O2与第三数据线O3之间的扩展时间是1*td，第三数据线O3与第四数据线O4之间的扩展时间是2*td，第四数据线O4与第五数据线O5之间的扩展时间是1*td，使得用于相邻数据线的输出时序落后了2*td且接着领先了1*td，并且此图案被重复。
结果，在第一数据线O1与第二数据线O2之间的2*td（从0*td到2*td）期间和在第二数据线O2与第三数据线O3之间的1*td（从1*td到2*td）期间产生寄生电容，同样地，在第三数据线O3与第四数据线O4之间的2*td（从1*td到3*td）期间和在第四数据线O4与第五数据线O5之间的1*td（从2*td到3*td）期间产生寄生电容，使得由于负载效应导致输出信号的电压的倾斜减小。因此，峰值电流减小。
然而，因为对于所有数据线的最大扩展时间被限制，所以输出时序的落后和领先需要被设计使得用于具有最早输出时序的数据线（例如，图5中的O1）的输出时序与用于具有最晚输出时序的数据线（例如，图5中的ON）的输出时序之间的差异在期望（或，可选地，预定）范围内。
图11是数据线－时间的曲线图，示出在根据发明构思的其他实施例的Z字形扩展输出方案中用于数据线O1至ON的输出时序。图11所示的Z字形扩展输出方法可以由图2至7D所示的输出驱动器200或200’执行。参考图11，相邻数据线之间的扩展时间（即，用于相邻数据线的输出时序之间的差异）具有Z字形图案，在该Z字形图案中（+1）td、（+1）td以及（－1）td的扩展时间的图案被重复。
例如，用于第一数据线O1的输出时序是0*td，用于第二数据线O2的输出时序是1*td，用于第三数据线O3的输出时序是2*td，用于第四数据线O4的输出时序是1*td，用于第五数据线O5的输出时序是2*td，和用于第六数据线O6的输出时序是3*td，使得输出以Z字形图案扩展。
换句话说，第一数据线O1与第二数据线O2之间的扩展时间是1*td，第二数据线O2与第三数据线O3之间的扩展时间是1*td，第三数据线O3与第四数据线O4之间的扩展时间是1*td，第四数据线O4与第五数据线O5之间的扩展时间是1*td，使得用于相邻数据线的输出时序落后了1*td，接着再次落后了1*td，然后领先1*td，并且此图案被重复。
结果，在第一数据线O1与第二数据线O2之间的1*td（从0*td到1*td）期间和在第二数据线O2与第三数据线O3之间的1*td（从1*td到2*td）期间产生寄生电容，同样地，在第三数据线O3与第四数据线O4之间的1*td（从1*td到2*td）期间和在第四数据线O4与第五数据线O5之间的1*td（从2*td到3*td）期间产生寄生电容，使得由于负载效应导致输出信号的电压的倾斜减小。因此，峰值电流减小。
然而，因为对于所有数据线的最大扩展时间被限制，所以输出时序的落后和领先需要被设计使得用于具有最早输出时序的数据线（例如，图6中的O1）的输出时序与用于具有最晚输出时序的数据线（例如，图6中的ON）的输出时序之间的差异在期望（或，可选地，预定）范围内。
图12是数据线－时间的曲线图，示出在根据发明构思的另外实施例的Z字形扩展输出方案中用于数据线O1至ON的输出时序。图12所示的Z字形扩展输出方法可以由图2至7D所示的输出驱动器200或200’执行。参考图12，相邻数据线之间的扩展时间（即，用于相邻数据线的输出时序之间的差异）具有Z字形图案，在该Z字形图案中（+3）td和（－2）td的扩展时间交替重复。
例如，用于第一数据线O1的输出时序是0*td，用于第二数据线O2的输出时序是3*td，用于第三数据线O3的输出时序是1*td，用于第四数据线O4的输出时序是4*td，和用于第五数据线O5的输出时序是2*td，使得输出以Z字形图案扩展。
换句话说，第一数据线O1与第二数据线O2之间的扩展时间是3*td，第二数据线O2与第三数据线O3之间的扩展时间是2*td，第三数据线O3与第四数据线O4之间的扩展时间是3*td，和第四数据线O4与第五数据线O5之间的扩展时间是2*td，使得用于相邻数据线的输出时序落后了3*td且接着领先了2*td，并且此图案被重复。
结果，在第一数据线O1与第二数据线O2之间的3*td（从0*td到3*td）期间和在第二数据线O2与第三数据线O3之间的2*td（从1*td到3*td）期间产生寄生电容，同样地，在第三数据线O3与第四数据线O4之间的3*td（从1*td到4*td）期间和在第四数据线O4与第五数据线O5之间的2*td（从2*td到4*td）期间产生寄生电容，使得由于负载效应导致输出信号的电压的倾斜减小。因此，峰值电流减小。
然而，因为对于所有数据线的最大扩展时间被限制，所以输出时序的落后和领先需要被设计使得用于具有最早输出时序的数据线（例如，图12中的O1）的输出时序与用于具有最晚输出时序的数据线（例如，图12中的ON）的输出时序之间的差异在期望（或，可选地，预定）范围内。
图13是数据线－时间的曲线图，示出在根据发明构思的其他实施例的Z字形扩展输出方案中用于数据线O1至ON的输出时序。图13所示的Z字形扩展输出方法可以由图2至7D所示的输出驱动器200或200’执行。参考图13，相邻数据线之间的扩展时间（即，用于相邻数据线的输出时序之间的差异）具有Z字形图案，在该Z字形图案中（+4）td和（－3）td的扩展时间交替重复。
例如，用于第一数据线O1的输出时序是0*td，用于第二数据线O2的输出时序是4*td，用于第三数据线O3的输出时序是1*td，用于第四数据线O5的输出时序是5*td，和用于第五数据线O5的输出时序是2*td，使得输出以Z字形图案扩展。
换句话说，第一数据线O1与第二数据线O2之间的扩展时间是4*td，第二数据线O2与第三数据线O3之间的扩展时间是3*td，第三数据线O3与第四数据线O4之间的扩展时间是4*td，和第四数据线O4与第五数据线O5之间的扩展时间是3*td，使得用于相邻数据线的输出时序落后了4*td且接着领先了3*td，并且此图案被重复。
结果，在第一数据线O1与第二数据线O2之间的4*td（从0*td到4*td）期间和在第二数据线O2与第三数据线O3之间的3*td（从1*td到4*td）期间产生寄生电容，同样地，在第三数据线O3与第四数据线O4之间的4*td（从1*td到5*td）期间和在第四数据线O4与第五数据线O5之间的3*td（从2*td到5*td）期间产生寄生电容，使得由于负载效应导致输出信号的电压的倾斜减小。因此，峰值电流减小。
然而，因为对于所有数据线的最大扩展时间被限制，所以输出时序的落后和领先需要被设计使得用于具有最早输出时序的数据线（例如，图13中的O1）的输出时序与用于具有最晚输出时序的数据线（例如，图13中的ON）的输出时序之间的差异在期望（或，可选地，预定）范围内。
发明构思不局限于图10至13所示的实施例中的输出时序，并且可以根据显示面板的物理特性或环境特性以各种方式实施。例如，用于多个数据线的输出时序可以以如下的方式被调整为Z字形图案：用于邻近于第k数据线的第（k+1）数据线的输出时序比用于第k数据线的输出时序可以落后L（其是正实数）倍的单位间隔“td”，用于邻近于第（k+1）数据线的第（k+2）数据线的输出时序可以比用于第（k+1）数据线的输出时序领先M（其是正实数）倍的单位间隔“td”。
此时，输出驱动器的输出信号可以是与数据相应的数字信号或模拟信号。数字或模拟信号可以是具有电压或时间的期望（或，可选地，预定）范围所分成的多个级（例如，256级）之一的信号。
在根据发明构思的一些实施例中，Z字形扩展方案可以根据模式而改变。例如，图10所示的Z字形扩展方案可以用于第一模式，图11所示的Z字形扩展方案可以用于第二模式，图12所示的Z字形扩展方案可以用于第三模式。Z字形扩展方案根据模式而改变，以便选择最适宜显示面板的类型或分辩率的最好方案。
虽然选择模式的功能没有示出，但是该功能可以通过控制电路25来执行。当控制电路25在多个模式之中选择模式时，控制电路25可以提供与所选择的模式相应的延迟控制信号DCTR到延迟控制器112，或提供控制信号CTR到开关控制器121（图15）。
如上所述，根据发明构思的一些实施例的Z字形扩展输出方案不是使得信号的输出时序顺序增加或减小（即，输出时序顺序地接连地落后或领先）的控制，而是使得在输出时序上先增加（落后）然后减小（领先）的图案或者先减小（领先）然后增加（落后）的图案至少发生一次的控制。
图14是根据发明构思的其他实施例的输出驱动器300的框图。
参考图14，输出驱动器（即，源极驱动器、W-驱动器或数据驱动器）300可包括寄存器阵列210、锁存电路211、扩展延迟单元阵列110以及输出模块220。为了便于描述，将描述输出驱动器300与图2所示的输出驱动器200之间的差别。
不同于图2所示的扩展延迟单元阵列100，扩展延迟单元阵列110与锁存电路211的输出线连接以调整输出时序成Z字形图案。锁存电路211锁存数据。因此，在响应于时钟信号或特定信号锁存数据之后，数据的输出时序就在数据被最终输出之前（即，就到输出模块220之前）被调整成Z字形图案。
此时，输出模块220根据调整的输出时序而输出数据到数据线。输出模块220可包括电平转换器222和输出缓冲器223。电平转换器222转换输出信号O1至ON的电平，该输出信号O1至ON的输出时序已经被调整。输出缓冲器223输出被转换的输出信号O1至ON到相应的数据线。
图15是根据发明构思的另外实施例的输出驱动器400的框图。
参考图15，输出驱动器（即，源极驱动器、W-驱动器或数据驱动器）400可包括寄存器阵列210、扩展延迟开关电路120、开关控制器121以及输出模块220。为了便于描述，将描述输出驱动器400与图2所示的输出驱动器200之间的差别。
扩展延迟开关电路120与寄存器阵列210的输出线连接以调整输出时序成Z字形图案。不同于图2所示的扩展延迟单元阵列100，扩展延迟开关电路120可包括多个（例如，N个，即，数据线的数量）开关元件。
开关控制器121产生用于闭合或断开扩展延迟开关电路120中的开关元件的控制信号CTR。此时，控制信号CTR包括至少一位（one bit），并且开关控制器121可以与每个开关元件相连接，但是发明构思不限于当前实施例。
扩展延迟开关电路120响应于控制信号CTR以相应的输出时序闭合分别与数据线相连接的每个开关元件，由此调整用于相应的数据线的输出时序成Z字形图案。
输出模块220根据调整的输出时序来输出数据到数据线。输出模块220可包括锁存电路221、电平转换器222和输出缓冲器223。
图16是根据发明构思的其他实施例的输出驱动器500的框图。
参考图16，输出驱动器（即，源极驱动器、W-驱动器或数据驱动器）500包括寄存器阵列210、锁存电路230、开关控制器130和输出模块220。为了便于描述，将描述输出驱动器500与图2所示的输出驱动器200之间的差别。
锁存电路230响应于除了时钟信号之外的控制信号CTR锁存数据，由此调整数据的输出时序成Z字形图案。
开关控制器130产生控制信号CTR用于控制数据输出到锁存电路230中的数据线。此时，控制信号CTR包括至少一位，并且可以施加到锁存电路230中的每条数据线，但是发明构思不限于当前实施例。
锁存电路230响应于控制信号CTR锁存和输出每条数据线的数据，由此对于相应的数据线调整数据的输出时序成Z字形图案。
输出模块220根据被调整的输出时序而输出数据到数据线。输出模块220可包括电平转换器222和输出缓冲器223。
图2、5、14至16、8D、以及10至13示出了用于实现根据发明构思不同实施例的Z字形扩展输出驱动方案的输出驱动器的示例。发明构思不限于那些实施例。例如，可以在与图2、5、14、15或16所示的位置不同的位置提供扩展延迟单元阵列100或扩展延迟开关电路120。在其他实施例中，可以不提供扩展延迟单元阵列100或扩展延迟开关电路120，但是输出缓冲器223或锁存电路221可以配置为具有Z字形扩展输出功能。
图17是驱动根据发明构思的一些实施例的显示设备的方法的流程图。
参考图17，在操作S10中，当数据输入到输出驱动器200、200’、300、400或500时，输出驱动器200、200’、300、400或500响应于控制信号CON而利用多条（例如，N条）数据线接收并存储数据。输出驱动器200、200’、300、400、或500使得在操作S11中用于N条数据线之一的输出时序落后用于N条数据线中第k条数据线的输出时序，并使得在操作S12中用于N条数据线中另一条的输出时序领先用于第k条数据线的输出时序，由此减小相邻数据线的输出电压的倾斜。输出驱动器200、200’、300、400、或500在操作S13中通过重复改变输出时序而调整用于N条数据线的输出时序成Z字形图案，并且在操作S14中以调整的输出时序输出N条数据线的数据。在操作S15中，输出驱动器200、200’、300、400、或500输出模拟或数字信号，该模拟或数字信号具有在多个电平之中与每条数据线的数据相应的电平。
图18是驱动根据发明构思的其他的实施例的显示设备的方法的流程图。
参考图18，在操作S20中，当数据输入到输出驱动器200、200’、300、400、或500时，输出驱动器200、200’、300、400、或500响应于控制信号CON而利用多条（例如，N条）数据线接收并存储数据。输出驱动器200、200’、300、400、或500使得在操作S21中用于N条数据线之一的输出时序比用于N条数据线中第k条数据线的输出时序落后单位间隔的L倍，并使得在操作S22中用于N条数据线中另一条的输出时序比用于第k条数据线的输出时序领先单位间隔的M倍，由此减小相邻数据线的输出电压的倾斜。此时，当L或M增大时，倾斜减小并且由于寄生电容的负载效应导致峰值电流的电平也减小。然而，用于N条数据线的最早输出时序与最晚输出时序之间的差异需要在期望（或，可选地，预定）范围内并且可以根据显示设备的物理和/或环境特性而改变。
输出驱动器200、200’、300、400、或500在操作S23中通过重复改变输出时序而调整用于N条数据线的输出时序成Z字形图案，并且在操作S24中以调整的输出时序输出N条数据线的数据。在操作S25中，输出驱动器200、200’、300、400、或500输出模拟或数字信号，该模拟或数字信号具有在多个电平之中与每条数据线的数据相应的电平。
图19是包括根据发明构思的一些实施例的显示设备10的电子系统2000的框图。电子系统2000可以是移动电话、智能电话、个人数字助理（PDA）、可携式摄像机、汽车导航系统（CNS）或便携式多媒体播放器（PMP），但是它不限于此。
参考图19，电子系统2000可包括显示设备1000、电源1400、中央处理器（CPU）1100、存储器1200、用户接口1300以及使元件10、1400、1100、1200和1300彼此电连接的系统总线1500。显示设备1000可以是在发明构思的上文所述实施例中所描述的显示设备10或20。
CPU 1100控制电子系统2000的整体运行。存储器1200存储对于电子系统2000的运行所必需的信息。用户接口1300提供电子系统2000与用户之间的接口。电源1400供应电能到其他元件，即，CPU 1100、存储器1200、用户接口1300和显示设备1000。
图20是包括根据发明构思的其他实施例的显示设备10的电子系统3000的框图。参考图20，电子系统3000可以实现为能够使用或支持移动产业处理器接口（MIPI）的诸如移动电话、PDA、PMP或智能电话的数据处理设备。
电子系统3000包括应用处理器3010、图像传感器3040和显示器3050。显示器3050可以是在发明构思的上文所述实施例中所描述的显示设备10或20。
在应用处理器3010中实现的照相机串行接口（CSI）主机3012可通过CSI执行与图像传感器3040中包含的CSI设备3041的串行通信。此时，光学解串行化器和光学串行化器可以分别实现在CSI主机3012和CSI设备3041中。在应用处理器3010中实现的显示器串行接口（DSI）主机3011可通过DSI与包括在显示器3050中的DSI装置3051执行串行通信。此时，光学串行化器和光学解串行化器可以分别实现在DSI主机3011和DSI设备3051中。
电子系统3000可还包括与应用处理器3010通信的射频（RF）芯片3060。应用处理器3010的物理层（PHY）3013和RF芯片3060的PHY 3061可根据MIPI DigRF而互相通信数据。
电子系统3000可还包括全球定位系统（GPS）3020、存储（storage）3070、麦克风（MIC）3080、动态随机存取存储器（DRAM）3085和扬声器3090。电子系统3000可利用全球互通微波存取（Wimax）3030、无线局域网（WLAN）3100和超宽频带（UWB）3110来通信。
图21是包括根据发明构思的一些实施例的显示设备4100的电子系统4000的框图。电子系统4000包括显示设备4100、机顶盒4200和扬声器4300。
显示设备4100可包括显示面板4130、电源电路4110、图像信号处理器4120和控制单元4150。显示面板4130可以是图1D所示的PDP 21。
包括在控制单元4150中的接口控制器4151将外部图像数据（例如，RGB数据）转换成灰阶图像数据并将灰阶图像数据传输到数据控制器4152。数据控制器4152输出数据到输出驱动器。驱动器控制器4153产生用于控制输出驱动器、X-驱动器和Y-驱动器的脉冲信号。
如上所述，根据发明构思的一些实施例，扩展驱动被用在显示设备中，由此降低数据信号被同时输出时发生的峰值电流的水平。换句话说，相邻通道之间产生的耦合电容维持了增长的时段以减缓显示驱动器IC（DDI）的数据驱动器的输出电压，由此扩展和减小峰值电流。因此，能够降低由数据驱动器的峰值电流所引起的EMI和功耗。
虽然参考其示范性实施例已经具体显示和描述了发明构思，然而本领域的一般技术人员可以理解在不脱离由权利要求所界定的发明构思的精神和范围的情况下，可以作出形式和细节上的不同变化。
本申请要求2011年5月30日提交到韩国专利局的韩国专利申请No.10-2011-0051674的优先权，其公开内容通过引用整体合并于此。

Claims (23)

1.一种显示驱动器集成电路，包括∶
数据存储块，配置为在显示设备中存储与N条数据线中每条数据线相应的数据，其中N是2或大于2的整数；
扩展调整块，配置为调整与各自的N条数据线相应的数据的输出时序成Z字形扩展图案；和
输出模块，配置为根据调整的输出时序将基于数据的输出信号输出到所述N条数据线。
2.如权利要求1所述的显示驱动器集成电路，其中
所述数据存储块包括响应于控制信号存储数据的N个寄存器；并且
所述扩展调整块包括调整所述寄存器的输出时序成Z字形图案的扩展延迟单元阵列。
3.如权利要求2所述的显示驱动器集成电路，其中
所述扩展延迟单元阵列配置为通过使得用于所述N条数据线中第一条的输出时序落后于所述N条数据线之中第k条数据线的输出时序并且使得用于所述N条数据线中第二条的输出时序领先于用于所述第k条数据线的所述输出时序来调整用于所述N条数据线的所述输出时序；和
所述N条数据线的最早输出时序与最晚输出时序之间的差异在期望的时段范围内。
4.如权利要求3所述的显示驱动器集成电路，其中所述扩展延迟单元阵列配置为重复在输出时序方面的变化以调整所述N条数据线的所述输出时序成所述Z字形图案。
5.如权利要求4所述的显示驱动器集成电路，其中所述扩展延迟单元阵列包括多个延迟单元，其根据用于所述N条数据线的各自的输出时序而延迟所述N条数据线的数据。
6.如权利要求2所述的显示驱动器集成电路，还包括：
开关控制器，配置为产生和输出开关控制信号，该开关控制信号用于控制对于所述N条数据线的所述输出时序，
其中，所述扩展延迟单元阵列包括开关电路，该开关电路包括分别与所述寄存器相连接的N个开关元件，所述寄存器配置为响应于所述开关控制信号而在对于所述N条数据线之中第k条数据线的输出时序之后L倍的单位时间间隔时闭合对于所述N条数据线中第一条的输出，和在对于第k条数据线的输出时序之前M倍的单位时间间隔时闭合对于N条数据线中第二条的输出。
7.如权利要求6所述的显示驱动器集成电路，其中所述扩展延迟单元阵列配置为重复在输出时序方面的变化以调整N条数据线的输出时序成Z字形图案。
8.如权利要求1所述的显示驱动器集成电路，其中所述输出模块包括∶
锁存电路，配置为锁存对于所述N条数据线的每条的输出信号；
电平转换器，配置为转换所述锁存输出信号的电平；以及
输出缓冲器，配置为输出所述转换的输出信号到每条数据线。
9.如权利要求1所述的显示驱动器集成电路，其中
数据存储块包括被配置为响应于控制信号存储数据的N个寄存器；和其中
扩展调整块包括锁存电路和开关控制器，该锁存电路配置为根据调整信号调整所述N个寄存器的输出时序成Z字形图案，该开关控制器配置为产生所述调整信号，所述调整信号用于控制对于所述N条数据线的输出时序以控制所述锁存电路。
10.如权利要求9所述的显示驱动器集成电路，其中
所述锁存电路配置为通过响应于所述调整信号来锁存数据而调整用于所述N条数据线的所述输出时序以使得所述N条数据线中第一条的输出时序落后于所述N条数据线之中第k条数据线的输出时序，并且配置为响应于所述调整信号来锁存数据以使得所述N条数据线中第二条的输出时序领先于所述第k条数据线的输出时序；和
所述N条数据线的最早输出时序与最晚输出时序之间的差异在期望的时段范围内。
11.如权利要求10所述的显示驱动器集成电路，其中所述输出模块包括∶
电平转换器，配置为转换所述锁存输出信号的电平；以及
输出缓冲器，配置为输出所述转换的输出信号到每条数据线。
12.如权利要求1所述的显示驱动器集成电路，其中所述数据存储块包括∶
N个寄存器，配置为响应于控制信号存储所述数据；和
锁存电路，配置为锁存所述N个寄存器的每个数据，其中所述扩展调整块包括扩展延迟单元阵列，其配置为调整所述锁存电路的输出时序成所述Z字形图案。
13.如权利要求12所述的显示驱动器集成电路，其中
扩展延迟单元阵列配置为，通过响应于所述调整信号来锁存数据以使得所述N条数据线中第一条的输出时序落后于所述N条数据线之中第k条数据线的输出时序并且响应于所述调整信号来锁存数据以使得所述N条数据线中第二条的输出时序领先于用于所述第k条数据线的所述输出时序，来调整用于所述N条数据线的所述输出时序；和
所述N条数据线的最早输出时序与最晚输出时序之间的差异在期望的时段范围内。
14.如权利要求13所述的显示驱动器集成电路，其中所述扩展延迟单元阵列配置为重复在输出时序方面的变化以调整N条数据线的输出时序成Z字形图案。
15.如权利要求13所述的显示驱动器集成电路，其中所述扩展延迟单元阵列包括多个延迟单元，其根据用于所述N条数据线的各自的输出时序而延迟所述N条数据线的数据。
16.如权利要求15所述的显示驱动器集成电路，其中所述多个延迟单元的每个包括缓冲器、反相器、晶体管和开关元件中至少一个。
17.一种显示设备，包括∶
显示面板，包括N条数据线、多条栅极线和在所述N条数据线和相应的栅极线之间连接的多个像素，其中N是2或大于2的整数；
输出驱动器，配置为驱动所述N条数据线；
栅极驱动器，配置为选通所述多条栅极线；和
控制电路，配置为控制所述输出驱动器和所述栅极驱动器，
其中所述输出驱动器包括∶
数据存储块，配置为存储与所述N条数据线的每条相应的数据；
扩展调整块，配置为调整与各自的N条数据线相应的数据的输出时序成Z字形扩展图案；和
输出模块，配置为根据调整的输出时序输出基于数据的输出信号到N条数据线。
18.如权利要求17所述的显示设备是液晶显示设备或有机发光二极管设备。
19.一种输出驱动器，包括∶
数据存储块，配置为存储来自所述输出驱动器中的数据线的数据；
扩展调整块，配置为调整与所述数据线相应的数据的输出时序成Z字形图案。
20.如权利要求19所述的输出驱动器，其中所述数据存储块是包括多个寄存器的寄存器阵列。
21.如权利要求19所述的输出驱动器，其中所述Z字形图案是由L*td的落后时间和M*td的领先时间限定，其中L和M是自然数，L-M大于或等于1，td是单位时间间隔。
22.如权利要求19所述的输出驱动器，其中所述扩展调整块是扩展延迟单元阵列。
23.如权利要求22所述的输出驱动器，其中所述扩展延迟单元阵列包括与熔丝并联的单位延迟元件，其中所述熔丝最初处于断开状态并且配置为通过施加电流而被连接。
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