CN101335297B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制造方法，该半导体器件包括栅电极，位于半导体衬底上；漂移区，位于所述栅电极的相对两侧；源极区和漏极区；分别位于各漂移区中，以及浅沟槽隔离(STI)区，位于处在所述栅电极与所述源极之间、或位于或所述栅电极与漏极区之间的各漂移区中，其中所述漂移区包括第一和第二导电型杂质。本发明改善了半导体器件的击穿电压特性，此外，在本发明的半导体器件中可以避免碰撞电离现象的发生。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
集成电路和其它半导体器件容易受到骤回(snapback)现象的损害，骤回现象会使得所述器件暴露在击穿电压下。由于半导体器件变得更小并被更加紧密地集成，器件被击穿的可能性增加。
在高压器件中由于提高的集成度和微型化带来的问题特别棘手，在高压器件中，当器件尺寸减小时，必须在高压下维持可靠的器件性能。这就需要能够制造出高集成度的高压半导体器件的制造工艺。
在高压器件中，骤回现象会导致击穿电压。即，在高压晶体管中，当施加到漏极的电压增加时，电子从源极转移(travel)到漏极，从而导致靠近漏极的栅电极间隔件下的碰撞电离(impact ionization)现象。
当发生碰撞电离现象时，空穴(hole)从靠近漏极的间隔件下的地方转移到所述衬底，这会引起从漏极到源极的电流的突然增加。因此而导致骤回现象，并依次导致击穿电压特性。
发明内容
本发明的实施例提供一种半导体器件及其制造方法。
本发明的实施例提供一种具有改进的击穿电压特性的半导体器件及其制造方法。
本发明的实施例还提供一种被设计为抑制碰撞电离现象产生的半导体器件及其制造方法。
在一个实施例中，提供一种半导体器件，包括：栅电极，位于半导体衬底上；漂移区，位于所述栅电极的相对两侧；源极区和漏极区，位于所述栅电极彼此相对的两侧并且位于各漂移区中；以及浅沟槽隔离(STI)区，位于所述栅电极彼此相对的两侧并位于各漂移区中，且处在所述栅电极与所述源极、或所述栅电极与所述漏极区之间，其中通过向靠近栅极的半导体衬底中注入第一和第二导电型杂质来形成所述漂移区。
在另一个实施例中，提供一种制造半导体器件的方法，包括如下步骤：通过以第一能量向半导体衬底注入第一导电型杂质，形成第一杂质区；通过以第二能量向半导体衬底注入第二导电型杂质，形成第二杂质区；通过以第三能量向半导体衬底注入第一导电型杂质，形成第三杂质区；通过对所述半导体衬底进行热处理而扩散所述第一、第二和第三杂质区的第一型和第二型杂质，形成漂移区；在所述半导体衬底上形成栅电极；通过向所述漂移区重度(以高浓度)注入第一导电型杂质，形成源极区和漏极区；以及通过选择性蚀刻位于栅电极和漏极区之间、以及位于栅电极和源极区之间的所述漂移区的部分，并用绝缘材料填充所蚀刻的部分，形成浅沟槽隔离区。
本发明改善了半导体器件的击穿电压特性，此外，在本发明的半导体器件中可以避免碰撞电离现象的发生。
以下结合附图和说明书详细描述一个或多个实施例。其他特征将从说明书和附图、以及从权利要求中变得显而易见。
附图说明
图1是根据本发明的示例性实施例的半导体器件的视图。
图2是示出根据示例性实施例的半导体器件的漂移区中第一、第二和第三杂质区域的掺杂分布的视图，其中水平轴表示漂移区中的深度范围，垂直轴表示掺杂物浓度的范围。
图3是根据这样的示例性实施例的视图，该示例性实施例示出如下步骤：在半导体衬底10上形成用以形成第一杂质区21的掩模层11，以及在半导体衬底10的暴露区中注入第一型杂质以形成第一杂质区21。
图4是根据这样的示例性实施例的视图，该示例性实施例示出如下步骤：使用掩模层11作为掩模，通过在半导体衬底10的暴露区中注入第二型杂质以形成第二杂质区22，以及使用掩模层11作为掩模，通过在半导体衬底10的暴露区中注入第一型杂质以形成第三杂质区23。
图5是根据这样的示例性实施例的视图，该示例性实施例示出如下步骤：通过加热所述衬底，扩散第一、第二和第三杂质区域21，22和23的第一型和第二型杂质，以形成漂移区20。
图6是根据这样的示例性实施例的视图，该示例性实施例示出如下步骤：移除位于漂移区20中的半导体衬底10的部分以形成浅沟槽，并以绝缘材料填充所述沟槽以形成浅沟槽隔离区60。
图7是根据这样的示例性实施例的视图，该示例性实施例示出在漂移区20之间形成栅电极50的步骤，该步骤包括形成栅极绝缘层51，栅极多晶硅层52以及栅极间隔件53。
图8是根据这样的示例性实施例的视图，该示例性实施例示出向位于所述浅沟槽隔离区60相对于栅电极50的两侧的漂移区20中以高浓度注入第一型杂质，以形成源极区30和漏极区40的步骤。
图9是示出在根据示例性实施例的半导体器件中，从源极区转移到漏极区的电子的流动的视图。
具体实施方式
下面将详细介绍本发明公开的实施例以及其在附图中示出的示例。
图1是根据示例性实施例的半导体器件的视图。
参考图1，在P型半导体衬底10上形成漂移区20。所述漂移区20包括比P型杂质浓度更高的N型杂质。在漂移区20中形成以N型杂质重掺杂的源极区30和漏极区40。
可在漂移区20之间形成栅电极50。栅电极50包括栅极电介质51(例如，热氧化物)、栅极多晶硅52和间隔件53(例如，硅氧化物和/或硅氮化物)。栅极多晶硅52可包括多晶硅或由多晶硅组成，并且可选择地，在所述栅极多晶硅52的上表面可包括硅化物层(例如，Ti硅化物，W硅化物，Co硅化物，Ni硅化物，Pt硅化物等)。
通过用绝缘材料填充沟槽而形成的浅沟槽隔离(STI)区60可设置在介于栅电极50和源极区30之间的漂移区20中。通过用绝缘材料填充沟槽而形成的另一STI区60可设置在栅电极50和漏极区40之间的漂移区20中。在任一种情况中，所述绝缘材料可以包括延伸在沟槽侧壁和沟槽底部的热氧化物衬垫层，其上的薄硅氮化物层以及体(bulk)氧化物层(例如，诸如TEOS基氧化物或等离子体硅烷基氧化物等二氧化硅类)。
漂移区20可减少栅电极50和漏极区40之间的电场强度。漂移区20可形成为具有足够的宽度，以增加栅电极50和漏极区40之间的间隙。但是，增加栅电极50和漏极区40之间的间隙会导致器件尺寸的增加，这与微型化和集成化(例如，减小半导体器件体积)的总体目标相矛盾。此外，具有增加的宽度的漂移区20减小了栅极和漏极间的电流并增加了栅极电压。因此，有必要减小漂移区20的宽度。
在本实施例中，漂移区20的宽度被减小，并且在所述漂移区20中形成STI区60。
形成在漂移区20中的STI区60允许减小漂移区20的宽度，并可以减少因漂移区20而产生的碰撞电离现象。
同时，当栅电极50、源极区30和半导体衬底10处在接地状态时，增加施加到漏极区40的电压可以测量击穿电压BV，增加施加到漏极区40的电压可以测量开态击穿电压(on-breakdown voltage)BVon，以确定作为电源器件的特性的安全操作区域(SOA)。
根据漂移区20的掺杂分布，在BV和BVon特性之间发生换位(trade off)现象。
在一个实施例中，BV特性和BVon特性是被独立控制的。即，通过在漂移区20维持一致的掺杂浓度，可以维持一致的BV特性，通过改变漂移区20的掺杂分布即可改进所述的BVon特性。
图2是示出在根据示例性实施例的半导体器件中，其漂移区中的掺杂分布的图。
图2示出在漂移区20中的杂质掺杂分配状态(distribution)，包括表示在每一次第一、第二和第三注入中注入的N型杂质和P型杂质的掺杂分布曲线，其中该第一、第二和第三注入是在形成漂移区20时执行的。该图表示沿着STI区60的半导体衬底10的深度方向(x轴)的掺杂浓度(y轴)。根据如下方式设计掺杂分布：P型杂质的数量作为自所述漂移区20与STI区60的底面相接触的界面处沿深度方向的函数而逐渐减少，或者P型杂质的数量逐渐增加然后再减少，或者P型杂质的数量逐渐增加然后又再减少。
在一个实施例中，由于N型杂质的注入工艺通过两个步骤而执行，在图2中，所述N型杂质以单独(separate)的掺杂浓度分布示出。
在下面描述的制造半导体器件的方法中，对掺杂分布的理解将更为容易。
同时，在具有漂移区20(在该漂移区20中形成有STI区60)、但不具有上述和图2所示的掺杂物的分配状态的类似的半导体器件(具体而言，就是在STI区60之下缺少P型杂质的半导体器件)中，最强的电场将在STI 60靠近漏极区的底面61处形成。当电压施加到这种器件的漏极区40时，电子经过STI区60的下部而从源极区30转移到漏极区40，这会导致在靠近所述漏极区的STI区60底面61发生碰撞电离。
在示例性半导体器件中，图2所示的漂移区20的掺杂分布沿着深度方向而将源极区30和漏极区40之间的电子转移路径与STI区60的下部(例如，底面61)分开。因此，可以避免发生碰撞电离现象和骤回现象。
图3到图8是示出根据示例性实施例的半导体器件的制造方法的视图。
参考图3，通过在半导体衬底10(例如P型硅)上沉积和图案化掩模材料(例如，光致抗蚀剂)而形成掩模层11。使用第一能量并以掩模层11作为掩模注入N型杂质，以形成第一杂质区21。
参考图4，以掩模层11作为掩模并使用第二能量注入P型杂质，以形成第二杂质区22。
然后使用第三能量注入与P型杂质数量相当(例如，相似的浓度)的N型杂质，以形成第三杂质区23。
第一能量最高而第二能量最低。第三能量介于第一和第二能量之间。
在示例性实施例中，使用第一能量形成第一杂质区21。在这点上，使用第二能量注入的P型杂质有着与使用第三能量注入的N型杂质相同的数量(相同的浓度)。
因此，使用第二能量注入的P型杂质和使用第三能量注入的N型杂质不会改变BV特性。
然而，由于注入P型杂质的第二杂质区22形成在半导体衬底10的表面周围，注入N型杂质的第一杂质区21和第三杂质区23形成在第二杂质区22之下。因此，沿着注入N型杂质的第一杂质区21和第三杂质区23，漏极电流的流动路径能够被移位到半导体衬底10的深度方向的。
因此，电子的转移路径可以远离形成有强电场的部分，避免了碰撞电离现象的发生，并由此而改善BVon特性。
参考图5，移除掩模层11，并且通过热处理半导体衬底而扩散第一、第二和第三杂质区域21，22和23中所包含的杂质。
参考图6，通过蚀刻(例如，各向异性蚀刻)半导体衬底而移除在每个漂移区20中的半导体衬底10的部分，以形成用以构成浅沟槽隔离结构的沟槽。然后可在所述沟槽中填入绝缘材料，由此而形成STI区域60。该绝缘材料可以是硅氧化物材料，且可以通过化学气相沉积(CVD)沉积而成。
参考图7，可以在漂移区20之间形成包括栅极绝缘层51(例如，栅极氧化物层)、栅极多晶硅52和间隔件53(例如，硅氧化物和/或硅氮化物间隔件)的栅电极50。可通过以下步骤来形成栅极绝缘层51和栅极多晶硅52，即，热氧化半导体衬底10以形成热氧化物层，，应用CVD工艺(例如，低压CVD、高密度等离子体CVD或等离子体增强CVD)而在热氧化物层上沉积多晶硅层，以及图案化(例如，通过光刻工艺)该多晶硅层和热氧化物，以分别形成栅极多晶硅52和栅极绝缘层51。
参考图8，将N型杂质重度注入漂移区20位于STI区60的相对于栅电极50的两侧的部分，以在各漂移区20形成源极区30和漏极区40。
图9是示出在根据示例性实施例的半导体器件中，电子从源极区转移到漏极区的流动的视图。
当仅注入N型杂质而形成漂移区20时，具有最强电场的STI区的底面与电子转移路径相吻合，由此而发生碰撞电离现象。
当注入N型和P型杂质而形成漂移区20时，电子转移路径可以被移位到半导体衬底10的深度方向。因此，靠近漏极区的STI区底面61与电子转移路径之间可以彼此分开，由此而减少碰撞电离现象。
根据本发明的实施例，改善了半导体器件的击穿电压特性。
此外，在上述半导体器件中可以避免碰撞电离现象的发生。
在本说明书中所使用的“一个实施例”、“实施例”、“示例性实施例”等均表示在该相关实施例中描述的具体特征、结构或特点包含于本发明的至少一个实施例中。在说明书的不同地方出现的这种措辞并不一定限于相同的实施例。此外，当描述与任何实施例相关的具体特征、结构或特点时，应清楚本领域技术人员可以将这些特征、结构或特点实施于其它实施例中。
尽管已经通过参考几个示例性实施例对本发明的实施例进行了描述，应理解本领域技术人员可以在不脱离本发明的精神和范围内想到其它的修改和实施例。更具体的是，可以在公开文本、附图以及所附权利要求的范围内对元件的组合和/或布置做出各种修改和变化。此外，对本领域技术人员来说选用这些元件和/或布置的变化和修改也是显而易见的。

Claims (14)

1.一种制造半导体器件的方法，其包括如下步骤：
通过以第一能量向半导体衬底注入具有第一导电型的第一导电杂质，形成第一杂质区；
通过以第二能量向半导体衬底注入具有第二导电型的第二导电杂质，形成第二杂质区；
通过以第三能量向半导体衬底注入具有第一导电型的第三导电杂质，形成第三杂质区；
通过扩散所述第一、第二和第三杂质区，形成漂移区；
在所述半导体衬底上形成栅电极；
通过向所述漂移区重度注入具有第一导电型的第四导电杂质，形成源极区和漏极区；以及
通过选择性蚀刻位于所述栅电极与所述源极区之间、或所述栅电极与所述漏极区之间的所述漂移区的部分，并用绝缘材料填充所蚀刻的部分，形成浅沟槽隔离区。
2.根据权利要求1所述的方法，其中所述第一能量高于所述第二和第三能量，并且所述第三能量高于所述第二能量。
3.根据权利要求1所述的方法，其中随着在所述浅沟槽隔离区之下的深度的增加，所述第二导电杂质的浓度逐渐减小。
4.根据权利要求1所述的方法，其中随着在所述浅沟槽隔离区之下的深度的增加，所述第一导电杂质的浓度逐渐增加然后减小。
5.根据权利要求1所述的方法，其中在最强电场区的位置处形成所述漂移区中的多个电子路径。
6.根据权利要求1所述的方法，其中所述第一导电杂质的数量大于所述第二导电杂质的数量。
7.根据权利要求1所述的方法，其中所述第二导电杂质位于所述浅沟槽隔离区之下，并且所述第一导电杂质位于所述第二导电杂质之下。
8.根据权利要求1所述的方法，其中扩散所述第一、第二和第三杂质区的步骤包括加热所述半导体衬底。
9.根据权利要求1所述的方法，包括如下步骤：通过向所述半导体衬底中的多个区注入第一导电杂质，形成多个第一杂质区。
10.根据权利要求9所述的方法，包括如下步骤：通过向所述半导体衬底中的多个区注入第二导电杂质，形成多个第二杂质区。
11.根据权利要求10所述的方法，包括如下步骤：通过向所述半导体衬底中的多个区注入第三导电杂质，形成多个第三杂质区。
12.根据权利要求11所述的方法，包括如下步骤：通过扩散多个第一、第二和第三导电杂质，形成多个漂移区。
13.根据权利要求12所述的方法，包括如下步骤：通过向所述多个漂移区中的第一和第二漂移区重度注入第四导电杂质，在所述第一漂移区形成所述源极区，并在所述第二漂移区形成所述漏极区。
14.根据权利要求13所述的方法，包括如下步骤：通过选择性蚀刻位于所述栅电极与所述源极区之间、或位于所述栅电极与所述漏极区之间的每一个所述第一和第二漂移区的部分，并用绝缘材料填充所蚀刻的部分，形成多个浅沟槽隔离区。
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