CN101232277B - 采样频率转换设备 - Google Patents

Abstract

在一种采样频率转换设备中，输入样本寄存器存储预定数量的输入样本作为用于内插运算的输入样本原始序列。系数产生部分制备对应于输入样本过采样序列的内插系数第一序列，其中输入样本过采样序列是通过把零值的标准输入样本插入到存储在输入样本寄存器中的输入样本而获得的，并且系数产生部分产生内插系数第二序列，该内插系数第二序列是从内插系数第一序列中提取的并且对应于输入样本原始序列。卷积运算部分把内插系数第二序列和输入样本原始序列进行卷积运算从而输出内插样本。

Description

采样频率转换设备

技术领域

本发明涉及采样频率转换设备，优选地用于数字音频设备或类似设备。

背景技术

在数字音频或类似领域中，自从提供了支持多种采样频率的设备，采样频率不同的设备间经常彼此连接。在这种情况下，在前级装置和后级装置间插入采样频率转换设备用来把前级装置所馈送的诸如音频样本的输入样本的输入采样频率转换为后级装置所指定的输出采样频率。

一种已知的采样频率转换设备对具有输入采样频率的输入样本应用内插运算，从而计算出具有后级装置所指定的输出采样频率的内插样本，并且把内插样本输出给后级装置。附带地，作为涉及这种类型的采样频率转换设备的文献，例如有专利文件1和2。

[专利文件1]JP-A-2006-238044

[专利文件2]JP-A-2006-261812

然而，在后级装置所请求的输出采样频率等于或大于输入样本的输入采样频率的情况下，由于在内插运算过程中发生错误，有时候传统的采样频率转换设备不能转换采样频率。甚至在后级装置所请求的输出采样频率小于输入样本的输入采样频率的情况下，由于发生采样频率抖动，传统的采样频率转换设备也不能转换采样频率。

发明内容

考虑到上述情形，设计了本发明。本发明的目标是提供一种采样频率转换设备，即使前级装置所请求的采样频率等于或大于输入样本的采样频率，其也能够把输入采样频率转换为后级装置所请求的输出采样频率，而在内插运算中不会发生错误。

本发明提供了一种采样频率转换设备，用来对具有输入采样频率的输入样本应用内插运算从而计算出具有后级装置所指定的输出采样频率的内插样本，并且用来把内插样本输出给后级装置。本发明的采样频率转换设备包括：输入样本寄存器，存储预定数量的输入样本作为用于内插运算的输入样本原始序列；系数产生部分，制备对应于输入样本过采样序列的内插系数第一序列，其中输入样本过采样序列是把零值的标准输入样本插入到存储在输入样本寄存器内的输入样本中而获得的，并且系数产生部分产生内插系数第二序列，内插系数第二序列是从内插系数第一序列中提取的并且对应于输入样本原始序列；以及卷积运算部分，其把内插系数第二序列和输入样本原始序列进行卷积运算，从而输出内插样本。

根据本发明，采样频率转换设备能执行采样频率转换，该采样频率转换能获得相当于以下情况的有效结果：不增加每一内插样本的计算量，通过插入零样本以输入样本的过采样来执行内插计算过程。因此，不仅当后级装置所指定的输出采样频率小于输入样本的输入采样频率时，而且当后级装置所指定的输出采样频率等于或大于输入样本的输入采样频率时，都能进行采样频率转换而在内插运算中不会发生错误并且不会增加每一内插样本的计算量。

附图说明

图1是示出本发明实施例的采样频率转换设备的结构的框图。

图2是说明基本采样频率转换设备所执行的内插运算处理的内容的示图。

图3是说明内插运算处理的内容的示图，此内插运算附有基于零点插入的两倍过采样。

图4是说明内插运算中偶数周期的处理的内容以及其中奇数周期的处理的内容的示图，此内插运算附有基于零点插入的两倍过采样。

图5是说明本实施例所采用的内插运算的偶数周期处理的内容以及奇数周期处理的内容的示图。

图6是示出在本实施例中用来计算偶数周期的内插样本的内插系数的示图。

图7是示出在本实施例中用来计算奇数周期的内插样本的内插系数的示图。

图8是示出在本实施例中所提供的控制单元1a的详细结构的框图。

图9是示出本实施例运算的一个实例的示图。

图10是示出本实施例运算的一个实例的示图。

图11(a)和11(b)是说明在本实施例中可以采用常规的系数产生电路的事实的示图。

图12是示出基本采样频率转换设备的结构的框图。

图13是示出基本采样频率转换设备的运算的实例的示图。

图14是说明在基本采样频率转换设备中产生内插系数的方法的示图。

图15是详细说明在基本采样频率转换设备中产生内插系数的方法的示图。

图16是示出在基本采样频率转换设备中识别内插系数出现的时

间间隔的方法以及内插系数的线性内插方法的示图。

图17是说明在基本采样频率转换设备中执行相位信息的更新过程的示图。

图18是说明在基本采样频率转换设备中内插运算中发生错误的示图。

具体实施方式

图12是示出一种基本类型的采样频率转换设备的结构的示例的框图。基本采样频率转换设备是这样一种装置，该装置对前级装置所输出的第一采样频率f1(输入采样频率)的样本x执行内插运算，从而把样本x转换为后级装置所请求的第二采样频率f2(输出采样频率)的内插样本y，并且输出样本y。

如图12所示，采样频率转换设备包括控制整个设备的控制单元1、内插单元2、以RAM之类来形成的先进先出装置(FIFO)3以及接口4。

从采样频率转换设备前级中的装置把第一采样频率f1的输入样本x馈送给内插单元2。在控制单元1的控制下，内插单元2对先前输入的预定数量的输入样本x的序列进行内插运算，从而产生后级装置所请求的第二采样频率f2的内插样本y，并将内插样本y连同写请求信号WE一起输出。响应于写请求信号WE的输出，控制单元1更新被馈送到FIFO 3的写地址。

FIFO 3是先进先出缓冲器，其在控制单元1的控制下顺序存储内插样本y(该内插样本y连同写请求信号WE由内插单元2所馈送)，并且其响应于来自接口4的读请求信号RE，从最早(旧)的样本中顺序读出存储的样本y，并且把样本y作为内插样本z序列馈送到接口4。

根据在后级中的装置所发送的字时钟LRCK，接口4把读请求信号RE输出到每个FIFO 3和控制单元1。响应于读请求信号RE，控制单元1更新被馈送到FIFO 3的读地址，并且扩展控制，从而没有被读取的内插样本y中的最早的样本将从FIFO 3被输出。响应于输出到控制单元1的读请求信号RE，接口4从FIFO 3接收样本z。然后，接口4把所接收到的样本z转换为串行位串SDO，并且与在后级中的装置所馈送的位时钟BCK同步地输出位串SDO。字时钟LRCK是具有与在后级中的装置所请求的第二采样频率f2相同频率的时钟。

图13示出内插单元2所执行的内插运算的内容。在图13中，黑圆标记表示被馈送到内插单元2的输入样本x，空心三角标记表示将由内插单元2产生的内插样本y。假定将产生的内插样本y的周期1/f2除以输入样本x的周期(样本间的时间间隔)1/f1所获得的比值(1/f2)/(1/f1)＝f1/f2被认作是转换比β，那么将通过内插运算产生的内插样本y是以β周期(一个周期＝1/f1)为时间间隔对输入样本x所表示的波进行再采样所获得的样本。在图13所示的实例中，第一采样频率f1是48kHz，第二采样频率f2是22.05kHz。因此转换比β为48kHz/22.05kHz＝2.1768。因此，内插样本y是以2.178周期为时间间隔对输入样本x所表示的波再采样所获得的样本。

为了执行内插运算，如图12所示，内插单元2包括输入样本寄存器201、系数产生电路202、和卷积运算块203。其中，输入样本寄存器201是例如N步(其中N表示一个预定的整数)的移位寄存器。第一采样频率f1的输入样本x以具有与第一采样频率f1一样频率的时钟φ1来被顺序地提取。N个被提取的先前样本的样本串x[i-k](k＝0到N-1，其中i表示一个与时间常数相关的指标，x[i-0]表示最新的样本，而x[i-(N-1)]表示最早的样本)被保存作为内插运算的输入样本串。

每当把时钟φ1馈送到输入样本寄存器201时，最新样本x被写入输入样本寄存器201，并且存储在输入样本寄存器201内的最早样本被丢弃。因此，随着每经历一个采样周期1/f1，将被输入到输入样本寄存器201的内插运算输入样本串x[i-k](k＝0到N-1)被更新为相位超前一个采样周期1/f1的样本。

当输入样本寄存器201中的内插运算输入样本串x[i-k](k＝0到N-1)的相位适宜用于内插样本y的内插运算时，控制单元1会馈送请求内插运算的运算请求信号CRQ和内插比α。在这里，内插比α引用将由内插单元2产生的内插样本y的采样点处的相位。

更具体地说，在采样频率转换设备中，这样一种状态：内插样本y存在于在输入样本寄存器201中所保存的内插运算输入样本串x[i-k](k＝0到N-1)中的一个样本x[i-m](例如，m＝N/2)和样本x[i-m+1]之间，当这种状态被确定时，内插单元2通过执行内插运算获得内插样本y。内插比α表示通过内插运算应该获得的内插样本y的采样点位于在样本x[i-m]采样点和样本x[i-m+1]采样点之间的时基上的何处。具体地说，内插比α表示内插样本y的采样点比在输入样本寄存器201中的样本x[i-m]的采样点超前α个周期(一个周期为1/f1)。

系数产生电路202是用于输出与内插比α相关的内插系数串h[k](k＝0到N-1)的电路。卷积运算块203是这样一种电路，其响应于运算请求信号CRQ的馈送来利用内插系数串h[k](k＝0到N-1)和存储在输入样本寄存器201中的内插运算输入样本串x[i-k](k＝0到N-1)进行卷积运算，并且输出内插样本y。

图14到图16是以执行22阶内插运算的情况为例，说明在系数产生电路202中实现的产生内插系数串h[k](k＝0到N-1)的方法的示图。系数产生电路202具有存储在其中的采样函数表，该采样函数表列出了采样函数在多个点的函数值，该采样函数是理想低通滤波器的脉冲响应(图14示出作为“已知采样函数的点”的部分点)。如图14和图15所示，当采样函数的峰值点与内插样本y的采样点一致时，系数产生电路202计算出作为内插系数h[k](k＝0到N-1)的采样函数点的函数值，该采样函数与存储在输入样本寄存器201中内插运算输入样本串x[i-k](k＝0到N-1)的样本具有相同的相位。还如图15所示，在采样函数中，内插系数h[k](k＝1到N-1)包括一个内插系数h[m]和N-1个内插系数h[k](k＝0到m-1，m+1到N-1)，h[m]是在从峰值点向负侧移动了相当于内插比α的时间的一个点处的函数值，h[k]是与以内插系数h[m]的位置为中心并以1/48kHz间隔开的位置并列的采样函数点的函数值。

假定内插比α是例如以12位表示的数据，以内插比α确定的内插样本y的采样点的时间分辨率是周期1/48kHz除以4096得到的商。在这种情况下，为了根据内插比α能采取的所有值来产生内插系数h[k](k＝1到N-1)，就需要有为每一内插系数h[k]产生4096个采样函数值的能力。然而，如果采样函数值被列在采样函数表中，在采样函数表中存储函数值所需的存储器容量将是巨大的。这是不利的。因此，通常如下所述，根据一种既参考采样函数表又参考线性内插的方法来计算内插系数h[k](k＝0到N-1)。

图16是以内插系数h[m]为例说明该计算方法的示图。如图16所示，在1/48kHz时间间隔内，一个内插系数h[m]可以采取任何一个函数值。因此，在采样函数表中，为每一个内插系数h[m]列出了32个采样函数值，周期1/48kHz被32个采样函数值划分为32个时间间隔。

为了计算出内插系数h[m]，首先，根据12位内插比α的高6位来识别将获得的内插系数h[m]出现在32个间隔中的哪一个中。从采样函数表中读出所识别的时间间隔的两个界限处的采样函数值。然后，为了计算出内插系数h[m]，根据12位内插比α的低6位，利用两个读出的采样函数值来执行线性内插。

接下来，下面将描述控制单元1要执行的处理的内容。控制单元1要执行的一部分处理是相位信息p的更新过程。相位信息p是表示下一个要产生的内插样本y的采样点和输入样本寄存器201内的内插运算输入样本串x[i-k](k＝0到N-1)之间相位关系的信息。如上所述，与具有与第一采样频率f1相同频率的时钟φ1同步地更新内插运算输入样本串x[i-k](k＝0到N-1)的内容。因此，控制单元1与具有与第一采样频率f1一样频率的时钟φm同步地执行相位信息P的更新过程。上述的运算请求信号CRQ和内插比α在位置信息p的更新过程中产生。

图17是示出控制单元1要执行的相位信息P的更新过程的示图。在图中，上下方向是时基。图17示出一种与时钟φm同步地更新相位信息P的情况。而且，为了更好地理解内插样本y和内插运算输入样本串x[i-k](k＝0到N-1)之间的相位关系根据时钟φm变化的情况，采用黑圆标记指示存储在输入样本寄存器201内的内插运算输入样本串x[i-k](k＝0到N-1)，以及采用空心圆标记指示内插样本的位置。

相位信息P是表示下一个将产生的内插样本y的相位比内插运算输入样本串x[i-k](k＝0到N-1)中的样本x[i-m](例如，m＝N/2)的相位超前多少程度的信息。具体地说，相位信息P表示下一个将产生的内插样本y的相位比当前时间点i的样本x[i-m]的相位超前P个周期(一个周期等于1/f1)。

随着时钟φm的每次上升，控制单元1把相位信息P减小1。这是因为随着时钟φm的每次上升，内插运算输入样本串x[i-k](k＝0到N-1)的相位就超前一个周期(＝1/f1)。

当相位信息P与时钟φm同步地被减去1时，相位信息P会适时地变为小于1。此时，内插样本y的采样点位于内插运算输入样本串x[i-k](k＝0到N-1)中的样本x[i-m](在所示例子中，m＝N/2)和样本x[i-m+1]的采样点之间。控制单元1把运算请求信号CRQ发送到内插单元2，并且把相位信息P的十进制小数部分作为内插比α发送到内插单元2。这就使内插单元2根据上述方法产生与内插比α相关的内插系数串h[k](k＝0到N-1)。把内插系数串与内插运算输入样本串x[i-k](k＝0到N-1)进行卷积运算，从而产生内插样本y。

另一方面，已输出运算请求信号CRQ和内插比α的控制单元1对相位信息P进行更新，因此相位信息P的内容表示下一个将产生的内插样本y的相位。具体地说，把转换比β＝f1/f2加到相位信息P。因此，随着时钟φm的每次上升，相位信息P被减去1。当相位信息变成小于1时，把运算请求信号CRQ和内插比α馈送到内插单元2，并且把转换比β加到相位信息P。

重复上述处理的结果是，运算请求信号CRQ和内插比α以反比于转换比β的时间密度被发送到内插单元2。如图13所示，内插单元2顺序地产生以β周期为间隔的并列的内插样本y。经由FIFO 3和接口4，发送内插样本y到后级装置。

上述的采样频率转换设备被假设为满足后级装置所馈送的字时钟LRCK的频率和第二采样频率f2相同的前提。在字时钟LCR没有抖动并且字时钟LRCK的频率总是保持恒定的理想情况下，转换比β可以固定为f1/f2。但是，实际上在字时钟LRCK中不可避免地会出现抖动。

如果瞬时字时钟LRCK的频率小于第二采样频率f2的状态继续，则没有从FIFO 3中读出的内插样本y的剩余数量将增加。如果不管这种状态，则发生FIFO 3的上溢。另一方面，如果瞬时字时钟的频率大于第二采样频率f2的状态继续，则没有从FIFO 3中读出的内插样本y的剩余数量将减小。如果不管这种状态，则发生FIFO 3的下溢。

为了吸收字时钟LRCK的抖动和防止发生FIFO 3的上溢或下溢，控制单元1执行了所谓的锁相环(PLL)控制。具体地说，控制单元1监视没有从FIFO 3读出的内插样本y的剩余数量，并且根据剩余数量的变化增加或减小FIFO 3的样本输入速度，因此剩余数量将被保持在适当的范围内。

具体地说，当FIFO 3中没有被读出的内插样本y的剩余数量大到超出适当的范围时，控制单元1增加转换比β从而降低了每个运算命令信号CRQ被顺序产生的时间密度(即增加了时间间隔)，并且因此降低了FIFO 3的样本输入速度。另一方面，当FIFO 3中没有被读出的内插样本y的剩余数量小到超出适当的范围时，转换比β被降低来增加每个运算命令信号CRQ被顺序产生的时间密度(即减小了时间间隔)。因此，增加了FIFO 3的样本输入速度。由于这个PLL的控制，内插样本y从内插单元2到FIFO 3的输入速度遵循字时钟LRCK的频率，并且FIFO 3中没有被读出的内插样本y的剩余数量被保持在适当范围内。

顺便地说，采样频率转换设备可以被用来把输入采样频率转换为与输入样本x的输入采样频率f1相同的或非常接近的输出采样频率f2。在这种情况下，由于抖动的不利影响，后级装置要发送到采样频率转换设备的字时钟LRCK的频率会变得高于输入样本x的采样频率f1。在如图18所示的例子中，后级装置设计来接收和处理48kHz的内插样本。在这里，例如，由于抖动的不利影响，字时钟LRCK的频率瞬时地变为59.07kHz，该频率大于输入样本x的采样频率f1＝48kHz。因此，转换比β变为48kHz/59.07kHz或是小于1。当转换比β小于1时，在确定的采样周期(1/48kHz)内，相位信息P变成小于1。在下一个采样周期内，可能产生运算命令信号CRQ，以及把β-1加到相位信息P上的结果可能是负的。在这种情况下，虽然产生了运算命令信号CRQ，但由于内插比α是负的，所以不能计算出用于内插运算的内插系数序列h[k](k＝0到N-1)。这会引起一个问题，即内插运算产生错误。为了避免在内插运算过程中出现错误，必须尽可能地减少前级装置所馈送到采样频率转换设备的字时钟LRCK的抖动。而且，在基本采样频率转换设备中，甚至当字时钟LRCK的抖动很小时，如果后级装置所请求的输出采样频率等于或大于输入样本的输入采样频率，那么不能在内插运算不发生错误的情况下转换采样频率。

现在参考附图，以下将描述实现本发明的最好方式。

图1是示出根据本发明实施例的采样频率转换设备的结构的框图的示图。在该图中，FIFO 3和接口4与在图12中所示出的基本采样频率转换设备所包含的FIFO 3和接口4一样。在根据本实施例的采样频率转换设备中，在图12所示出的基本采样频率转换设备中包含的控制单元1和内插单元2分别被控制单元1a和内插单元2a代替。本实施例的特征在于涉及控制单元1a和内插单元2a的改进，以下将描述这些改进。

改进1：当通过使用前级装置所馈送的输入样本的原始序列(以下称为输入样本串)来执行内插运算计算出内插样本y时，内插单元2a根据标准的零点插入来执行两倍的过采样。

改进2：控制单元1a与主时钟φm同步地更新位置信息P，主时钟的频率是前级装置所馈送的输入样本的采样频率f1的2倍。

下面，首先，当关注改进1时，将详细描述内插单元2a，以及当关注改进2时，将详细描述控制单元1a。

在根据基本结构的内插单元2中，当前级装置馈送采样频率f1被设置为48kHz的输入样本x时，为了计算出内插样本y，执行了22阶内插运算，用来把22个内插系数序列h[k](k＝0到21)和已被输入到当前时间点i(为了避免复杂，图2示出样本x[21]到x[0])的22个输入样本x[i-k](k＝0到21)进行卷积运算。因此，在基本采样频率转换设备中，当后转换采样频率是与前转换采样频率相同的48kHz时，由于后级装置所馈送的字时钟LRCK中的抖动的不利影响，内插比α变为负的。因此，在内插运算中可能出现错误。

作为用来在内插运算中避免出现错误的方法，可以把执行两倍过采样的方法应用于前级装置所馈送的48kHz采样频率的样本x上，从而使用于内插运算的样本串的采样频率高于输入样本串的原始采样频率。更具体地说，如图3所示，为了获得其采样频率f1被设置为96kHz的44个输入样本的输入样本x′[43]到x′[0]的过采样序列，把零点插入到已经馈送到当前时间点的22个输入样本x[21]到x[0]中的每对之间，并且对结果输入样本执行抽取处理(低通滤波器处理)。为了计算出内插样本y，执行44阶内插运算，用来把44个内插系数h[k](k＝0到43)的序列和过采样输入样本串进行卷积运算。

然而，当根据上述的方法实际执行两倍过采样时，处理负荷被强加于内插单元2a。而且，由于过采样后将执行的内插运算的阶数被加倍，因此处理负荷又被强加于内插单元2a。所以，根据本方法实际执行两倍过采样是不利的。

如已经所述，由于用来获得内插样本y的内插运算是把代表理想低通滤波器的脉冲响应的采样函数的函数值串和输入样本串进行卷积，所以内插运算担负了抽取处理(低通滤波器处理)的任务。因此，可以省略用来两倍过采样和抽取处理的零点插入。因此，把零点插入到48kHz的22个输入样本x[21]到x[0]的每对之间以产生96kHz的44个输入样本x[43]到x[0]，并且对44个输入样本执行内插运算以计算出内插样本y的方法是可能的。然而，在这种情况下，内插运算的阶数被加倍成为44阶。处理负荷因此被强加于内插单元2。

所以，在本发明实施例中，为了根据输入样本x[i-k](k＝0到N-1)计算出内插样本y，执行了基于“标准”零点插入的两倍过采样。即以这样一种方式计算内插样本：没有实际执行对存储于输入样本寄存器201内的输入样本x[i-k](k＝0到N-1)进行的零点插入以及抽取处理；但是提供了与对输入样本x[i-k](k＝0到N-1)执行基于零点插入的两倍过采样相同的优点。具体地说，如下所述执行计算。

图4示出了在如下情况下要执行的处理的内容：在1/48kHz周期内前级装置顺序地馈送输入样本x，对原始输入样本串实际地执行零点插入，以及零点插入后所获得的44个样本的过采样的输入样本串在1/96kHz周期内被用来执行44阶内插运算。在图4中，为了避免描述太复杂，前级装置所馈送的输入样本x[i-k](k＝0到21)是样本x[21]到x[0]，以及零点插入后所获得的内插运算样本串x′[i-k](k＝0到43)是串x′[43]到x′[0]。

当输入样本x的输入采样频率是48kHz时，在1/48kHz周期内，没有样本被新增加到内插运算输入样本串x′[43]到x′[0]。而且，也没有从内插运算输入样本串x′[43]到x′[0]中排除样本。

在1/48kHz周期的前半1/96kHz周期内，内插运算输入样本串x′[43]到x′[0]中的样本x′[43]，x′[41]，...，x′[1]的内容是原始的输入样本x[21]到x[0]，并且样本x′[42]，x′[40]，...，x′[0]的内容是零点。把用于44阶内插运算的内插系数h[0]，h[1]，...，h[42]和h[43]与内插运算输入样本串x′[43]到x′[0]进行卷积运算。

在卷积运算中，零点样本x′[42]，x′[40]，...，x′[0]和奇数的内插系数h[1]，h[3]，...，h[43]分别相乘。相乘的结果都是零。另一方面，非零点样本x′[43]，x′[41]，...，和x′[1]是48kHz的原始输入样本x[21]到x[0]，并且和偶数的内插系数h[0]，h[2]，...，h[42]分别相乘。

当1/48kHz周期的后半1/96kHz周期到来时，内插运算输入样本串x′[43]到x′[0]被移位一个样本。此时，末尾(最早)样本x′[0](在这种情况下为零点)的内容被去除，并且零点被赋值给最前(最新)样本x[43]。因此，在内插运算输入样本串x′[43]到x′[0]中，样本x′[42]，x′[40]，...，x′[0]的内容是原始输入样本x[21]到x[0]，以及样本x′[43]，x′[41]，...，和x′[1]是零点。把用于44阶内插运算的内插系数h[43]，h[42]，...，h[1]和h[0]与内插运算输入样本串x′[43]到x′[0]进行卷积运算。

在卷积运算中，零点样本x′[43]，x′[41]，...，和x′[1]分别与偶数的内插系数h[0]，h[2]，...，和h[42]相乘。相乘的结果都是零。另一方面，非零点样本x′[42]，x′[40]，...，和x′[0]是48kHz的原始输入样本x[21]到x[0]，并且分别与奇数的内插系数h[1]，h[3]，...，h[43]相乘。

如上所述，当对48kHz采样频率的原始输入样本串实际执行零点插入时，如果零点插入后所获得的过采样输入样本串在1/96kHz周期内被用来执行内插运算，则出现零点与内插系数的相乘处理。相乘处理是无用的并且不需要被执行。另一方面，在1/96kHz周期内执行的内插运算中，内插运算输入样本串中除开被插入的零点以外的样本是48kHz的原始输入样本。前半1/96kHz周期和后半1/96kHz之间的区别在于一点，即在前半1/96kHz周期内用来和48kHz的原始输入样本相乘的内插系数是偶数的内插系数，而在后半1/96kHz内使用的内插系数是奇数的内插系数。

考虑以上这点，在本实施例中，根据图5所示的方法对原始输入样本执行内插运算。首先，使图1所示的输入样本寄存器201(类似于基本结构中所包括的寄存器)以具有和输入样本x的采样频率f1同样频率的时钟来同步地更新所存储的内容(内插运算输入样本串)。

对于其间在输入样本寄存器201中保存了相同内容的内插运算输入样本串的1/48kHz采样周期，该采样周期被划分成前半1/96kHz周期(以下称为偶数周期)和后半1/96kHz周期(以下称为奇数周期)。

为了在偶数周期中计算出内插样本y，产生了用于进行与内插比α相关的2N阶内插运算的2N个内插系数h[k](k＝0到2N-1)(在图5中为h[0]到h[43])中的偶数内插系数，并且和存储在输入样本寄存器201中的内插运算输入样本串x[i-k](k＝0到N-1)(在图5中，X[21]到x[0])进行卷积。另一方面，为了在奇数周期中计算出内插样本y，产生了用于进行与内插比α相关的2N阶内插的2N个内插系数h[k](k＝0到2N-1)中的奇数内插系数，并且和存储在输入样本寄存器201中的内插运算输入样本串x[i-k](k＝0到N-1)(在图5中，X[21]到x[0])进行卷积。

根据该方法，提供了一个与对输入样本串x[i-k](k＝0到N-1)执行基于零点插入的两倍过采样所提供的相同的优点，并且通过执行阶数为原始阶数的倍数的内插运算计算出内插样本y。

在本实施例中，既在偶数周期中执行了内插样本y的计算，又在奇数周期中执行了内插样本y的计算。因此。控制单元1a与具有等于采样频率f1＝48kHz(见图1)的二倍的频率fm(＝2f1＝96kHz)的主时钟φm同步地执行相位信息P的更新过程。在相位信息P的更新过程期间，产生运算命令信号CRQ和内插比α。而且，在本实施例中，必须区别产生运算命令信号CRQ和内插比α的时间是属于偶数周期还是奇数周期。因此，控制单元1a对主时钟φm计数，并且把1位奇/偶指令信号O/E(0指偶数周期，1指奇数周期)输出到内插单元2a。

如图1所示，内插单元2a包括两个用来保存运算命令信号CRQ的寄存器210和211，以及两个用来保存作为相位信息的内插比α的寄存器220和221。在这里，寄存器210和220是用于偶数周期的临时储存器，寄存器211和221是用于奇数周期的临时储存器。具体地说，在偶数周期中，其中奇/偶指令信号O/E是0，控制单元1a所输出的运算命令信号CRQ和内插比α被分别保存在寄存器210和220内。在奇数周期内，其中奇/偶指令信号O/E是1，控制单元1a所输出的运算命令信号CRQ和内插比α被分别保存在寄存器211和221内。

当运算命令信号CRQ和内插比α被分别保存在偶数周期寄存器210和220内时，系数产生电路202a根据与保存的内插比α相关的44个内插系数h[k](k＝0到43)第一序列来产生22个偶数的内插系数第二序列，并且把产生的内插系数馈送到卷积运算块203a。

图6是示出产生内插系数的一种方法的示图。在本实施例中，在偶数周期内产生的内插比α表示将获得的每个内插样本y的采样点比存储在输入样本寄存器201内的样本x[i-k](k＝0到21)中的样本x[i-m]的采样点超前α个周期(其中，与基本结构中的周期不同，一个周期是1/96kHz)。当在偶数周期内，内插比α连同运算命令信号CRQ一起被产生时，系数产生电路202a输出作为内插系数的采样函数值，该采样函数值的相位与样本x[i-k](k＝0到21)的采样点的相位相同，采样函数的峰值点位于相位比样本x[i-m]的采样点超前α个周期的一点。这些内插系数是与包括虚拟零点的44个样本相乘的44个内插系数中的22个偶数内插系数。

另一方面，当运算命令信号CRQ和内插比α被分别保存在奇数周期寄存器211和221内时，系数产生电路202a根据与保存的内插比α相关的44个内插系数h[k](k＝0到43)第一序列来产生22个奇数内插系数第二序列，并且把产生的内插系数馈送给卷积运算块203a。

图7是示出产生内插系数的一种方法的示图。在本实施例中，在奇数周期内所产生的内插比α表示将获得的每个内插样本y的采样点比虚拟零点超前α个周期(注意，与基本结构中的周期不同，一个周期是1/96kHz)，这个虚拟零点位于存储于输入样本寄存器201内的样本x[i-k](k＝0到21)中的样本x[i-m]和样本x[i-m+1]之间。当在奇数周期内，内插比α连同运算命令信号CRQ被产生时，系数产生电路202a输出作为内插系数的函数值，该函数值的相位与样本x[i-k](k＝0到21)的采样点的相位相同，采样函数的峰值点位于相位比样本x[i-m]和样本x[i-m+1]之间的虚拟零点超前α个周期的一点。这些内插系数是与包括虚拟零点的44个样本相乘的44个内插系数中的22个奇数内插系数。

卷积运算块203a把如上所述的系数产生电路202a所输出的22个内插系数和存储于输入样本寄存器201内的22个样本的内插运算输入样本串x[i-k](k＝0到21)进行卷积，从而计算出内插样本y，并且把内插样本y连同写请求信号WE馈送给FIFO 3。

在这里，在偶数周期内，可以在1/48kHz的采样周期内的任何时间计算出内插样本y。同样地，在奇数周期内，可以在1/48kHz的采样周期内的任何时间计算出内插样本y。

在本实施例中，为了既在1/48kHz采样周期的偶数周期内计算出内插样本y又在1/48kHz采样周期的奇数周期内计算出内插样本y，可以产生运算命令信号CRQ和内插比α。在这种情况下，内插单元2a在1/48kHz采样周期的偶数周期内顺序地计算出内插样本y，并在奇数周期内顺序地计算出内插样本y。到现在为止，已经详述了内插单元2a。

如上结合附图所述，设计本发明的采样频率转换设备用来对具有输入采样频率f1的输入样本x应用内插运算，从而计算出具有后级装置所指定的输出采样频率f2的内插样本y；以及用来把内插样本y输出给后级装置。在采样频率转换设备中，输入样本寄存器201存储预定数量的输入样本x作为用于内插运算的输入样本原始序列。系数产生部分202a制备与输入样本过采样序列对应的内插系数第一序列，该输入样本过采样序列是通过把零值的标准输入样本插入到存储在输入样本寄存器201内的输入样本中而获得的，并且系数产生部分202a产生内插系数第二序列，该第二序列是从内插系数第一序列中提取的并且对应于输入样本x原始序列。卷积运算部分203a把内插系数第二序列和输入样本原始序列x进行卷积运算，从而输出内插样本y。

进一步地在采样频率转换设备中，控制单元1a与频率是2f1(两倍于输入样本x的输入采样频率f1)的主时钟φm同步地操作，用来更新表示输入样本x原始序列和将产生的内插样本y序列之间的相位关系的相位信息，并且当更新的相位信息满足预定条件时，控制单元1a产生运算命令信号CRQ，指示用于产生内插样本y的内插运算。

输入样本寄存器201与和输入样本的输入采样频率f1相同的频率同步地操作，用来顺序地取出输入样本x以及存储所取出的输入样本x的最新的N个样本作为用于内插运算的输入样本x原始序列。

进一步地在采样频率转换设备中，偶数周期运算命令寄存器210与主时钟同步地操作，用来当在主时钟的偶数周期内产生运算命令信号CRQ时存储该运算命令信号CRQ，以及偶数周期相位寄存器220存储与在主时钟的偶数周期内产生的运算命令信号CRQ相关的相位信息α。以类似的方式，奇数运算命令寄存器211与主时钟同步地操作，用来当在主时钟的奇数周期内产生运算命令信号CRQ时存储该运算命令信号CRQ，以及奇数周期相位寄存器221存储与在主时钟的奇数周期内产生的运算命令信号CRQ相关的相位信息α。

当运算命令信号CRQ被存储在偶数周期运算命令寄存器210中时，系数产生部分202a操作来执行偶数内插系数产生过程，从而产生由N个偶数内插系数组成的内插系数第二序列，其中N个偶数内插系数是从与2N个输入样本过采样序列相对应的2N个内插系数第一序列中提取的，因此内插系数第二序列具有由存储在偶数周期相位信息寄存器220内的相位信息α所指示的相对于输入样本x原始序列的相位信息。

当运算命令信号CRQ被存储在奇数周期运算命令寄存器211中时，系数产生部分202a操作来执行奇数内插系数产生过程，从而产生由N个奇数内插系数组成的内插系数第二序列，其中N个奇数内插系数是从与2N个输入样本过采样序列相对应的2N个内插系数第一序列中提取的，因此内插系数第二序列具有由存储在奇数周期相位信息寄存器221内的相位信息α所指示的相对于输入样本x原始序列的相位信息。

当运算命令信号CRQ既被存储在偶数周期运算命令寄存器210中又被存储在奇数周期运算命令寄存器211中时，系数产生部分202a操作来既执行偶数内插系数产生过程又执行奇数内插系数产生过程。

每当系数产生部分202a产生N个内插系数第二序列时，卷积运算部分203a操作来把N个系数第二序列和N个输入样本x原始序列执行卷积运算，从而输出内插样本y。

系数产生部分202a制备对应于输入样本过采样序列的内插系数第一序列，其中输入样本过采样序列是通过把零点标准输入样本插入到存储在输入样本寄存器201内的输入样本x中获得的，因此，输入样本过采样序列的过采样频率是输入采样频率f1的二倍，这样输入采样频率f1的每个周期被划分为与过采样频率2f1的每个周期对应的偶数周期和奇数周期，并且内插系数第一序列包括与过采样频率2f1的偶数周期和奇数周期相对应的偶数内插系数和奇数内插系数。系数产生部分202a在偶数周期内操作来产生从内插系数第一序列中提取的偶数内插系数第二序列，并且系数产生部分202a在奇数周期内操作来产生从内插系数第一序列中提取的奇数内插系数第二序列。卷积运算部分203a在偶数周期内操作来把偶数内插系数第二序列和输入样本x原始序列进行卷积运算，从而输出内插样本y，并且卷积运算部分2a在奇数周期内操作来把奇数内插系数第二序列和输入样本x原始序列进行卷积运算，从而输出内插样本y。

系数产生部分202a制备内插系数第一序列，其数量是存储在输入样本寄存器201内的输入样本原始序列所包含的输入样本x的数量的2倍。

接下来，将参考图8详细说明控制单元1a。写指针101是响应于来自内插单元2a的写请求信号WE的输出而增加写地址并且把这个写地址馈送给FIFO 3的电路。当内插单元2a将内插样本y连同写请求信号WE一起输出时，内插单元2a所发送的内插样本y被写入写指针101所输出的写地址所指定的FIFO 3中的一个区域。读指针102响应于接口4所发送的读请求信号RE而顺序地增加读地址，并且把这个读地址馈送给FIFO 3。在这里，读地址指定没有被读取并且保留在FIFO 3内的内插样本y中的最早的样本。响应于读请求信号RE，读地址所指定的内插样本y从FIFO 3中被读出，并且被馈送给接口4。

剩余数量检测块103是用于检测写指针101所产生的写地址和读指针102所产生的读地址之间的差(即在当前时间点没有被读取且保留在FIFO 3中的内插样本y的剩余数量)的电路。抖动修正值表104是一个把内插样本y的剩余数量和抖动修正值相关联的表，并且输出与剩余数量检测块103所检测出的剩余数量相关联的抖动修正值。在这里，使用抖动修正值来修正确定时间密度或间隔的转换比β，以这个时间密度或间隔顺序产生每个运算命令信号CRQ。更准确地说，CRQ的间隔是CRQ的时间密度的倒数。在抖动修正值表104中，在适当范围之内的剩余数量与0抖动修正值相关联。而且，对于超出适当范围的剩余数量，较大的值与在负方向上较大的抖动修正值相关联。对于降到适当范围水平之下的剩余数量，较小的值与在正方向上较大的抖动修正值相关联。剩余数量增加/减少检测电路105是用于检测由剩余数量检测块103所检测出的剩余数量的突变的电路。当剩余数量增加/减少检测电路105检测出剩余数量的突变时，选择器106选择并且输出抖动修正值表104所输出的抖动修正值。否则，选择器106选择并且输出0作为抖动修正值。

频率修正块110是根据抖动修正值修正转换比β的电路，其包括加法器111、限制器112和锁存器113。在这里，把时钟φa馈送给锁存器113。时钟φa比主时钟φm快，并且具有例如9MHz的频率。当采样频率转换设备开始操作时，通过把主时钟φm的频率fm除以后转换采样频率f2所计算出的值fm/f2被设置为锁存器113中的转换比β的初始值。然后，每当馈送时钟φa时，锁存器113更新由加法器111经过限制器112所馈送的转换比β。加法器111把选择器106所馈送的抖动修正值加到锁存器113所输出的转换比β，并且输出结果值。如果加法器111所输出的转换比β超出适当的范围，则限制器112用来把转换比β限制在适当范围。根据本结构，当选择器106输出0抖动修正值时，锁存器113所输出的转换比β不改变。当选择器106输出负抖动修正值时，锁存器113所输出的转换比β随时间流逝而减小。当输出正抖动修正值时，锁存器113所输出的转换比β随时间流逝而增加。当抖动修正值的绝对值变大时，转换比β减小的时间梯度或增加的时间梯度变大。

相位信息更新块120是与主时钟φ同步地更新相位信息P、并且在更新的过程中以反比于转换比β的时间密度产生运算命令信号CRQ的电路。相位信息更新块120包括选择器121、加法器122、锁存器123和运算命令产生器124。当运算命令信号CRQ被驱动到无效电平时，选择器121输出-1到加法器122。当运算命令信号CRQ被驱动到有效电平时，选择器121向加法器122输出一个通过从频率修正块110所馈送的转换比β减去1所计算出的数据。加法器122是把经由选择器121所馈送的数据加到保存在锁存器123中的相位信息P上从而更新相位信息P的电路。锁存器123是每当馈送主时钟时就保存加法器122所输出的相位信息P的电路。当锁存器123所输出的相位信息P等于或大于1时，运算命令产生器124驱动运算命令信号CRQ到无效电平。当相位信息变成小于1时，在相当于时钟φm的一个周期内，运算命令发生器124驱动运算命令信号CRQ到有效电平。根据本结构，在相位信息P等于或大于1期间，运算命令信号CRQ被驱动到无效电平，并经由选择器121馈送-1给加法器122。因此，随着主时钟φm的每次产生，锁存器123所输出的相位信息P被减去1。当相位信息P变成小于1时，运算命令信号CRQ被驱动到有效电平并且把转换比β减去1所计算出的数据经由选择器121馈送给加法器122。因此，相位信息P增加了β-1。从而，运算命令信号CRQ以反比于转换比β的时间密度被驱动到有效电平。

时钟计数器130是1位计数器，其随着每次主时钟φm的产生反转奇数/偶数指令信号O/E。在这里，在一个采样周期(1/48kHz)的前半偶数周期内，时钟计数器130设置奇数/偶数指令信号O/E为0，其中在所述采样周期(1/48kHz)内，输入采样寄存器201保存具有相同内容的内插运算输入样本串x[i-k](k＝0到21)。在奇数周期内，奇数/偶数指令信号O/E被设置为1。把作为最重要的位的奇数/偶数指令信号O/E加到相位信息P的十进制小数部分的位串所获得的值作为内插系数α。把内插比α连同运算命令信号CRQ一起馈送给内插单元2a。到现在为止，已经详细地说明了控制单元1a的结构。

如上所述，在本发明的采样频率转换设备中，接口4接收具有与后级装置所指定的输出采样频率f2一样的频率f2的字时钟LRCK，并且接口4与字时钟LRCK同步地把卷积运算部分203a所连续馈送的内插样本y传送到后级装置。控制单元1a控制运算命令信号CRQ的间隔，每当更新的相位信息P满足预定的条件时，运算命令信号CRQ就被连续地产生，从而允许运算命令信号CRQ的间隔遵循字时钟LRCK的频率。

进一步地在采样频率转换设备中，先进先出缓冲器3顺序地存储从卷积运算部分203a所输出的内插样本y，并且响应于字时钟LRCK从存储在先进先出缓冲器3中的最早样本顺序地读出和输出内插样本y。控制单元1a包括剩余数量检测部分103，用来检测没有从先进先出缓冲器3中被读出的内插样本的剩余数量，并且基于由剩余数量检测部分103所检测出的剩余数量来进行控制，从而允许运算命令信号CRQ的间隔遵循字时钟LRCK的频率。

图9和图10示出本实施例的运算的实例。在图9示出的实例中，前级装置所馈送的字时钟LRCK的频率f2是22.05kHz。在控制单元1a中，剩余数量检测块103检测出FIFO 3中的内插样本y的剩余数量。

当剩余数量大于适当范围时，扩展控制来增加转换比β，减小用来产生运算命令信号CRQ的时间密度，并且降低内插样本y从内插单元2a到FIFO 3的输入速度。另一方面，当剩余数量小于适当范围时，扩展控制来减小转换比β，增加用来产生运算命令信号CRQ的时间密度，并且提高内插样本y从内插单元2a到FIFO 3的输入速度。

作为充分控制的结果，当转换比β等于96kHz/22.05kHz＝4.3537时，用来与96kHz的主时钟φm同步地产生运算命令信号的时间密度与字时钟LRCK的频率f2＝22.05kHz一致。FIFO 3中的内插样本y的剩余数量被限制在适当范围。以设置为4.3537的转换比β来执行采样频率转换。经由FIFO 3和接口4把采样频率转换所产生的22.05kHz的内插样本y发送到后级装置。

在本实施例中，与频率fm为96kHz的时钟φm同步地执行更新相位信息P和基于更新结果产生运算命令信号CRQ。因此，运算命令信号CRQ可以在时钟φm的偶数周期内产生或者在时钟φm的奇数周期内产生。然而，在这个实例的情况下，由于转换比β是4.3537，因此相位信息P变成小于1，并且产生运算命令信号CRQ。当接下来产生主时钟φm时，相位信息增加β-1＝3.3537。因此，内插比α将不是负的。

在图10所示的实例中，后级装置所馈送的字时钟LRCK的频率f2是59.07kHz，比前级装置所馈送的输入样本的采样频率f1＝48kHz高。在上述的基本采样频率转换设备中，当后级装置馈送其频率高于输入样本x的采样频率f1的字时钟LRCK时，内插比α变成负的。因此内插运算产生错误。然而，在本实施例中，内插运算中的错误不会发生。

在本实施例中，假定字时钟LRCK的频率f2是59.07kHz，当转换比β达到96kHz/59.07kHz＝1.625时，与96kHz的主时钟φm同步地产生的运算命令信号CRQ的时间密度与字时钟LRCK的频率f2＝59.07kHz一致。在FIFO 3中的内插样本y的剩余数量被限制在适当范围。以设置为1.625的转换比β来执行采样频率转换。由采样频率转换产生的59.07kHz的内插样本y经由FIFO 3和接口4被发送到后级装置。

在这种情况下，由于转换比β是1.625，因此相位信息P变成小于1。产生运算命令信号CRQ。当接下来产生主时钟φm时，相位信息P增加β-1＝0.625。因此，内插比α将不是负的。所以，将不会发生在基本结构中出现的内插运算错误。

根据上述的本发明，即使在后级装置所馈送的字时钟LRCK的频率f2高于前级装置所馈送的输入样本x的采样频率f1的情况下，在内插运算中也不会发生错误，而能实现把采样频率转换为字时钟LRCK的频率。因此，根据本实施例，即使当字时钟LRCK有抖动时，也能在不发生内插运算错误的情况下实现把采样频率转换为与输入样本的采样频率相同的采样频率。而且，根据本实施例，能实现把采样频率转换为等于或小于二倍输入样本的采样频率并且大于输入样本的采样频率的频率。

而且，根据本实施例，有一个优点：只要内插运算的时间分辨率保持不变，在基本采样频率转换设备中采用的系数产生电路202实际上可以被用作系数产生电路202a。参考图11，以下将描述这个优点。

图11(a)示出在内插运算过程中紧接在内插样本y的采样点之前的样本x[i-m]相乘的内插系数h[m]的范围。如图11(a)所示，在采样函数峰值点的左手侧(负侧)有1/48kHz时间长度的间隔内的函数值被产生作为内插系数h[m]。当内插比α是一个12位数据时，系数产生电路202产生属于在1/48kHz的时间间隔被划分为4096个点的函数值中的一个值，这个值可以采取0到4095范围中的任何一个值并且这个值与内插比α的值相关。

图11(b)示出在内插运算过程中紧接内插样本y之前的采样点的样本x[i-m]相乘的内插系数h[2m]和h[2m+1]的范围。

在本实施例中，当内插样本y的采样点属于偶数周期时，产生偶数内插系数h[2m]，并且样本x[i-m]与这个内插系数h[2m]相乘。当内插样本y的采样点属于奇数周期时，产生奇数内插系数h[2m+1]，并且样本x[i-m]与这个内插系数相乘。

然而，如图11(b)所示，在采样函数峰值点的左手侧(负侧)有1/96kHz时间长度的时间间隔的函数值被用作内插系数h[2m]，在左侧邻近的1/96kHz时间长度的时间间隔内的函数值被用作内插系数h[2m+1]。因此，在本实施例和基本结构中，与样本x[i-m]相乘的内插系数的范围是相同的。

因此，只要通过把奇数/偶数指令信号O/E作为最重要的位加到相位信息P的11位的十进制小数部分来形成与基本结构中的内插比相似的12位内插比α，那么在基本采样频率转换设备中采用的系数产生电路202实际上就可以被用作系数产生电路202a。

目前为止已经描述了本发明的一个实施例。对于本发明，其它的实施例是可能的。例如，下面描述的实施例。

(1)馈送给输入样本寄存器201的时钟φ1可以通过二等分主时钟φm的频率产生。当在时钟φ1的上升沿执行把输入样本x写入到输入样本寄存器201时，把时钟φ1具有高电平的时间段作为主时钟φm的偶数周期，以及把时钟φ1具有低电平的时间段作为主时钟φm的奇数周期。时钟φ1可以代替奇数/偶数指令信号O/E。根据这种模式，可以排除用来产生奇数/偶数指令信号O/E的时钟计数器130。

(2)在上述的实施例中，为了使内插单元2a执行内插运算，把作为相位信息P的一部分(十进制小数部分)的内插比α发送到内插单元2a。当产生运算命令信号CRQ时，由于相位信息P的整数部分是0，因此可以毫无问题地把相位信息P整个发送到内插单元2a。

(3)在上述的实施例中，当相位信息P变成小于1时，产生运算命令信号CRQ。当相位信息P降到大于1的预定值水平之下时，可以产生运算命令信号CRQ。即，当根据相位信息P检测到内插运算输入样本串和内插样本y之间的相位关系满足预定条件时，应该产生运算命令信号CRQ。

(4)在上述的实施例中，接口4接收具有与后级装置所请求的采样频率一样频率的字时钟LRCK，并且计算出的内插样本与字时钟LRCK同步地被传送到后级装置。作为选择，可以设计采样频率转换设备以使得：可以通过例如通信开始前的协商而不接收字时钟LRCK来感测后级装置所请求的采样频率；以及可以使用输入样本x计算出具有采样频率的内插样本，并且发送内插样本到后级装置。

Claims (6)

1.一种采样频率转换设备，用来对具有输入采样频率的输入样本应用内插运算，从而计算出具有后级装置所指定的输出采样频率的内插样本，以及用来把内插样本输出给后级装置，所述采样频率转换设备包括：

输入样本寄存器，其存储预定数量的输入样本作为用于内插运算的输入样本原始序列；

系数产生部分，其制备对应于输入样本过采样序列的内插系数第一序列，所述输入样本过采样序列是通过把零值的标准输入样本插入到存储在输入样本寄存器中的输入样本而获得的，并且该系数产生部分产生内插系数第二序列，所述内插系数第二序列是从内插系数第一序列中提取的并且对应于输入样本原始序列；以及

卷积运算部分，其把内插系数第二序列和输入样本原始序列进行卷积运算从而输出内插样本。

2.根据权利要求1的采样频率转换设备，

其中，所述设备还包括控制部分，该控制部分与主时钟同步地操作，所述主时钟的频率是输入样本的输入采样频率的二倍，所述控制部分用来更新相位信息，所述相位信息表示输入样本原始序列和将被产生的内插样本序列之间的相位关系，并且所述控制部分在更新的相位信息满足预定条件时产生运算命令信号，所述运算命令信号指示用于产生内插样本的内插运算，

其中，输入样本寄存器以与输入样本的输入采样频率相同的频率同步地操作，用来顺序地取出输入样本并且存储所取出的输入样本中的N个最新样本作为用于内插运算的输入样本原始序列，

其中，所述设备还包括偶数周期运算命令寄存器，该偶数周期运算命令寄存器与主时钟同步地操作，用来当在主时钟的偶数周期中产生运算命令信号时存储该运算命令信号，以及包括偶数周期相位信息寄存器，该偶数周期相位信息寄存器存储与在主时钟的偶数周期中产生的运算命令信号相关的相位信息，

其中，所述设备还包括奇数周期运算命令寄存器，该奇数周期运算命令寄存器与主时钟同步地操作，用来当在主时钟的奇数周期中产生运算命令信号时存储该运算命令信号，以及包括奇数周期相位信息寄存器，该奇数周期相位信息寄存器存储与在主时钟的奇数周期中产生的运算命令信号相关的相位信息，

其中，当运算命令信号被存储在偶数周期运算命令寄存器中时，所述系数产生部分操作来执行偶数内插系数产生过程从而产生包括N个偶数内插系数的内插系数第二序列，所述N个偶数内插系数是从与2N个输入样本过采样序列对应的2N个内插系数第一序列中提取的，因此内插系数第二序列具有由存储在偶数周期相位信息寄存器中的相位信息所指示的相对于输入样本原始序列的相位关系，

其中，当运算命令信号被存储在奇数周期运算命令寄存器中时，所述系数产生部分操作来执行奇数内插系数产生过程从而产生包括N个奇数内插系数的内插系数第二序列，所述N个奇数内插系数是从与2N个输入样本过采样序列对应的2N个内插系数第一序列中提取的，因此内插系数第二序列具有由存储在奇数周期相位信息寄存器中的相位信息所指示的相对于输入样本原始序列的相位关系，

其中，当运算命令信号既被存储在偶数周期运算命令寄存器中又被存储在奇数周期运算命令寄存器中时，所述系数产生部分操作来既执行偶数内插系数产生过程又执行奇数内插系数产生过程，以及

其中，每当所述系数产生部分产生N个内插系数第二序列时，所述卷积运算部分操作来执行N个内插系数第二序列和N个输入样本原始序列的卷积运算从而输出内插样本。

3.根据权利要求2的采样频率转换设备，

其中，所述设备还包括接口，所述接口接收具有与后级装置所指定的输出采样频率一样的频率的字时钟，并且与所述字时钟同步地把从所述卷积运算部分连续馈送的内插样本传送到后级装置，以及

其中，所述控制部分控制所述运算命令信号的时间间隔，每当更新的相位信息满足预定条件时，所述运算命令信号被连续地产生，从而允许所述运算命令信号的时间间隔遵循所述字时钟的频率。

4.根据权利要求3的采样频率转换设备，

其中，所述设备还包括先进先出缓冲器，其顺序地存储从所述卷积运算部分输出的内插样本，并且响应于所述字时钟，从存储在所述先进先出缓冲器中的旧内插样本中读取和输出内插样本，以及

其中，所述控制部分包括剩余数量检测部分，其用来检测还没有从所述先进先出缓冲器中读取的内插样本的剩余数量，并且基于由所述剩余数量检测部分所检测到的剩余数量来进行控制，从而允许所述运算命令信号的时间间隔遵循所述字时钟的频率。

5.根据权利要求1的采样频率转换设备，

其中，所述系数产生部分制备对应于输入样本过采样序列的内插系数第一序列，所述输入样本过采样序列是通过把零值的标准输入样本插入到存储在输入样本寄存器中的输入样本来获得的，因此所述输入样本过采样序列具有二倍于所述输入采样频率的过采样频率，使得所述输入采样频率的每个周期被划分为对应于过采样频率每个周期的偶数周期和奇数周期，并且使得所述内插系数第一序列包含与所述过采样频率的偶数周期和奇数周期相对应的偶数内插系数和奇数内插系数，

其中，所述系数产生部分在偶数周期中操作来产生从所述内插系数第一序列中提取的偶数内插系数第二序列，并且在奇数周期中操作来产生从所述内插系数第一序列中提取的奇数内插系数第二序列，以及

其中，所述卷积运算部分在偶数周期中操作来把偶数内插系数第二序列和输入样本原始序列进行卷积运算，从而输出内插样本，并且在奇数周期中操作来把奇数内插系数第二序列和输入样本原始序列进行卷积运算，从而输出内插样本。

6.根据权利要求5的采样频率转换设备，其中，所述系数产生部分制备所述内插系数第一序列，所述内插系数第一序列是存储在所述输入样本寄存器中的输入样本原始序列所包含的输入样本的数量的二倍。

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