CN109271133A - 一种数据处理方法及系统 - Google Patents
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Abstract
本发明实施例中提供了一种数据处理方法及系统，可在一个采样点的重采样过程中，分时复用乘法器，以完成拉格朗日插值计算，进一步的，本发明还采用同一个除法器在不同的工作状态下进行多次运算，如在第一状态内，采用除法器确定输入输出频率采样比，在第四状态内，采用该除法器根据插值系数累加和以及插值系数与原始采样数据乘积的累加和，确定目标采样数据。由于本发明实现了除法器/乘法器的分时复用，可显著降低产品的成本和芯片功耗，提高产品的竞争力。
Description
技术领域
本发明涉及数据处理技术领域，尤其涉及一种数据处理方法及系统。
背景技术
随着数字音频的广泛应用，各种数据接口技术的推广和普及，音频信号可以通过具有各种数据接口的外部设备向具有相同数据接口的便携式设备进行传输，使得具有相同数据接口的便携式设备可以播放该音频，例如，具有USB接口的设备向具有USB接口的便携式音频设备传输音频、具有蓝牙接口的设备向具有蓝牙接口的便携式音频设备传输音频等。
由于外部设备与便携式设备是不同的设备，音频信号在不同的两个域传输，这就需要先对来自于外部设备的音频信号进行异步采样成与播放所需的采样率才可以实现正常播放。重采样即将原始的采样频率变换为新的采样频率以适应不同采样率的要求，通常被使用的算法为基于低通滤波器加抽取(或插值)结构来实现，但实现过程中需要占用大量的硬件资源，特别是需要用到多组乘法器和除法器，如在计算输入输出采样频率比和滤波器归一化时都要用到除法器；在计算插值系数和FIR滤波时要用到大量的乘法器，使得采用这种方式的芯片面积较大，大大增加硬件成本和芯片功耗，而降低了产品竞争力。
发明内容
本发明实施例中提供了一种数据处理方法及系统，减少了芯片的面积。
作为本发明的第一方面，提供一种数据处理方法，在一个采样点的重采样过程中，分时复用乘法器，以在不同的工作时钟周期内，根据原型滤波器系数、插值系数和原型滤波器系数之间的位置差，分时完成拉格朗日插值算法中的乘法运算。
进一步的，可以预先对所述拉格朗日插值算法的计算公式变形，使得变形后的拉格朗日插值算法公式中的乘法次数少于变形前，且每个乘数均可以是几组加数相加的和或者是几组乘数相乘的积；
根据变形后的拉格朗日插值算法公式中所包含的加数的个数和相乘的积选择乘法器的数量，并确定乘法器的分时复用过程。
较佳的，所述拉格朗日插值算法公式可以为：
coef＝[–(D–1)*(D–2)*(D–3)/6]*h0
+[D*(D–2)*(D–3)/2]*h1
+[–D*(D–1)*(D–3)/2]*h2
+[D*(D–1)*(D–2)/6]*h3
所述变形后的拉格朗日插值算法公式可以为：
coef＝(D–2)*(D–3)/2*[-(D-1)*h0/3+D*h1]+D*(D-1)/2*[-(D-3)*h2+(D-2)*h3/3]
其中，coef表示插值系数，h0～h3为原型滤波器系数，D表示插值系数和h0之间的位置差。
较佳的，所述乘法器有两个，分别为第一乘法器和第二乘法器；
根据原型滤波器表的初始位置确定原型滤波器系数在原型滤波器表的位置，并在该位置连续读取4个相邻的原型滤波器系数h0～h3；还根据原型滤波器表的初始位置确定插值系数和原型滤波器系数h0的位置差；
所述第一乘法器和第二乘法器用于在第1～n-1个工作时钟周期内，根据所述原型滤波器系数h0～h3、插值系数和原型滤波器系数h0之间的位置差，分时完成变形后的拉格朗日插值算法中的乘法运算，每个乘法器在每个工作时钟周期内完成一组乘法运算；
在第n个工作时钟内，将第一乘法器和第二乘法器在第n-1个工作时钟输出的计算结果进行相加得到插值系数。
进一步的，还可以在所述采样点的重采样过程中，采用同一个除法器在不同的工作状态下进行多次运算；其中，
在第一状态下，采用所述除法器确定输入输出频率采样比；
在第四状态下，采用所述除法器根据插值系数累加和以及插值系数与原始采样数据乘积的累加和，确定目标采样数据。
进一步的，所述工作状态还包括第二状态和第三状态，其中；
在第二状态下，根据所述输入输出频率采样比确定原型滤波器表的初始位置和原始采样数据存储的初始位置；
在第三状态下，根据所述原型滤波器表的初始位置确定插值系数累加和，以及根据所述原始采样数据存储的初始位置确定插值系数与原始采样数据乘积的累加和；并且在该状态下，分时复用所述乘法器，以在不同的工作时钟周期内，根据原型滤波器系数、插值系数和原型滤波器系数之间的位置差，分时完成拉格朗日插值算法中的乘法运算；
一次第一状态至第二状态至第三状态至第四状态的依次状态转换过程，对应一个采样点的重采样过程。
较佳的，所述原型滤波器表通过MATLAB的滤波器设计和分析工具实现，一个由32个相位组成，每个相位32阶，共计1024阶的低通等纹波滤波器，其原型滤波器系数生成参数为：
| 参数 | 值 | 注释 |
| 滤波器类型(Response Type) | 低通 | |
| 设计方法(Design Method) | 等纹波 | |
| 滤波器阶数(Filter Order) | 1024 | |
| 频率规格Wpass参数(Frequency Spec Wpass) | 0.4082 | 归一化 |
| 频率规格Wstop参数(Frequency Spec Wstop) | 0.6012 | 归一化 |
| 数量规格Wpass参数(Magnitude Spec Wpass) | 1 | |
| 数量规格Wstop参数(Density Factor) | 40000 | |
| 密度因子(Density Factor) | 16 | |
| 通带波纹(Passband Ripple) | +/-0.012dB | |
| 阻带衰减(Stopband Attenuation) | 147dB |
作为本发明的另一方面，本发明还提供一种数据处理系统，包括第一计算单元；
所述第一计算单元包括一个或多个乘法器，用于在一个采样点的重采样过程中，分时复用乘法器，以在不同的工作时钟周期内，根据原型滤波器系数、插值系数和原型滤波器系数之间的位置差，分时完成拉格朗日插值算法中的乘法运算。
较佳的，所述乘法器可以有两个，分别为第一乘法器和第二乘法器，所述第一计算单元还包括第四计算单元；
所述第一计算单元根据原型滤波器表的初始位置确定原型滤波器系数在原型滤波器表的位置，并在该位置连续读取4个相邻的原型滤波器系数h0～h3；还根据原型滤波器表的初始位置确定插值系数和原型滤波器系数h0的位置差；
所述第一乘法器和第二乘法器用于在第1～n-1个工作时钟内，根据所述原型滤波器系数h0～h3、插值系数和原型滤波器系数h0之间的位置差，分时完成变形后的拉格朗日插值算法中的乘法运算，每个乘法器在每个工作时钟周期内完成一组乘法运算；
在第n个工作时钟内，所述第四计算单元将第一乘法器和第二乘法器在第n-1个工作时钟输出的计算结果进行相加得到插值系数。
进一步的，所述系统还可在所述采样点的重采样过程中，采用同一个除法器在不同的工作状态下进行多次运算，其还包括状态控制器、除法器、第二计算单元、初始位置确定单元；
所述状态控制器用于控制所述系统进入不同的工作状态；
所述系统在第一状态内，所述除法器确定输入输出频率采样比；
所述系统在第二状态内，所述初始位置确定单元根据所述输入输出频率采样比确定原型滤波器表的初始位置和所述原始采样数据存储的初始位置；
所述系统在第三状态内，所述第一计算单元根据所述原型滤波器表的初始位置确定插值系数累加和，以及所述第二计算单元根据原始采样数据存储的初始位置确定插值系数与原始采样数据乘积的累加和；
所述系统在第四状态内，所述除法器根据所述插值系数累加和以及所述插值系数与原始采样数据乘积的累加和，确定目标采样数据
本发明实施例提供的数据处理方法及系统，可在一个采样点的重采样过程中，分时复用乘法器，以在不同的工作时钟周期内，根据原型滤波器系数、插值系数和原型滤波器系数之间的位置差，分时完成拉格朗日插值算法中的乘法运算。从而大大降低了拉格朗日插值算法对乘法器的数量要求。
进一步的，本发明还可在一个采样点的重采样过程中，采用同一个除法器在不同的工作状态下进行多次运算，如在第一状态内，采用除法器确定输入输出频率采样比，在第四状态内，采用该除法器根据插值系数累加和以及插值系数与原始采样数据乘积的累加和，确定目标采样数据，在整个计算过程中，除法器在不同的状态内复用。
由于本发明实现了乘法器、除法器的分时复用，降低了硬件的数量，明显减少了芯片的面积，解决了现有技术中利用常规方式计算采样频率将会用到大量的乘法器、除法器等硬件，芯片面积较大，不利于集成至相应的电路中的问题，从而可显著降低产品的成本和芯片功耗，提高产品的竞争力。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例中数据处理系统中的工作时钟及数据波形图；
图2为本发明实施例提供的数据处理系统的状态流程图；
图3为本发明实施例提供的数据处理系统的结构示意图；
图4为本发明实施例中拉格朗日插值系数图；
图5为本发明实施例提供的数据处理方法的流程图。
具体实施方式
为了使本发明实施例中的技术方案及优点更加清楚明白，以下结合附图对本发明的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本发明的一部分实施例，而不是所有实施例的穷举。需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
本发明实施例中的数据处理系统可以应用于含有处理芯片和存储器的便携式设备。
在对音频数据进行处理过程中，为了满足不同频率的要求，通常要对音频数据进行重采样。重采样即将原始的频率变换为新的频率以适应不同频率的要求。在重采样的计算中，会用到滤波算法、插值计算等，在硬件方面主要使用除法器、乘法器。在常规设计中，进行一次除法运算就需要使用一个除法器，进行多次除法运算，就需要使用多个除法器；同样的，进行一次乘法运算，就需要使用一个乘法器，进行多次乘法运算，就需要使用多个乘法器。除法器和乘法器数量使用的越多，硬件成本就越高，芯片面积也就越大。
发明人发现，由于进行频率处理的硬件具有固定的工作时钟频率，且工作时钟的频率往往会大于重采样时原始采样数据的频率，同时工作时钟的频率往往还会大于重采样目标数据的频率。基于上述发现，发明人认为，可以利用工作时钟和原始采样数据、及工作时钟和目标数据频率之间的差别，在一个采样点的重采样过程中，控制同一个除法器或乘法器在不同的状态下进行多次运算。简言之，在一次重采样过程中，将除法器或乘法器分时复用；以减少硬件数量，降低生产成本，减小芯片面积。
图1为本发明一种较佳实施例中数据处理系统中的工作时钟及数据波形图，其中，mclk为工作时钟；clkin为输入采样时钟(原始采样数据的采样时钟)；audio_l_in为左声道输入数据，audio_r_in为右声道输入数据，audio_l_in和audio_r_in都为24位数据；clkout为输出采样时钟(目标采样数据的采样时钟)；audio_l_out为左声道输出数据，audio_r_out为右声道输出数据，audio_l_out和audio_r_out都为24位数据；resample_en为使能信号。
如图1所示，在本发明实施例中，clkin与clkout是异步的，需要对clkin对应的原始采样数据进行处理，得到clkout对应的目标采样数据。在具体实施时，当输入音频具有左右声道时，即，如图1中所示的左声道输入数据、右声道输入数据时，可以对原始采样数据(原始音频数据)分左右声道分别进行处理，分别得到具有左声道输出数据和右声道输出数据的目标采样数据(目标音频数据)，从而根据不同的声道播放音频。虽然本发明的实施例是以双声道音频数据处理为例，但本领域内的普通技术人员应当可知，本发明的核心思想及方法亦可适用于单声道音频数据处理过程。
图2为本发明一种较佳实施例提供的数据处理系统的状态流程图；如图2所示，在本发明实施例中，状态控制器通过发送状态控制信号使系统进入不同工作状态。当状态控制器发出第一状态控制信号时，触发系统进入第一状态S1；当状态控制器检测到新的采样点到来时(本实施例中为检测到输出采样时钟的上升沿到来)，输出第二状态控制信号，触发系统进入第二状态S2；在第二状态S2持续第一指定数量工作时钟周期后，状态控制器输出第三状态控制信号，触发系统进入第三状态S3；当S3结束后，状态控制器输出第四状态控制信号，触发系统进入第四状态S4。一次S1→S2→S3→S4的状态转换对应一个采样点的重采样过程。
作为一种实施方案，所述状态控制器初始时，可以在系统上电后即使系统进入第一状态S1；
作为另一种实施方案，所述状态控制器在外部使能信号resample_en的控制下使系统保持空闲状态S0或进入工作状态。如，当使能信号resample_en无效时(如低电平)，状态控制器休眠或发出空闲信号，系统处于空闲状态S0，系统不工作。当使能信号resample_en有效时(如从低电平上升为高电平)，状态控制器发出第一状态控制信号，并由此触发系统进入S1～S4的工作状态。
图3为本发明实施例提供的数据处理系统的结构示意图。如图3所示，本发明实施例提供的数据处理系统包括：状态控制器、除法器、第一计算单元、第二计算单元、初始位置确定单元。
下面将同时结合图1、图2，描述图3所示本实施例的工作原理。
【第一状态】
所述状态控制器输出第一状态控制信号至除法器，触发系统进入S1状态。在第一状态S1时，除法器进行运算，确定输入输出频率采样比。
较佳的，所述系统还可包括第三计算单元。在除法器进行运算，确定输入输出频率采样比之前，可以利用第三计算单元根据工作时钟mclk和输入采样时钟clkin来确定第三指定数量的输入采样周期对应的第一时钟数，并根据工作时钟mclk和输出采样时钟clkout来确定第三指定数量的输出采样周期对应的第二时钟数。然后，除法器可以将第一时钟数与第二时钟数相除，得到输入输出频率采样比。
所述第一时钟数可以是第三指定数量的输入采样周期对应的工作时钟周期个数，例如，通过工作时钟mclk计数1024个输入采样周期对应的工作时钟周期的个数。所述第二时钟数可以是第三指定数量的输出采样周期对应的工作时钟周期个数，例如，通过工作时钟mclk计数1024个输出采样周期对应的工作时钟周期的个数。
在具体实施时，本领域技术人员可以综合考虑数据准确度、芯片性能和芯片的面积大小，自行设定所述第三指定数量。
所述除法器将第一时钟数与第二时钟数相除，得到输入输出频率采样比的公式如下：
输入输出频率采样比＝第一时钟数/第二时钟数＝fout/fin
其中，fin代表原始采样数据频率，fout代表目标采样数据频率。
在具体实施时，时钟信号可能出现抖动、延迟等现象，作为一种较佳实施方式，经由除法器计算得到的输入输出频率采样比可以输出给比例检测单元进行处理，由比例检测单元得出需要对输入采样样本进行上或下变换的输入输出频率采样比。为了进一步消除输入输出采样时钟的抖动，还可以对比例检测单元得到的输入输出频率采样比进行移动平均滤波，得到优化后的输入输出频率采样比。
【第二状态】
当状态控制器检测到输出采样时钟clkout的上升沿到来时，状态控制器输出第二状态控制信号至初始位置确定单元，触发系统进入第二状态S2。
第二状态S2内，初始位置确定单元根据输入输出频率采样比确定本次滤波的原型滤波器表的初始位置和原始采样数据存储的初始位置。
众所周知地，原型滤波器表是预先存储在存储器中的一个系数表。其中，从原型滤波器表中取系数作为原型滤波器表的初始位置值以用于进行拉格朗日系数插值计算。而原始采样数据存储的初始位置则用于FIR滤波时从存储器中提取原始采样数据进行滤波。
在具体实施时，可以采用现有技术中的原型滤波器表，也可以采用本发明实施例中的通过MATLAB的滤波器设计和分析工具实现原型滤波器表。以一个由32个相位组成，每个相位32阶，共计1024阶的低通等纹波滤波器(equiripple filter)为例，其原型滤波器系数生成参数如下表所示。
原型滤波器系数生成参数表：
| 参数 | 值 | 注释 |
| 滤波器类型(Response Type) | 低通 | |
| 设计方法(Design Method) | 等纹波 | |
| 滤波器阶数(Filter Order) | 1024 | |
| 频率规格Wpass参数(Frequency Spec Wpass) | 0.4082 | 归一化 |
| 频率规格Wstop参数(Frequency Spec Wstop) | 0.6012 | 归一化 |
| 数量规格Wpass参数(Magnitude Spec Wpass) | 1 | |
| 数量规格Wstop参数(Density Factor) | 40000 | |
| 密度因子(Density Factor) | 16 | |
| 通带波纹(Passband Ripple) | +/-0.012dB | |
| 阻带衰减(Stopband Attenuation) | 147dB |
由于滤波器系数是对称的，只要存储一半的系数，可以使用只读存储器大小为1024X24b(系数位宽24位)对生成的原型滤波器系数进行存储。
在本发明实施例中可以采用现有技术确定原型滤波器表的初始位置和原始采样数据存储的初始位置，本发明不做限定。
由于确定原型滤波器表的初始位置和原始采样数据存储的初始位置的所需的时间是可以预先确定的，因此，S2的持续时间也是可以预先确定的，在一个具体地实现过程中，第二状态的持续时间为第一指定数量工作时钟周期。具体地，该第一指定数量可以为9。在具体实施时，可以设定一个计数器来对工作时钟mclk的周期进行计数，当计数到第一指定数量工作时钟周期时，第二状态结束。例如，第一指定数量为9时，采用状态延时计数器state_count从0开始计算，当state_count＝＝CNT2(CNT2值设为8)时，第二状态结束。第二状态结束时，状态延时计数器清零。
【第三状态】
在第二状态结束后，状态控制器输出第三状态控制信号至所述第一计算单元，触发系统进入第三状态S3。
第三状态内，第一计算单元根据原型滤波器表的初始位置确定本次滤波的插值系数累加和，第二计算单元根据原始采样数据存储的初始位置确定本次滤波的插值系数与原始采样数据乘积的累加和。
作为一种具体实施方案，所述第一计算单元可以包括一个或多个乘法器；所述乘法器用于根据原型滤波器系数、插值系数和原型滤波器系数之间的位置差，分时完成拉格朗日插值算法中的乘法运算。
作为一种较佳实施例，所述第一计算单元可以包括第一乘法器、第二乘法器和第四计算单元；
所述第一计算单元根据原型滤波器表的初始位置确定原型滤波器系数在原型滤波器表的位置，并在该位置连续读取4个相邻的原型滤波器系数h0～h3；还根据原型滤波器表的初始位置确定插值系数和原型滤波器系数h0的位置差；
所述第一乘法器和第二乘法器用于在第1～n-1个工作时钟内，根据所述原型滤波器系数h0～h3、插值系数和原型滤波器系数h0之间的位置差，分时完成变形后的拉格朗日插值算法中的乘法运算，每个乘法器在每个工作时钟周期内完成一组乘法运算；
在第n个工作时钟内，所述第四计算单元将第一乘法器和第二乘法器在第n-1个工作时钟输出的计算结果进行相加得到插值系数。
所述第二计算单元可以包括第三乘法器，所述第三乘法器用于在第n+1个工作时钟内，计算插值系数与原始采样数据乘积的累加和。
所述第一计算单元还包括第五计算单元，用于依次将所述第一计算单元产生的插值系数进行累加运算，得到所述插值系数累加和。
其中，所述第一计算单元首先获取原型滤波器系数在原型滤波器表的位置，并在该位置连续取4个系数供插值滤波计算。插值滤波计算可以采用拉格朗日插值算法实现。图4为本发明实施例中拉格朗日插值系数图，其中系数h0～h3即为从原型滤波器表中连续取出的4个相邻的原型滤波器系数。
采用下式计算原型滤波器系数在原型滤波器表的位置：
pos＝pos+step
其中，step代表转换因子，即步长，表示比例检测输出比值左移k位(k＝6)，k的大小决定步长，也就是决定滤波阶数，最终决定滤波器的计算精度。pos代表当前系数位置。
在计算初始时先将S2状态下获得的原型滤波器表的初始位置值赋予pos再计算，即当前系数位置pos总是由上一组系数位置pos和转换因子step确定。其中pos在本发明中为36位，高14位(pos[35:22])为整数部分，即原型滤波器表中当前系数位置，通过这个当前系数位置查询原型滤波器表获取当前一组连续的h0～h3原型滤波器系数用于插值计算。低22位(pos[21:0])为小数部分，表示插值系数和h0之间的位置差，即图4中的D值。当每次计算新的目标采样点时，pos值需要用S2状态计算出的原型滤波器表的初始位置值重新初始化后再计算。
第一乘法器和第二乘法器根据原型滤波器系数h0～h3、插值系数和h0之间的位置差D以及拉格朗日插值算法，分时完成拉格朗日插值算法中的乘法运算。
以现有技术中常用的三阶拉格朗日插值算法为例，三阶拉格朗日插值算法的常用计算公式为：
coef＝[–(D–1)*(D–2)*(D–3)/6]*h0
+[D*(D–2)*(D–3)/2]*h1
+[–D*(D–1)*(D–3)/2]*h2
+[D*(D–1)*(D–2)/6]*h3
其中，coef表示插值系数，D表示插值系数和h0之间的位置差。
上式中包含12个乘法运算，因此现有技术实现这样的运算需要用到多达12个乘法器。发明人发现，上式可以看作4组加数求和，且每组加数均为4组乘数相乘的积，因此为了减少乘法器的个数，实现分时复用乘法器的目的，作为一种具体实施方式，可以采用4个乘法器，每个乘法器分时做3次乘法运算而求得一组加数，最后再将4个乘法器的最终输出结果相加求得coef值。
作为一种更优的实施方式，本发明实施例将上述拉格朗日插值计算公式做变形处理，使得本系统根据变形后的公式计算时，可以尽量少的使用乘法器相乘求积，而作为乘法器的输入的每个乘数，均可以是几组加数相加的和或者是几组乘数相乘的积。由此则可在配置乘法器时，根据加数的个数和相乘的积选择乘法器的数量，并确定各个乘法器的分时复用过程。
因此，发明人将上式分别以h0、h1为一组，以h2、h3为一组，分组提取公因式变形得到下式：
coef＝(D–2)*(D–3)/2*[-(D-1)*h0/3+D*h1]+D*(D-1)/2*[-(D-3)*h2+(D-2)*h3/3]
变形后的拉格朗日插值算式中包含2组共8个乘法运算。根据乘号将各乘号前后的乘数，分别作为乘法器的输入，一个乘号前后的乘数，在一个工作时钟周期内完成乘法运算。由此，可选择2个乘法器，每个乘法器分时完成4个乘法运算。可见，本发明实施例中将传统的拉格朗日算法变形以减少乘法运算次数，并利用尽量少的乘法器，分时完成乘法运算，可大大减少乘法器的个数，并提高每个乘法器的利用率。
显然，本发明的这种设计思路和方法不仅适用于本实施例中的三阶拉格朗日算法，亦可适用于其它拉格朗日算法的计算情形。
在一个具体的实现过程中，n可以大于或者等于5。为清楚描述本发明的核心思想，以下以n＝5为例。此时，用Cycle0～Cycle4分别代表n＝5个工作时钟周期。
在Cycle0～Cycle3内，所述第一乘法器和所述第二乘法器根据原型滤波器系数h0～h3、插值系数和原型滤波器系数h0之间的位置差D，分时完成拉格朗日插值算法中的乘法运算，计算过程可以如下表所示。其中，输入a和输入b分别代表乘法器的两个输入(两个乘数)。
第一乘法器
第二乘法器
| 时钟 | Cycle0 | Cycle1 | Cycle2 | Cycle3 |
| 输入a | D | -(D-1) | (D-2) | D*(D-1)/2 |
| 输入b | (D-1)/2 | h0/3 | h3/3 | -(D-3)*h2+(D-2)*h3/3 |
| 输出 | D*(D-1)/2 | -(D-1)*h0/3 | (D-2)*h3/3 | D*(D-1)/2*[-(D-3)*h2+(D-2)*h3/3] |
在Cycle4时，第四计算单元将两个乘法器在Cycle3的计算输出相加得到插值系数coef：(D–2)*(D–3)/2*[-(D-1)*h0/3+D*h1]+D*(D-1)/2*[-(D-3)*h2+(D-2)*h3/3]。
这样依次循环计算，从当前初始位置直到系数表尾结束，算到多少个插值系数，就代表多少阶滤波，以实际计算为准。
需要说明的是，在具体实施时，还可以根据乘数的准备情况，并充分考虑最大时效地利用乘法器，在每个Cycle为上述乘法器的输入a和输入b配置乘数，而不限于上表所列情形。例如，如果D值和h0、h1值在Cycle0到来时已经准备好，则上表所列的第一乘法器或第二乘法器在Cycle0和Cycle1进行的乘法计算可以互换。
当上述插值系数coef生成后，第五计算单元将插值系数进行累加得到插值系数累加和。累加公式如下：
coef_accum
其中coef_accum是插值系数的累加值，coef(i)为第i个插值系数值。
当上述插值系数coef生成后，第三乘法器用于在第n+1个工作时钟内(n＝5时，为Cycle5)，计算插值系数与原始采样数据乘积的累加和。
计算公式为：
其中samp_accum为插值系数和输入采样数据乘累加值，coef(i)为第i个插值系数值，sample(i)为第i个输入采样数据(当为双声道音频数据处理时，则可以为24位左声道或24位右声道数据)。
可以根据S2中获得的采样数据存储的初始位置在存储器中读取原始采样数据；原始采样数据存储在SRAM中，通过地址控制器来读写数据。本发明中使用128X48b，音频数据为24位双通道，深度128。
在本发明实施例中，读取原始采样数据与计算插值系数是两个并行的过程，相互之间不发生干扰。
在具体实施时，第三乘法器的计算过程可以如下表所示。其中，输入a和输入b分别代表第三乘法器的两个输入(两个乘数)。
第三乘法器
| 时钟 | Cycle5 | Cycle10 | Cycle11 |
| 输入a | coef(0) | coef(1) | coef(2) |
| 输入b | sample(0) | sample(1) | sample(2) |
| 输出 | coef(0)*sample(0) | coef(1)*sample(1) | coef(2)*sample(2) |
累加结果如下：
由于本实施例中插值系数需要5个cycle完成计算，因此可以每次在计算下一个插值系数的第一个cycle(Cycle5，Cycle10…)的时刻取插值系数和输入原始采样数据，做乘累加处理。
可以理解的是，每次计算出来的插值系数在接下来的5个cycle内将保持，当计算出新的插值系数时，将其修改为新的插值系数。因此在下一个插值系数计算时，即在下一个5个cycle周期的cycle0时计算累加和。计算插值系数和计算累加值这两件事并行。
以上cycle都为工作时钟。双声道音频数据处理中，左右声道计算方法一样，即分别计算出samp_accum_l和samp_accum_r。
需要说明的是，在本发明实施例中，原型滤波器表中有很多个系数，从当前初始位置直到系数表尾结束，有多少个系数，就代表多少阶滤波，以实际计算为准。比如最终计算出10个插值系数(每个都是通过不同组的h0～h3和D值计算出)，那么就是10阶，需要从采样数据存储器中取10个数据和这10个插值系数进行乘累加。
由上述内容可知，在本发明的一种优选实施例中，仅使用了3个乘法器，就完成了全部的运算过程，显著降低了硬件成本。
【第四状态】
在第三状态结束后，状态控制器输出第四状态控制信号至所述除法器，触发系统进入第四状态S4。
第四状态内，除法器根据插值系数累加和以及插值系数与原始采样数据乘积的累加和，确定目标采样数据。第四状态的持续时间为第二指定数量工作时钟周期。具体地，该第二指定数量可以是78。
由于不同的输入输出采样比，计算出的插值系数的个数是不一样的，即阶数是不一样的，可以进行归一化处理。
作为一种优选实施例，可以复用所述除法器进行归一化计算，以输出目标采样数据。归一化计算公式为：
filter_out＝samp_accum/coef_accum；
其中filter_out为目标采样数据，samp_accum为插值系数和原始采样数据乘累加和(双声道时，为samp_accum_l或samp_accum_r)，coef_accum是插值系数的累加和。
当所述状态控制器计数第四状态的持续时间到来时，则发出第一状态控制信号，使系统进入第一状态S1，从而系统等待新的采样点到来时(输出采样时钟的上升沿到来)，以进入S2开始新的采样点的重采样计算，并按上述顺序依次循环。
作为一种较佳实施例，当状态控制器检测到使能信号resample_en的下降沿到来时，状态控制器可以控制系统进入空闲状态S0。
本发明实施例提供的数据处理系统，通过状态控制器输出第一状态信号，触发系统进入第一状态，在该状态内，除法器确定输入输出频率采样比，然后，在输出采样时钟的上升沿，状态控制器输出第二状态控制信号，触发系统进入第二状态，第二状态内，初始位置确定单元根据输入输出频率采样比确定原型滤波器表的初始位置和原始采样数据存储的初始位置，然后，在第二状态结束后，状态控制器输出第三状态控制信号，触发系统进入第三状态，第三状态内，第一计算单元采用两个乘法器分时复用，以根据原型滤波器表的初始位置确定插值系数累加和，以及第二计算单元采用一个乘法器，以根据原始采样数据存储的初始位置确定插值系数与原始采样数据乘积的累加和；最后，在第三状态结束后，状态控制器输出第四状态控制信号，触发系统进入第四状态，第四状态内，除法器根据插值系数累加和以及插值系数与原始采样数据乘积的累加和，确定目标采样数据，至此完成一个采样点的重采样计算，在整个计算过程中，乘法器和除法器在不同的状态或工作时钟周期内复用，因此，降低了硬件的数量，减少了芯片的面积，明显降低了生产成本，解决了现有技术中利用常规方式计算采样频率将会用到大量的乘法器、除法器等硬件，芯片面积较大，成本很高的问题。
图5为本发明实施例提供的数据处理方法的流程图，如图5所示，本发明实施例提供一种数据处理方法，在一个采样点的重采样过程中，控制同一个除法器在不同的工作状态下进行多次运算；可以包括如下步骤：
101、在第一状态下，采用所述除法器确定输入输出频率采样比；
作为一种较佳实施方式，在本工作状态下，首先根据图2所示工作时钟mclk和输入采样时钟clkin来确定第三指定数量的输入采样周期对应的第一时钟数，并根据工作时钟mclk和输出采样时钟clkout来确定第三指定数量的输出采样周期对应的第二时钟数。然后，除法器可以将第一时钟数与第二时钟数相除，得到输入输出频率采样比。
所述第一时钟数可以是第三指定数量的输入采样周期对应的工作时钟周期个数，例如，通过工作时钟mclk计数1024个输入采样周期对应的工作时钟周期的个数。所述第二时钟数可以是第三指定数量的输出采样周期对应的工作时钟周期个数，例如，通过工作时钟mclk计数1024个输出采样周期对应的工作时钟周期的个数。
在具体实施时，本领域技术人员可以综合考虑数据准确度、芯片性能和芯片的面积大小，自行设定所述第三指定数量。
所述除法器将第一时钟数与第二时钟数相除，得到输入输出频率采样比的公式如下：
输入输出频率采样比＝第一时钟数/第二时钟数＝fout/fin
其中，fin代表原始采样数据频率，fout代表目标采样数据频率。
在具体实施时，时钟信号可能出现抖动、延迟等现象，作为一种较佳实施方式，经由除法器计算得到的输入输出频率采样比可以进行比例检测处理，以得出需要对输入采样样本进行上或下变换的输入输出频率采样比。为了进一步消除输入输出采样时钟的抖动，还可以对比例检测处理后得到的输入输出频率采样比进行移动平均滤波，得到优化后的输入输出频率采样比。
102、在第二状态下，根据所述输入输出频率采样比确定原型滤波器表的初始位置和原始采样数据存储的初始位置；
作为一种较佳实施例，当检测到新的采样点到来时，从第一状态转换到第二状态。在第二状态下，根据输入输出频率采样比确定原型滤波器表的初始位置和原始采样数据存储的初始位置。
在本发明实施例中，第二状态的持续时间为第一指定数量工作时钟周期。具体地，该第一指定数量可以为9。
103、在第三状态下，根据所述原型滤波器表的初始位置确定插值系数累加和，以及根据所述原始采样数据存储的初始位置确定插值系数与原始采样数据乘积的累加和；
在第二状态结束后，即进入第三状态。在第三状态内，根据原型滤波器表的初始位置确定插值系数累加和，以及根据原始采样数据存储的初始位置确定插值系数与原始采样数据乘积的累加和。
在第三状态下，采用一个或多个乘法器，根据原型滤波器表中的原型滤波器系数、插值系数和原型滤波器系数之间的位置差，分时完成拉格朗日插值算法中的乘法运算。
作为一种优选实施，可以根据尽量减少算法中的乘法运算次数，并利用尽量少的乘法器分时完成乘法运算的原则，对本领域内常用的拉格朗日插值算法公式进行变形。并根据变形后的拉格朗日算法公式中所包含的加数的个数和相乘的积选择乘法器的数量，确定各个乘法器的分时复用过程。
作为一种具体实施例，当采用常用的三阶拉格朗日插值算法时，可以采用两个乘法器分时完成变形后的拉格朗日插值算法公式中的乘法运算。其中，
首先，根据原型滤波器表的初始位置确定原型滤波器系数在原型滤波器表的位置，并在该位置连续读取4个相邻的原型滤波器系数h0～h3；还根据原型滤波器表的初始位置确定插值系数和原型滤波器系数h0的位置差D；
其次，在本状态下的第1～n-1个工作时钟内，采用两个乘法器根据所述原型滤波器系数h0～h3、插值系数和原型滤波器系数h0之间的位置差，分时完成变形后的拉格朗日插值算法中的乘法运算，每个乘法器在每个工作时钟周期内完成一组乘法运算；
接着，在第n个工作时钟内，将第一乘法器和第二乘法器分别在第n-1个工作时钟输出的计算结果进行相加得到插值系数。
然后，采用第三个乘法器在第n+1个工作时钟周期内，计算插值系数与原始采样数据乘积的累加和。
并且，在插值系数生成后，还依次将插值系数进行累加运算，得到插值系数累加和。
104、在第四状态下，采用所述除法器根据所述插值系数累加和以及所述插值系数与原始采样数据乘积的累加和，确定目标采样数据。
作为一种较佳实施例，第四状态的持续时间为第二指定数量工作时钟周期。具体地，除法器将插值系数与原始采样数据乘积的累加和与插值系数累加和相除，得到目标采样数据。
105、第四状态结束后，返回步骤101，或进入空闲状态。
作为一种具体实施方式，可以在系统上电后即进入第一状态S1，则在第四状态结束后，返回步骤101，进入第一状态；
作为另一种实施方案，可具有空闲状态。即，当检测到使能信号无效时，进入空闲状态。当使能信号有效时，返回步骤101进入第一状态。
其中，在本数据处理方法的初始状态下，检测使能信号是否有效，有效则执行步骤101；在步骤101～105执行过程中均可随时检测使能信号是否无效，一旦无效，则停止当前步骤执行，进入空闲状态。
本发明实施例所提供的数据处理方法的其它具体执行过程可参考前述数据处理系统的内容，本处不在赘述。
本发明实施例提供的数据处理方法，在第一状态内，采用一个除法器确定输入输出频率采样比，在第二状态内，根据输入输出频率采样比确定原型滤波器表的初始位置和原始采样数据存储的初始位置，在第三状态内，根据原型滤波器表的初始位置确定插值系数累加和，以及根据原始采样数据存储的初始位置确定插值系数与原始采样数据乘积的累加和；其中可以采用一个或多个乘法器根据原型滤波器表中的原型滤波器系数、插值系数和原型滤波器系数之间的位置差，分时完成拉格朗日插值算法中的乘法运算，在第四状态内，复用所述除法器根据插值系数累加和以及插值系数与原始采样数据乘积的累加和，确定目标采样数据，至此完成一个采样点的重采样计算，在整个计算过程中，乘法器和除法器在不同的状态或工作时钟周期内复用，因此，降低了硬件的数量，减少了芯片的面积，明显降低了生产成本，解决了现有技术中利用常规方式计算采样频率将会用到大量的乘法器、除法器等硬件，芯片面积较大，成本很高的问题。
本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种数据处理方法，在一个采样点的重采样过程中，分时复用乘法器，以在不同的工作时钟周期内，根据原型滤波器系数、插值系数和原型滤波器系数之间的位置差，分时完成拉格朗日插值算法中的乘法运算。
2.如权利要求1所述数据处理方法，其特征在于，预先对所述拉格朗日插值算法的计算公式变形，使得变形后的拉格朗日插值算法公式中的乘法次数少于变形前，且每个乘数均可以是几组加数相加的和或者是几组乘数相乘的积；
根据变形后的拉格朗日插值算法公式中所包含的加数的个数和相乘的积选择乘法器的数量，并确定乘法器的分时复用过程。
3.如权利要求2所述方法，其特征在于，所述拉格朗日插值算法公式为：
coef＝[–(D–1)*(D–2)*(D–3)/6]*h0
+[D*(D–2)*(D–3)/2]*h1
+[–D*(D–1)*(D–3)/2]*h2
+[D*(D–1)*(D–2)/6]*h3
所述变形后的拉格朗日插值算法公式为：
coef＝(D–2)*(D–3)/2*[-(D-1)*h0/3+D*h1]+D*(D-1)/2*[-(D-3)*h2+(D-2)*h3/3]
其中，coef表示插值系数，h0～h3为原型滤波器系数，D表示插值系数和h0之间的位置差。
4.如权利要求3所述方法，其特征在于，所述乘法器有两个，分别为第一乘法器和第二乘法器；
根据原型滤波器表的初始位置确定原型滤波器系数在原型滤波器表的位置，并在该位置连续读取4个相邻的原型滤波器系数h0～h3，还根据原型滤波器表的初始位置确定插值系数和原型滤波器系数h0的位置差；
所述第一乘法器和第二乘法器用于在第1～n-1个工作时钟周期内，根据所述原型滤波器系数h0～h3、插值系数和原型滤波器系数h0之间的位置差，分时完成变形后的拉格朗日插值算法中的乘法运算，每个乘法器在每个工作时钟周期内完成一组乘法运算；
在第n个工作时钟内，将第一乘法器和第二乘法器在第n-1个工作时钟输出的计算结果进行相加得到插值系数。
5.如权利要求1至4中之一所述方法，其特征在于：在所述采样点的重采样过程中，采用同一个除法器在不同的工作状态下进行多次运算；其中，
在第一状态下，采用所述除法器确定输入输出频率采样比；
在第四状态下，采用所述除法器根据插值系数累加和以及插值系数与原始采样数据乘积的累加和，确定目标采样数据。
6.如权利要求5所述方法，其特征在于：所述工作状态还包括第二状态和第三状态，其中；
在第二状态下，根据所述输入输出频率采样比确定原型滤波器表的初始位置和原始采样数据存储的初始位置；
在第三状态下，根据所述原型滤波器表的初始位置确定插值系数累加和，以及根据所述原始采样数据存储的初始位置确定插值系数与原始采样数据乘积的累加和；并且在该状态下，分时复用所述乘法器，以在不同的工作时钟周期内，根据原型滤波器系数、插值系数和原型滤波器系数之间的位置差，分时完成拉格朗日插值算法中的乘法运算；
一次第一状态至第二状态至第三状态至第四状态的依次状态转换过程，对应一个采样点的重采样过程。
7.如权利要求6所述方法，其特征在于：所述原型滤波器表通过MATLAB的滤波器设计和分析工具实现，一个由32个相位组成，每个相位32阶，共计1024阶的低通等纹波滤波器，其原型滤波器系数生成参数为：
8.一种数据处理系统，其特征在于：包括第一计算单元；
所述第一计算单元包括一个或多个乘法器，用于在一个采样点的重采样过程中，分时复用乘法器，以在不同的工作时钟周期内，根据原型滤波器系数、插值系数和原型滤波器系数之间的位置差，分时完成拉格朗日插值算法中的乘法运算。
9.如权利要求8所述系统，其特征在于：所述乘法器有两个，分别为第一乘法器和第二乘法器，所述第一计算单元还包括第四计算单元；
所述第一计算单元根据原型滤波器表的初始位置确定原型滤波器系数在原型滤波器表的位置，并在该位置连续读取4个相邻的原型滤波器系数h0～h3；还根据原型滤波器表的初始位置确定插值系数和原型滤波器系数h0的位置差；
所述第一乘法器和第二乘法器用于在第1～n-1个工作时钟内，根据所述原型滤波器系数h0～h3、插值系数和原型滤波器系数h0之间的位置差，分时完成变形后的拉格朗日插值算法中的乘法运算，每个乘法器在每个工作时钟周期内完成一组乘法运算；
在第n个工作时钟内，所述第四计算单元将第一乘法器和第二乘法器在第n-1个工作时钟输出的计算结果进行相加得到插值系数。
10.如权利要求8或9所述系统，其特征在于：所述系统还在所述采样点的重采样过程中，采用同一个除法器在不同的工作状态下进行多次运算，其还包括状态控制器、除法器、第二计算单元、初始位置确定单元；
所述状态控制器用于控制所述系统进入不同的工作状态；
所述系统在第一状态内，所述除法器确定输入输出频率采样比；
所述系统在第二状态内，所述初始位置确定单元根据所述输入输出频率采样比确定原型滤波器表的初始位置和所述原始采样数据存储的初始位置；
所述系统在第三状态内，所述第一计算单元根据所述原型滤波器表的初始位置确定插值系数累加和，以及所述第二计算单元根据原始采样数据存储的初始位置确定插值系数与原始采样数据乘积的累加和；
所述系统在第四状态内，所述除法器根据所述插值系数累加和以及所述插值系数与原始采样数据乘积的累加和，确定目标采样数据。
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