CN101228583A - 用于纠错的装置、方法和程序 - Google Patents

Abstract

本发明即使对随机误差选择高纠正能力，也不会使对于超过检测能力的长度的连续误差的误纠正的概率上升。本发明提供用于对行方向的C1码和列方向的C2码构成的积码块的错误进行纠正的装置。首先，C1解码器对C1码中的偶数号的字节构成的偶数C1、和C1码中的奇数号的字节构成的奇数C1的每一个进行C1纠正。例如，在设C1码的最小代码间距为7时，C1纠正被进行直至3字节。接着，C2解码器在对于偶数C1和奇数C1的C1纠正的结果的任意一个为不能纠正的情况下，在一个为3字节纠正而另一个为不能纠正或者3字节纠正的情况下，在C2纠正中进行消失纠正。

Description

用于纠错的装置、方法和程序

技术领域

本发明涉及用于纠正从磁带等记录介质读出的数据的错误，更详细的说涉及用于利用积码块来纠正数据的错误的装置等。

背景技术

在对记录介质进行数据的写入或读出的数据记录再现装置中，一般进行错误的检测和纠正，以便不会由于数据的错误而产生重大的故障。特别是近年来，从提高数据的可靠性或数据记录的高密度化的观点出发，广泛进行基于积码的纠错。

积码可以定义为通过将用户数据配置为行列状，在行方向以及列方向上配置奇偶校验码来构成的行列状的码。而且，通常积码由行方向的C1码和列方向的C2码构成，在C1码中包含作为用于纠正该错误的奇偶校验(parity)码的C1奇偶校验，在C2码中包含作为用于纠正该错误的奇偶校验码的C2奇偶校验。在这样的积码中，实际的纠错按照基于C1奇偶校验的C1码的纠正(C1纠正)、按照基于C2奇偶校验的C2码的纠正(C2纠正)的顺序进行。通过这样的纠正方法，由于在C1纠正中不能纠正的行可以在C2纠正中通过消失纠正来纠正，所以可以纠正较多的错误。

而且，作为这样的积码的纠正方法，以往提出了多种方法(例如，参照专利文献1，2)。

专利文献1：特开平11-203615号公报(第5-7页，第2图)

专利文献2：特开平11-203797号公报(第8、9页，第2图)

发明内容

发明要解决的问题

然而，近年来，由于数据记录再现装置的大容量化，随机误差的发生率有上升的倾向。对于这样的随机误差的发生率的上升，在积码中一般通过选择更高的C1纠正能力来对应。

但是，在能够发生的误差中，不仅有这样的随机误差，而且还有因为记录介质上的伤或磁头(head)不良等引起的连续产生的连续误差(burst error)，在仅考虑随机误差而选择了高C1纠正能力的情况下，还存在对于超过检测能力的长度的连续误差，误纠正的概率上升的问题。

以LTO(线性磁带开放：Linear Tape-Open)磁带驱动中的纠错方法为例说明该问题。而且，LTO是IBM、惠普(ヒユ一レツトパツカ一ド)、希捷(シ一ゲイトテクノロジ(現カンタム))三个公司共同商定的磁带格式。

一般的，纠错码对于最小代码间距dmin，可以纠正满足dmin≥2t+d+1的关系的t字节的错误，并且检测t+d字节的错误。

因此，在以往的LTO磁带驱动的纠错方法中，首先，设C 1码的最小代码间距dmin＝7，为了提高检测能力采用了t＝2(可以纠正2字节的错误)，并且d＝2(能够检测4字节的错误)的分配。于是，一边检测3字节以上的错误，一边对于不能纠正的C1码用C2码进行消失纠正。

然而，对于C1码，为了提高纠正能力设t＝3(可以纠正3字节的错误)时，d＝0(可以检测3字节的错误)。即，与能够纠正2字节的错误的情况相比，虽然纠错能力提高，但是错误检测能力降低。其结果，误纠正概率上升。该误纠正概率的上升对于消耗C2码的纠正能力的连续误差成为问题。即，C1码的误纠正概率的上升传播到C2码，并且C2码的误纠正概率也上升。在C2码中产生了误纠正的情况下，由于数据被发送到主机(host)而未识别是误纠正的情况，所以产生故障。因为必须避免由于误纠正而产生故障的概率的上升，所以原样选择3字节纠正在实用上存在问题。

这里，如果对专利文献1、2的发明进行考察，则它们中的任何一个都是以磁头从磁道脱落的问题为对象，通过用两个磁头读取磁带上的同一C1码并比较它们，例如通过采用可纠正的一个，降低误纠正概率。即，没有对提高了随机误差的纠正能力时的连续误差的误纠正概率的上升提出任何解决对策。结果，在专利文献1、2中，存在不能降低对于这样的连续误差的误纠正概率的问题。

本发明是为解决上述的技术问题而完成的，其目的是，对于随机误差即使选择高纠正能力，对于超过检测能力的长度的连续误差的误纠正的概率也不上升。

解决课题的手段

基于有关的目的，在本发明中，参照对于成对的两个字节列的第一纠正的结果的两者，根据该纠正的程度进行第二纠正。即，本发明的第一装置，用于纠正包含第一方向的第一字节列和第二方向的第二字节列的积码块中的错误，其中包括：第一解码器，纠正第一字节列中的偶数号的字节构成的第一部分列、和第一字节列中的奇数号的字节构成的第二部分列的各个部分列中的错误；以及第二解码器，根据第一部分列中的纠正的第一程度和第二部分列中的纠正的第二程度的组合，纠正第二字节列。

而且，本发明也可以作为参照对于构成码列的多个部分列的第一纠正的结果，并且根据该纠正的程度的组合进行第二纠正的装置。这时，本发明的第二装置用于纠正包含第一方向的第一码列和第二方向的第二码列的积码块中的错误，其中包括：第一解码器，纠正构成第一码列的多个部分列的每一个中的错误；以及第二解码器，根据多个部分列的纠正程度的组合来纠正第二码列。

而且，本发明也可以作为参照对于构成码列的多个部分列的纠正的结果，根据该纠正的程度的组合判断是否已误纠正的方法。这时，本发明的方法是用于识别包含第一方向的第一码列和第二方向的第二码列的积码块中的错误的方法，该方法包括：对构成第一码列的多个部分列的每一个中的错误进行纠正的步骤；存储多个部分列中的纠正程度的步骤；以及在对多个部分列中的一个部分列存储的纠正程度为规定的水平以上的情况下，通过参照对多个部分列中的其它部分列存储的纠正程度，判断第一码列是否已被误纠正的步骤。

这里，也可以对判断为已误纠正的行进行消失纠正。即，也可以构成为还包含在判断出第一码列已被误纠正的情况下，将该第一码列的位置设为消失位置后，纠正第二码列的步骤。

另一方面，本发明也可以作为使计算机实现规定的功能的程序。这时，本发明的程序使计算机识别包含第一方向的第一码列和第二方向的第二码列的积码块中的错误，该程序使计算机执行：对构成第一码列的多个部分列的每一个中的错误进行纠正的处理；以及在多个部分列中的一个部分列的纠正程度为规定的水平以上的情况下，通过参照多个部分列中的其它部分列的纠正程度，判断第一码列是否已被误纠正的处理。

发明效果

按照本发明，即使对随机误差选择高纠正能力，也可以不使对于超出检测能力的长度的连续误差的误纠正的概率上升。

附图说明

图1是表示应用了本发明的实施方式的磁带驱动器的整体结构的方框图。

图2是用于说明从本发明的实施方式的磁带读出数据的样子的图。

图3是用于说明本发明的实施方式的子数据组的结构的图。

图4是表示本发明的实施方式中的C1纠正动作的流程图。

图5是用于对本发明的实施方式的子数据组附加标记进行说明的图。

图6是表示本发明的实施方式的C1纠正的结果和是否用C2纠正进行消失纠正的对应的图。

图7是表示本发明的实施方式的C2纠正的动作的流程图。

图8是表示对于连续误差的误纠正概率通过本实施方式被降低的曲线图。

图9是表示通过本实施方式随机误差不能纠正发生的概率不被影响的曲线图。

标号说明

10…磁带驱动器、11…磁带盘、12…磁带盘、13…磁带、14…磁头、15…读取通道、16…SRAM缓冲器、17…C1解码器、18…DRAM缓冲器、19…SRAM缓冲器、20…C2解码器、21…主机I/F

具体实施方式

以下，参照附图，详细地说明实施本发明的最佳实施方式(以下，称为“实施方式”)。

图1是表示应用本实施方式的磁带驱动器10的结构的图。该磁带驱动器10由以下部件构成：卷绕在磁带盘11和12上的一根磁带13；磁头14；读取通道15；SRAM缓冲器16；C1解码器17；DRAM缓冲器18；SRAM缓冲器19；C2解码器20；以及主机I/F(接口)21。

磁带盘11和12被未图示的电动机驱动，可以使架设在它们之间的磁带13相对于磁头14相对移动。

磁头14是进行对磁带13的数据写入和来自磁带13的数据读出的机构。而且，为了作图的方便，仅图示一个磁头14，但是在例如是LTO第1代/第2代时，则由8个写入磁头和8个读出磁头构成。

读取通道15将磁头14读取的数据送到SRAM缓冲器16。

SRAM缓冲器16是暂时存储被送来的数据的缓冲存储器。C1解码器17对存储在SRAM缓冲器16中的数据进行C1纠正。

DRAM缓冲器18是将从SRAM缓冲器16传送的数据作为后述的子数据组进行存储的存储缓冲器。

SRAM缓冲器19是为了取出被存储在DRAM缓冲器18中的一部分数据进行C2纠正而暂时存储的缓冲存储器。C2解码器20对SRAM缓冲器19中存储的数据进行C2纠正。

主机I/F21将完成了C1纠正、C2纠正的数据对主机机器发送。

接着，对本实施方式的磁带驱动器10的动作进行说明。

首先，对从磁带13读取数据，将其存储到DRAM缓冲器18为止的处理的流程进行说明。

图2表示LTO的第2代/第1代的磁带格式。

在该格式中，在磁带上，在与磁头0～7对应的磁轨0～7中记录CQ(Codeword Quad)0～7，这构成CQ组0。同样，还记录有CQ组1～63。

这些CQ0～7被分别分为前半部分和后半部分。然后，CQi的前半部分成为子数据组2i的第1行，CQi的后半部分成为子数据组(2i+1)的第1行(i＝0，1，…，7)。重复该处理，直至CQ组63。即，通过将从CQ组n得到的规定的数据设为子数据组的第n行，形成64行构成的16个子数据组。

这里，参照图3说明子数据组的结构。

在LTO磁带驱动器中，纠错以子数据组为单位来进行。即，这时的纠错码是行方向的C1码和列方向的C2码构成的积码。而且，作为与LTO格式有关的特征，举出以下这一点，即在C1码中有偶数号的字节构成的码(以下称为“偶数C1”)、和奇数号的字节构成的码(以下称为“奇数C1”)这两个。

具体来说，子数据组在行方向上有480字节，所以被分为240字节的偶数C1和奇数C1。而且，在各C1码中包含C1奇偶校验。C1奇偶校验由于在偶数C1和奇数C1中为12字节，所以各奇偶校验为6字节。即，对于偶数C1，通过偶数号的字节构成的C1奇偶校验6字节进行C1纠正，对于奇数C1，通过奇数号的字节构成的C1奇偶校验6字节进行C1纠正。

另一方面，子数据组在列方向上为64字节，所以C2码为64字节。而且，在C2码中包含10字节的C2奇偶校验。

接着，参照图4，对C1纠正的动作进行详细的说明。而且，这里，对图2的CQ0～7的例如前半部分的处理进行说明。

首先，磁头14在8磁道同时读取8行的数据，读取通道1 5将该数据存储在SRAM缓冲器16中(步骤101)。

由此，开始由C1解码器17进行的C1纠正的处理。

在LTO的情况下，如上所述，由于在C1码中有偶数C1和奇数C1，所以从8行的数据得到16个C1码。因此，C1解码器17计算这16个C1码的校验子(syndrome)(步骤102)。

接着，C1解码器17从C1码的校验子计算错误位置和值，并且纠正被存储在SRAM缓冲器16中的C1码(步骤103)。然后，通过该纠正，判断是否C1码的某些字节已被纠正(步骤104)。

其结果，在未被纠正的情况下或者在1-2字节被纠正的情况下(“0-2字节纠正”的情况)，原样进入步骤107。另一方面，在3字节已被纠正的情况下( “3字节纠正”的情况)，对该C1码附加3字节纠正标记(步骤105)。而且，在不能纠正的情况下(“不能纠正”的情况)，对该C1码附加不能纠正标记(步骤106)。

之后，C1解码器17判断是否已处理了偶数C1和奇数C1的对(pair)(步骤107)，如果未处理，则重复步骤103～106的处理。由此，对于各个偶数C1、奇数C1，在成为了3字节纠正或者不能纠正的情况下，附加表示该情况的标记。

参照图5说明对这样的子数据组的标记的附加。如图所示，在子数据组中，设置有可以对每行附加四个标记的存储区域。这四个标记，是偶数C1的不能纠正标记和3字节纠正标记、奇数C1的不能纠正标记和3字节纠正标记。这些标记构成为例如初始值为 “0”，在附加有关的标记时值为“1”。

其次，再次返回图4继续说明C1纠正的动作。在步骤107中，判断为已处理了偶数C1和奇数C1的对时，将该处理后的一行的数据从SRAM缓冲器16传送到DRAM缓冲器18(步骤108)。

然后，最后判断在SRAM缓冲器16中是否已没有未处理的C1码(步骤109)。其结果，如果有未处理的C1码，则返回步骤103。另一方面，如果没有未处理的C1码，则结束处理。

而且，该图4的动作如上所述，设为对图2的CQ0～7的前半部分的处理，同样的处理对CQ0～7的后半部分以及CQ组1～63进行。由此，在DRAM缓冲器18中进行C1纠正，并且根据需要存储被附加了标记的子数据组。

在以上的纠正中，在每行，对于偶数C1、奇数C1分别进行纠正。然后，偶数C1的纠正结果和奇数C1的纠正结果作为对连续误差的纠正结果如果是发生率高的组合时，即使例如设为是可纠正，也判断为误纠正，并且在此后叙述的C2纠正中进行消失纠正。由此，可以降低对于连续误差的误纠正概率。

在图6中表示本实施方式的C1纠正的结果和在C2纠正中是否进行消失纠正的对应信息。

当然，如果偶数C1和奇数C1的任意一个都为不能纠正，则在C2纠正中进行消失纠正。此外，在本实施方式中，在偶数C1和奇数C1的其中一个是3字节纠正的情况下，根据另一个的纠正结果来决定是否在C2纠正中进行消失纠正。

具体来说，考虑到在另一个是不能纠正或者3字节纠正的情况下，3字节纠正为误纠正的可能性高，在C2纠正中进行消失纠正(施加斜线的部分)。相反，如果同样是3字节纠正，另一个是0-2字节纠正时，考虑到是误纠正的可能性低，所以采用基于3字节纠正的纠正结果来进行以后的处理。

而且，虽然不是对应信息中包含的内容，但是作为参考在图6的右栏外表示了对于连续误差的C1纠正结果的每个组合的发生率。即，本实施方式在C1纠正的结果的组合中，对于发生率为1％以上的情况，在C2纠正中进行消失纠正。

以下，参照图7对这样的C2纠正的动作进行说明。

首先，将图5所示的子数据组的标记部分从DRAM缓冲器18传送到SRAM缓冲器19(步骤201)。由此，C2解码器20存储被附加了不能纠正标记的C1码的位置(消失位置)(步骤202)。而且，存储包含有被附加了3字节纠正标记的C1码、和被附加了不能纠正或者3字节纠正标记的C1码的行的位置(消失位置)(步骤203)。

接着，将子数据组的数据部分从DRAM缓冲器18传送到SRAM缓冲器19(步骤204)。由于SRAM缓冲器19与DRAM缓冲器18相比容量少，所以子数据组的数据部分被分为几列而传送到SRAM缓冲器19，C2解码器20对存储在SRAM缓冲器19中的某几列的每一列进行步骤205～209的处理。

即，首先，C2解码器20计算C2码的校验子(步骤205)。而且，在步骤202或者203中判断在是否存储了消失位置(步骤206)。

其结果，在判断出已存储了消失位置的情况下，根据消失位置和校验子计算错误位置和值，并且纠正SRAM缓冲器19中存储的C2码(步骤207)。更详细地说，从消失位置求消失位置多项式，根据该消失位置多项式和校验子计算错误位置和值，并纠正C2码。另一方面，在判断为未存储消失位置的情况下，根据校验子计算错误位置和值，并且纠正存储在SRAM缓冲器19中的C2码(步骤208)。

即，在消失位置存在的情况下，进行不仅随机误差而且连续误差也进入视野的纠错，在没有消失位置的情况下，进行仅随机误差进入视野的纠错。而且，虽然未图示，但是，这里在判断为不能纠正的情况下，不进行纠正而对磁带驱动器10的未图示的控制单元报告错误。之后，在控制单元的控制下，磁带驱动器10进行错误恢复处理，如果不能恢复，则对主机机器报告错误。

接着，C2解码器20判断在SRAM缓冲器19内是否已没有未处理的C2码(步骤209)。其结果，如果有未处理的C2码，则返回步骤205。另一方面，如果没有未处理的C2码，则将处理完的C2码从SRAM缓冲器19写回至DRAM缓冲器18(步骤210)。

然后，判断在DRAM缓冲器18内是否还有未处理的C2码(步骤211)。其结果，如果还有未处理的C2码，则返回步骤204。另一方面，如果没有未处理的C2码，则结束处理。

然后，最后，DRAM缓冲器18内的数据经由主机I/F21被发送到主机机器。

通过以上处理，本实施方式的动作结束。

而且，在本实施方式中，设为对行方向的C1码进行C1纠正，然后对列方向的C2码进行C2纠正，但是不限于这样的结构。即，作为第一纠正的对象的码列、和作为第二纠正对象的码列不一定是行方向、列方向，任何方向都可以。

而且，在本实施方式中，由于以最小代码间距dmin＝7为前提，所以作为纠正结果，考虑“0-2字节纠正”、“3字节纠正”、“不能纠正”，进行了按照图6所示的对应关系的动作，但是不限于此。即，在对于成对的码列的纠正的程度为规定水平以上或者不能纠正的情况下，可以将规定水平以上的纠正作为误纠正来处理。

进而，在本实施方式中，将一个码列按照偶数号、奇数号的基准分为两个部分，分别对它们进行了第一纠正。但是，不一定需要按照偶数号和奇数号的基准分为两个部分列，而且，部分列的数量也不限于两个。即，也可以是以下结构，即将一个码列分为多个部分列，分别对这些多个部分列进行第一纠正，根据该纠正的结果的组合进行第二纠正。

如上所述，在本实施方式中，通过参照成对的两个C1纠正的结果，判断是否为误纠正。然后，对该判断结果中为误纠正的行，在C2纠正中进行消失纠正。由此，即使对随机误差选择高纠正能力，也可以不使对于连续误差的误纠正的概率上升。

接着，利用曲线说明本发明的效果。

图8是表示连续误差的发生率和C2纠正中的误纠正概率的关系的曲线图。

在图8(a)中，表示采用了以往的方式的情况。由该曲线可知，与在C1纠正中进行2字节纠正的情况相比，进行3字节纠正时在C2纠正中产生误纠正的概率高。

另一方面，在图8(b)中，表示采用了本发明的方式的情况。可知在C1纠正中进行3字节纠正时的误纠正概率与进行2字节纠正时的无纠正概率相比稍微上升，但是它们基本相等。

而且，图9是表示随机误差发生率和不能纠正的发生率的关系的曲线图。

在图9(a)中，表示与进行了2字节纠正的情况相比，进行了3字节纠正时，降低了不能纠正发生的概率。

另一方面，在图9(b)中，表示即使如本发明那样在一定条件下对3字节纠正进行了消失纠正，对于随机误差的不能纠正的发生率的降低效果也相同。

Claims (20)

1.一种装置，用于纠正包含第一方向的第一字节列和第二方向的第二字节列的积码块中的错误，其中包括：

第一解码器，纠正所述第一字节列中的偶数号的字节构成的第一部分列、和所述第一字节列中的奇数号的字节构成的第二部分列的各个部分列中的错误；以及

第二解码器，根据所述第一部分列中的纠正的第一程度和所述第二部分列中的纠正的第二程度的组合，纠正所述第二字节列。

2.如权利要求1所述的装置，

在所述第一程度和所述第二程度中，一个在规定的水平以上，另一个不能纠正的情况下，所述第二解码器在将所述第一字节列的位置设为消失位置后，纠正所述第二字节列。

3.如权利要求2所述的装置，

所述第一字节列的最小代码间距为7，所述规定的水平为3字节纠正。

4.如权利要求1所述的装置，

在所述第一程度和所述第二程度中，一个在第一水平以上，另一个在第二水平以上的情况下，所述第二解码器在将所述第一字节列的位置设为消失位置后，纠正所述第二字节列。

5.如权利要求4所述的装置，

所述第一字节列的最小代码间距为7，所述第一水平和所述第二水平的任意一个都为3字节纠正。

6.如权利要求1所述的装置，还包括：

磁头，读出被记录在带介质上的数据；以及

读取通道，通过将由所述磁头读出的数据配置在存储器上的规定的位置，生成所述积码块。

7.一种装置，用于纠正包含第一方向的第一码列和第二方向的第二码列的积码块中的错误，其中包括：

第一解码器，纠正构成所述第一码列的多个部分列的每一个中的错误；以及

第二解码器，根据所述多个部分列的纠正程度的组合来纠正所述第二码列。

8.如权利要求7所述的装置，

在所述多个部分列中的一个部分列的纠正程度为规定的水平以上时，如果其它部分列的纠正程度为不能纠正，则所述第二解码器在将所述第一码列的位置设为消失位置后，纠正所述第二码列。

9.如权利要求7所述的装置，

在所述多个部分列中的一个部分列的纠正程度为规定的水平以上时，如果其它部分列的纠正程度也为该水平以上，则所述第二解码器在将所述第一码列的位置设为消失位置后，纠正所述第二码列。

10.如权利要求7所述的装置，

所述多个部分列的每一个通过收集被分散在所述第一码列中的片断而构成。

11.一种方法，用于识别包含第一方向的第一码列和第二方向的第二码列的积码块中的误纠正，

该方法包括：对构成所述第一码列的多个部分列的每一个中的错误进行纠正的步骤；存储所述多个部分列中的纠正程度的步骤；以及

在对所述多个部分列中的一个部分列存储的纠正程度为规定的水平以上的情况下，通过参照对所述多个部分列中的其它部分列存储的纠正程度，判断所述第一码列是否已被误纠正的步骤。

12.如权利要求11所述的方法，

在所述判断的步骤中，在对所述其它部分列存储的纠正程度为不能纠正的情况下，判断为所述第一码列已被误纠正。

13.如权利要求11所述的方法，

在所述判断的步骤中，在对所述其它部分列存储的纠正程度为所述规定的水平以上的情况下，判断为所述第一码列已被误纠正。

14.如权利要求11所述的方法，

所述多个部分列的每一个通过收集被分散在所述第一码列中的片断而构成。

15.如权利要求11所述的方法，还包括：

在判断为所述第一码列已被误纠正的情况下，在将该第一码列的位置设为消失位置后，纠正所述第二码列的步骤。

16.一种程序，使计算机识别包含第一方向的第一码列和第二方向的第二码列的积码块中的错误，该程序使计算机执行：

对构成所述第一码列的多个部分列的每一个中的错误进行纠正的处理；以及

在所述多个部分列中的一个部分列的纠正程度为规定的水平以上的情况下，通过参照所述多个部分列中的其它部分列的纠正程度，判断所述第一码列是否已被误纠正的处理。

17.如权利要求16所述的程序，

在所述判断的处理中，在所述其它部分列的纠正程度为不能纠正的情况下，判断为所述第一码列已被误纠正。

18.如权利要求16所述的程序，

在所述判断的处理中，在所述其它部分列的纠正程度为所述规定的水平以上的情况下，判断为所述第一码列已被误纠正。

19.如权利要求16所述的程序，

所述多个部分列的每一个通过收集被分散在所述第一码列中的片断而构成。

20.如权利要求16所述的程序，还使计算机执行：

在判断为所述第一码列已被误纠正的情况下，在将该第一码列的位置设为消失位置后，纠正所述第二码列的处理。

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