JPH0512814A - 誤り訂正回路 - Google Patents
誤り訂正回路Info
- Publication number
- JPH0512814A JPH0512814A JP3161181A JP16118191A JPH0512814A JP H0512814 A JPH0512814 A JP H0512814A JP 3161181 A JP3161181 A JP 3161181A JP 16118191 A JP16118191 A JP 16118191A JP H0512814 A JPH0512814 A JP H0512814A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- error
- address
- error correction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】
【目的】ＣＤ−ＲＯＭのデータの誤り訂正における１セ
クタに対する誤り訂正の繰返し回数を増やし、データの
信頼性を高くするように誤り訂正の処理速度を速くす
る。 【構成】ドライブ・インタフェース６によって偶数・奇
数アドレスのデータをそれぞれメモリ３，４に出力し、
それぞれの１セクタのデータに対してシンドローム演算
回路１，２でシンドローム演算を別々に行う。 【効果】偶数アドレス、奇数アドレスのシンドローム演
算を同時に行なうことにより、従来の回路に比べて２倍
の処理速度が得られる。
クタに対する誤り訂正の繰返し回数を増やし、データの
信頼性を高くするように誤り訂正の処理速度を速くす
る。 【構成】ドライブ・インタフェース６によって偶数・奇
数アドレスのデータをそれぞれメモリ３，４に出力し、
それぞれの１セクタのデータに対してシンドローム演算
回路１，２でシンドローム演算を別々に行う。 【効果】偶数アドレス、奇数アドレスのシンドローム演
算を同時に行なうことにより、従来の回路に比べて２倍
の処理速度が得られる。
Description
【０００１】
【産業上の利用分野】本発明は誤り訂正回路に関し、特
にＣＤ−ＲＯＭのデータの誤り訂正回路に関する。
にＣＤ−ＲＯＭのデータの誤り訂正回路に関する。
【０００２】
【従来の技術】従来のＣＤ−ＲＯＭにおける誤り訂正回
路の一例を図２に示す。ＣＤドライブからのシリアル・
データをドライブ・インタフェース回路６が１バイト単
位のデータに変換しデータバス８ａを介してメモリ３ａ
に出力する。１セクタのデータのメモリへの出力が終了
したら、アドレス生成回路５とシンドローム演算回路１
ａをスタートする。
路の一例を図２に示す。ＣＤドライブからのシリアル・
データをドライブ・インタフェース回路６が１バイト単
位のデータに変換しデータバス８ａを介してメモリ３ａ
に出力する。１セクタのデータのメモリへの出力が終了
したら、アドレス生成回路５とシンドローム演算回路１
ａをスタートする。
【０００３】ＣＤ−ＲＯＭのデータのフォーマットは、
図３に示すように、偶数アドレスをＰＡＧＥ０、奇数ア
ドレスをＰＡＧＥ１とし、各ＰＡＧＥごとに横方向に０
から４２までの４３列、縦方向に０から２５までの２６
行に並び、残りのデータは、２６、２７行に横２６列に
並んでいる。２４、２５行はＰ符号、２６、２７行はＱ
符号になる。以後、横方向をＸ、縦方向をＹ、とすると
（Ｘ，Ｙ）のようにアドレスを表す。ＰＡＧＥ０の
（０，０）が０番地、ＰＡＧＥ０の（１，０）が２番地
というように、アドレスは横方向に増加する。
図３に示すように、偶数アドレスをＰＡＧＥ０、奇数ア
ドレスをＰＡＧＥ１とし、各ＰＡＧＥごとに横方向に０
から４２までの４３列、縦方向に０から２５までの２６
行に並び、残りのデータは、２６、２７行に横２６列に
並んでいる。２４、２５行はＰ符号、２６、２７行はＱ
符号になる。以後、横方向をＸ、縦方向をＹ、とすると
（Ｘ，Ｙ）のようにアドレスを表す。ＰＡＧＥ０の
（０，０）が０番地、ＰＡＧＥ０の（１，０）が２番地
というように、アドレスは横方向に増加する。
【０００４】誤り位置検出のためのシンドローム演算の
アドレス生成回路５の出力は、図３に示す様に、Ｑシー
ケンスでは、（０，０）から（２５，２５）まで縦、横
ともに１ずつ増加し、（２６，０）に移り、（４２，１
６）まで縦、横ともに１つずつ増加するモジュロ構造に
なっている。次に、（０，６），（０，２７）のＱ符号
に移る。これらの各アドレスのデータがメモリ３ａから
出力され、シンドローム演算回路１ａでシンドローム演
算を行う。これで、最小単位の１回の処理が終了する。
アドレス生成回路５の出力は、図３に示す様に、Ｑシー
ケンスでは、（０，０）から（２５，２５）まで縦、横
ともに１ずつ増加し、（２６，０）に移り、（４２，１
６）まで縦、横ともに１つずつ増加するモジュロ構造に
なっている。次に、（０，６），（０，２７）のＱ符号
に移る。これらの各アドレスのデータがメモリ３ａから
出力され、シンドローム演算回路１ａでシンドローム演
算を行う。これで、最小単位の１回の処理が終了する。
【０００５】この１回の処理の中に誤りが１ケ所の場合
には訂正を行えるので、シンドローム演算結果から誤り
位置算出回路１０ａで誤りアドレスを計算し、訂正回路
１１ａでメモリ３ａのデータの訂正を行う。また、２ケ
所以上誤りのある時には訂正は行えないが、Ｐの処理で
誤りが訂正され１ケ所だけの誤りになればＱの処理で訂
正を行える。２回目の開始アドレスは（０，１）から開
始する。以降、縦方向に開始アドレスが増加する。この
処理を２４回繰り返すことでＱの処理が終了する。Ｐシ
ーケンスは、（０，０）から（０，２５）まで縦に１ず
つ増加し、１回の処理が終了する。２回目の開始アドレ
スは（１，０）になり、以降、横方向に開始アドレスが
増加する。Ｑシーケンスと同様にして、この処理を４３
回繰り返すことでＰの処理が終了する。
には訂正を行えるので、シンドローム演算結果から誤り
位置算出回路１０ａで誤りアドレスを計算し、訂正回路
１１ａでメモリ３ａのデータの訂正を行う。また、２ケ
所以上誤りのある時には訂正は行えないが、Ｐの処理で
誤りが訂正され１ケ所だけの誤りになればＱの処理で訂
正を行える。２回目の開始アドレスは（０，１）から開
始する。以降、縦方向に開始アドレスが増加する。この
処理を２４回繰り返すことでＱの処理が終了する。Ｐシ
ーケンスは、（０，０）から（０，２５）まで縦に１ず
つ増加し、１回の処理が終了する。２回目の開始アドレ
スは（１，０）になり、以降、横方向に開始アドレスが
増加する。Ｑシーケンスと同様にして、この処理を４３
回繰り返すことでＰの処理が終了する。
【０００６】実際にアドレス生成回路５から出力される
アドレスは、次の式で与えられる。
アドレスは、次の式で与えられる。
【０００７】 アドレス＝２（Ｘ＋４３Ｙ）＋ＰＡＧＥ ＰＡＧＥ０のＱ、ＰＡＧＥ０のＰ、ＰＡＧＥ１のＱ、Ｐ
ＡＧＥ１のＰの誤り訂正を行うと（順番は関係ない）、
１セクタのデータに対しての１回の誤り訂正が終了す
る。この処理を繰り返すことで、１回目には訂正できな
かったデータに対しても、２回目以後で訂正できる確率
が高くなる。
ＡＧＥ１のＰの誤り訂正を行うと（順番は関係ない）、
１セクタのデータに対しての１回の誤り訂正が終了す
る。この処理を繰り返すことで、１回目には訂正できな
かったデータに対しても、２回目以後で訂正できる確率
が高くなる。
【０００８】
【発明が解決しようとする課題】上述した様に従来の誤
り訂正回路は、その繰り返し回数が多いほど、誤りを訂
正できる確率が高くなる。しかし、一般に１セクタのデ
ータの読込みが終了するまでに、訂正が終了しなければ
ならない。そのため誤り訂正の速度は、速い程よいこと
になるが、従来の誤り訂正回路において訂正を速くする
にはメモリからの読出しを速くするために高速なメモリ
を用い、演算処理の動作クロックを高速化しなければな
らなかった。
り訂正回路は、その繰り返し回数が多いほど、誤りを訂
正できる確率が高くなる。しかし、一般に１セクタのデ
ータの読込みが終了するまでに、訂正が終了しなければ
ならない。そのため誤り訂正の速度は、速い程よいこと
になるが、従来の誤り訂正回路において訂正を速くする
にはメモリからの読出しを速くするために高速なメモリ
を用い、演算処理の動作クロックを高速化しなければな
らなかった。
【０００９】本発明の目的は、このような問題を解決
し、通常のメモリで高速読出しを可能にした誤り訂正回
路を提供することにある。
し、通常のメモリで高速読出しを可能にした誤り訂正回
路を提供することにある。
【００１０】
【課題を解決するための手段】本発明の構成は、ブロッ
クのデータが２つに分割して記憶され、それぞれが互い
に独立した誤り訂正符号を有するデータを訂正するよう
に、このデータのシンドローム演算を行うシンドローム
演算回路と、このシンドローム演算回路の出力から誤り
アドレスを算出する誤り位置算出回路と、前記誤りアド
レスに従ってそのデータを訂正するデータ訂正回路とを
有する誤り訂正回路において、前記２分割したデータに
対応して２つのシンドローム演算回路を備え、これら各
データにシンドローム演算を同時に行うようにしたこと
を特徴とする。
クのデータが２つに分割して記憶され、それぞれが互い
に独立した誤り訂正符号を有するデータを訂正するよう
に、このデータのシンドローム演算を行うシンドローム
演算回路と、このシンドローム演算回路の出力から誤り
アドレスを算出する誤り位置算出回路と、前記誤りアド
レスに従ってそのデータを訂正するデータ訂正回路とを
有する誤り訂正回路において、前記２分割したデータに
対応して２つのシンドローム演算回路を備え、これら各
データにシンドローム演算を同時に行うようにしたこと
を特徴とする。
【００１１】
【実施例】図１は本発明の一実施例のブロック図であ
る。本実施例は、２系統のシンドローム演算回路１，２
を備えることにより、高速読出しを可能としている。Ｃ
Ｄ−ＲＯＭのフォーマットでは、ＰＡＧＥ０とＰＡＧＥ
１の各データは、誤り訂正においては互いに無関係なの
で、ＰＡＧＥ０、ＰＡＧＥ１の各データに対応するシン
ドローム演算回路１，２により、ＰＡＧＥ０、ＰＡＧＥ
１の各データに対して同時にそれぞれシンドローム演算
を行うものである。
る。本実施例は、２系統のシンドローム演算回路１，２
を備えることにより、高速読出しを可能としている。Ｃ
Ｄ−ＲＯＭのフォーマットでは、ＰＡＧＥ０とＰＡＧＥ
１の各データは、誤り訂正においては互いに無関係なの
で、ＰＡＧＥ０、ＰＡＧＥ１の各データに対応するシン
ドローム演算回路１，２により、ＰＡＧＥ０、ＰＡＧＥ
１の各データに対して同時にそれぞれシンドローム演算
を行うものである。
【００１２】ＣＤ−ＲＯＭドライブからのデータは、ド
ライブ・インタフェース回路６によってＰＡＧＥ０、Ｐ
ＡＧＥ１のデータに分けられそれぞれメモリ３、メモリ
４に出力される。１セクタのデータがメモリに出力され
たら、アドレス生成回路５、シンドローム演算回路１、
シンドローム演算回路２をスタートさせる。
ライブ・インタフェース回路６によってＰＡＧＥ０、Ｐ
ＡＧＥ１のデータに分けられそれぞれメモリ３、メモリ
４に出力される。１セクタのデータがメモリに出力され
たら、アドレス生成回路５、シンドローム演算回路１、
シンドローム演算回路２をスタートさせる。
【００１３】誤り位置検出のためのシンドローム演算の
アドレス生成回路５の変化は、従来の回路例とは変わら
ないが、実際に出力されるアドレスは次の式で与えられ
る。
アドレス生成回路５の変化は、従来の回路例とは変わら
ないが、実際に出力されるアドレスは次の式で与えられ
る。
【００１４】アドレス＝Ｘ＋４３Ｙ各アドレスに対応す
るＰＡＧＥ０、１のデータが、それぞれメモリ３、メモ
リ４から出力され、シンドローム演算回路１、２でＰＡ
ＧＥ０、１のシンドローム演算を同時に行う。
るＰＡＧＥ０、１のデータが、それぞれメモリ３、メモ
リ４から出力され、シンドローム演算回路１、２でＰＡ
ＧＥ０、１のシンドローム演算を同時に行う。
【００１５】この１回の処理の中に誤りが１ケ所の場合
には訂正を行えるので、訂正を行うＰＡＧＥのシンドロ
ーム演算の結果から誤り位置算出回路１０で誤りアドレ
スを計算し、訂正回路１１によって誤り訂正すべきメモ
リ３またはメモリ４のデータの訂正を行う。従来例と同
様にしてＱ、Ｐの誤り訂正を行うと、１セクタのデータ
に対しての１回の誤り訂正が終了する。
には訂正を行えるので、訂正を行うＰＡＧＥのシンドロ
ーム演算の結果から誤り位置算出回路１０で誤りアドレ
スを計算し、訂正回路１１によって誤り訂正すべきメモ
リ３またはメモリ４のデータの訂正を行う。従来例と同
様にしてＱ、Ｐの誤り訂正を行うと、１セクタのデータ
に対しての１回の誤り訂正が終了する。
【００１６】
【発明の効果】以上説明したように本発明は、ＣＤ−Ｒ
ＯＭのＰＡＧＥ０、ＰＡＧＥ１の各データに対応してシ
ンドローム演算回路を設け、ＰＡＧＥ０，ＰＡＧＥ１の
シンドローム演算を同時に行うことにより、高速のメモ
リや高速の動作クロックを使用することなく従来の誤り
訂正回路の２倍の速さでシンドローム演算を実行できる
という効果がある。
ＯＭのＰＡＧＥ０、ＰＡＧＥ１の各データに対応してシ
ンドローム演算回路を設け、ＰＡＧＥ０，ＰＡＧＥ１の
シンドローム演算を同時に行うことにより、高速のメモ
リや高速の動作クロックを使用することなく従来の誤り
訂正回路の２倍の速さでシンドローム演算を実行できる
という効果がある。
【図１】本発明の一実施例のブロック図。
【図２】従来例の誤り訂正回路のブロック図。
【図３】一般のＣＤ−ＲＯＭの誤り訂正符号のフォーマ
ット図。
ット図。
１，１ａ，２ シンドローム演算回路 ３，３ａ，４ メモリ ５ アドレス生成回路 ６ ドライブ・インタフェース回路 ７ アドレスバス ８，８ａ，９，１７，１７ａ データバス １０，１０ａ 誤り位置算出回路 １１，１１ａ 訂正回路 １９ ドライブ・データ
Claims (1)
- 【特許請求の範囲】 【請求項１】 ブロックのデータが２つに分割して記憶
され、それぞれが互いに独立した誤り訂正符号を有する
データを訂正するように、このデータのシンドローム演
算を行うシンドローム演算回路と、このシンドローム演
算回路の出力から誤りアドレスを算出する誤り位置算出
回路と、前記誤りアドレスに従ってそのデータを訂正す
るデータ訂正回路とを有する誤り訂正回路において、前
記２分割したデータに対応して２つのシンドローム演算
回路を備え、これら各データにシンドローム演算を同時
に行うようにしたことを特徴とする誤り訂正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3161181A JPH0512814A (ja) | 1991-07-02 | 1991-07-02 | 誤り訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3161181A JPH0512814A (ja) | 1991-07-02 | 1991-07-02 | 誤り訂正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512814A true JPH0512814A (ja) | 1993-01-22 |
Family
ID=15730129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3161181A Pending JPH0512814A (ja) | 1991-07-02 | 1991-07-02 | 誤り訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512814A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6738947B1 (en) | 1999-10-25 | 2004-05-18 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for error correction |
| WO2006132331A1 (ja) * | 2005-06-10 | 2006-12-14 | International Business Machines Corporation | 誤りを訂正するための装置、方法、及びプログラム |
| JP2013198128A (ja) * | 2012-03-22 | 2013-09-30 | Fuji Xerox Co Ltd | データ伝送システム、データ送信装置およびデータ受信装置 |
-
1991
- 1991-07-02 JP JP3161181A patent/JPH0512814A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6738947B1 (en) | 1999-10-25 | 2004-05-18 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for error correction |
| WO2006132331A1 (ja) * | 2005-06-10 | 2006-12-14 | International Business Machines Corporation | 誤りを訂正するための装置、方法、及びプログラム |
| US8108752B2 (en) | 2005-06-10 | 2012-01-31 | International Business Machines Corporation | Error correcting device, method, and program |
| JP2013198128A (ja) * | 2012-03-22 | 2013-09-30 | Fuji Xerox Co Ltd | データ伝送システム、データ送信装置およびデータ受信装置 |
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