CN101192609A - 半导体集成电路及其制造方法 - Google Patents

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China
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bus
integrated circuit
semiconductor integrated
power transistor
finedraw
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CNA2007101933241A
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English (en)
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深水新吾
锅岛有
西野英树
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Matsushita Electric Industrial Co Ltd
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Abstract

本发明提供一种半导体集成电路，具有能够缓和因检查时的探测的机械上的力学压力，或组装中的引线接合所引起的机械上的力学压力所产生的应力的结构。该半导体集成电路，具有：形成在半导体基板(100)上的功率晶体管(100A)；形成在功率晶体管(100A)的正上方，且作为功率晶体管的第1电极与第2电极起作用的多个第1金属图案与多个第2金属图案；与多个第1金属图案电连接的第1总线(140)；与第2金属图案电连接的第2总线(150)；以及在第1总线(140)与第2总线(150)逐一设置的接触焊盘(304)，第1总线(140)与第2总线(150)各自中，至少形成有1个细缝(10a)。

Description

半导体集成电路及其制造方法
技术领域
本发明涉及一种半导体集成电路及其制造方法，特别是涉及一种有效利用POE(Pad on Element)技术，即在半导体器件的正上方设置焊盘的技术，具有可在有源的电路区域的正上方实施引线接合或检查时的探针检查的构造的功率集成电路及其制造方法。
背景技术
近年，随着信息技术的扩展，作为计算机、信息存储装置、移动电话、便携式相机等电子设备的能力，高速化和低耗电化的要求不断提高。
对这些电子设备的性能带来很大影响的是，电源、电机驱动器、以及音频放大器等关键的半导体电子器件，作为对这些半导体电子器件的性能带来大幅影响的是，内置有功率器件的功率集成电路。因此，作为构成功率集成电路的半导体元件的性能，进一步高速化和低耗电化以及高品质化的需求不断增强。
可是，作为一般的市场的要求，除了所述高速化和低耗电化，还希望功率器件和电路特性的大幅度改善，并且对于通过向有源电路区域的正上方的引线和焊锡球的接合的形成来得到低成本并且可靠的构造和方法，存在很多的需要，不断提出了各种提案。
[半导体集成电路的高速化]
首先，对半导体集成电路的高速化成为障碍的是MOS晶体管自身的延迟和位于其上层的布线引起的布线延迟。以往，通过缩短栅极长度的微细化技术，能降低MOS晶体管自身的延迟，但是随着MOS晶体管自身的延迟减小，布线延迟的问题变得显著。
因此，为了减小布线间延迟，在夹在布线间的绝缘膜中采用介电常数低的绝缘膜(低介电常数膜)。可是，实现介电常数3.0以下的低介电常数膜，由于与以往采用的氧化硅膜相比机械强度大幅度下降，所以在负责半导体集成电路的电路形成的扩散工序结束后的负责半导体集成电路的封装的组装工序，特别是在引线接合工序中成为问题。
这里对以往的探测检查或引线接合中的具体问题进行说明。
图9(a)以及(b)示出了以往技术中的IC芯片100的一部分的简化剖面图。
如图9(a)以及(b)所示，在p型硅基板911上形成有n型嵌入区913和n型阱区917，n型阱区917中形成有由栅极氧化物930、多晶硅栅极931、以及源/漏接触区921所构成的功率晶体管100A。另外，形成覆盖功率晶体管100A的第1级间绝缘体层941，在该第1级间绝缘体层941上形成与源/漏接触区921连接的第1过孔942。另外，在第1级间绝缘体层941上形成源电极用线SN以及漏电极用线DN，并形成覆盖它们的级间绝缘体层944，在该第2级间绝缘体层944上形成与源电极用线SN相连接的第2过孔X(另外，虽然未图示，但同样也形成有与漏电极用线DN相连接的过孔(Y))。在第2级间绝缘体层944上形成有由金属层构成的第2层的总线11，形成有覆盖该第2层的总线11的第3级间绝缘体层947，在该第3级间绝缘体层947中形成有与第2层的总线11相连接的第3过孔X1(另外，虽然未图示，但同样也形成有与第2层的总线相连接的过孔(Y1))。在第3级间绝缘体层947上形成由金属层构成的第3层的总线140C、150C，在该第3层的总线140C、150C上，形成有第3级间绝缘体层950及保护用覆盖层955。第3级间绝缘体层950上形成的开口部956中，形成有接触焊盘304、球961、以及接合引线306。
具有以上构成的以往例中，首先，如图9(a)所示，如果在接触焊盘304上进行探测检查或引线接合，则探测或引线接合的冲击荷重会通过接触焊盘304而例如使第3层的总线140C中产生翘曲972。因此，如图9(b)所示，该所产生的翘曲972传递到第3层的总线140C的正下方的层间绝缘膜947，使得层间绝缘膜947大幅变形，在层间绝缘膜947引起裂缝(crack)973。这样，翘曲972或裂缝973，成为了焊盘剥离或层间膜的剥离而引起的可靠性不良的原因。
此外，近年来为了缩小半导体元件的尺寸、降低成本，开发出一种在晶体管上设置有焊盘的半导体元件。这时，如果对布线间和层间绝缘膜使用机械强度低的低介电常数膜，就会由于探测或引线接合的冲击导致低介电常数膜变形，容易对晶体管传递冲击。因此会给晶体管带来损害，引起品质不良。
以下的专利文献中提出了应对以上问题的方法。
专利文献1中，在焊盘的正下方，夹着层间绝缘膜形成金属层，用过孔连接该金属层和焊盘，金属层挡住由引线接合对层间绝缘膜作用的冲击，并且过孔阻挡由于该冲击金属层要向冲击的作用方向变形的这一趋势。这样，在专利文献1中，通过具有对成膜在焊盘正下方的层间绝缘膜的机械强度下降进行弥补的焊盘构造，抑制了引线接合引起的对晶体管的损害。
可是，采用铜作为金属层时，用嵌入式工艺(damascene process)形成铜布线，但是把铜电解镀敷后，若因为了镀敷的铜的平坦化而进行的化学机械研磨(CMP：Chemical Mechanical Polishing)，使得具有柔软的性质的铜图案如果其面积大面积化，其中央部就被削弱产生膜厚变得非常薄的凹陷。进而，若为了在下层形成微细的过孔图案，而把金属层的膜厚薄膜化，使得铜图案的面积大面积化，就会产生通过CMP把铜完全削去的部分。
这点在上述的专利文献1中，在第2层的金属层，即在铜的形成时发生上述现象。这样，如果铜图案的中央部变薄，或出现铜被完全削去的部分，层间绝缘膜受到的引线接合的冲击就会增大，发生破裂的可能性从而增大。
对此，专利文献2中提供了一种能够对焊盘正下方的绝缘膜和晶体管，防止因引线接合引起的损害的焊盘构造。即专利文献2的半导体器件具有由导电层构成的第1电极、由形成在第1电极上的导电层构成的外部连接电极、以及在第1电极的下部通过通孔与第1电极连接的至少一层第2电极，在第2电极的周边部具有多个凸形状。
通过像这样采用用过孔连接由所述最上层金属和层间绝缘膜夹着的金属层(以下，称作下层金属)的构造，能防止由于引线接合的冲击，在焊盘正下方的布线间和层间的绝缘膜中采用的低介电常数膜的变形或破裂的发生。即由于对引线接合的冲击，由最上层金属被下层金属阻挡，所以即使受到引线接合的冲击，也不变形。其结果，抑制传递给焊盘正下方的层间绝缘膜即低介电常数膜的引线接合的冲击，能防止低介电常数膜的变形和破裂的发生。
由于为了防止下层金属的大面积化引起的CMP的凹陷，在下层金属的周边部设置很多的凸起形状，因此下层金属的表面积扩大，与层间膜的紧贴性提高，从而减少引线接合的冲击引起的对晶体管的损害，并且能防止层间绝缘膜中发生破裂。
如上所述，根据专利文献2采用的焊盘构造，就能够防止对焊盘正下方的绝缘膜和晶体管的引线接合所引起的损害，进而对半导体集成电路的高速化做出贡献。
[半导体集成电路的低耗电化]
接下来，半导体集成电路的低耗电化的障碍在于，要有效利用微细化MOS工艺，有效利用半导体制品的芯片面积，尽可能减小芯片面积，实现内置有功率器件的功率集成电路。在这种功率集成电路中，以低耗电化的目的驱动功率器件时，通常采用脉宽调制(PWM)驱动的技术。在该PWM驱动中，减小功率器件的导通电阻，是与低耗电化关系紧密的重要的工艺技术。
在专利文献3中提出了一种有效利用POE技术，尽可能减小功率器件的导通电阻的以往的关联技术。即，能在有源电路区域的正上方实施引线接合的功率集成电路，在该功率集成电路中，有效利用POE技术，在与功率晶体管的电极连接的总线的正上方配置多个接触焊盘，通过接合引线连接多个接触焊盘和引线框。据此，由于从连接构件到电极的电阻值和电流路线最小化，因此能改善功率晶体管的电特性。
图10表示专利文献3中记载的半导体集成电路的一部分的概略平面图。
如图10的平面图所示，在IC芯片1内形成有功率晶体管的有源区2，在该有源区2上形成有由片状金属构成，且与全部源电极连接的第1总线3、以及与全部漏电极连接的第2总线4。在第1总线3和第2总线4上，分别设置3个一组的接触焊盘5，与各总线共通连接。第1总线3上的3个接触焊盘5与第2总线3上的3个接触焊盘5彼此左右对称地配置。设置有连接各接触焊盘5和外部的引线框7的接合引线6。
具有以上构成的专利文献3中，在与功率晶体管的电极相连接的总线的正上方设置多个接触焊盘，通过接合引线将多个接触焊盘与引线框相连接，从而实现了可获得低导通电阻的功率集成电路，对作为半导体集成电路的性能的低消耗功率化做出了贡献。
[半导体集成电路的高品质化]
另外，作为半导体集成电路的性能的高品质化的巨大障碍在于，以半导体器件受到应力等为原因的压力(stress)的问题。压力问题中，主要分为因检查而引起的，因组装而引起的，以及因实际动作时(应用)而引起的，以下的专利文献中提出了一种通过改善布局来解决压力问题的技术。
因密封(铸模)的力学压力，铝布线的弯曲部中，基板表面的弯曲与布线两侧的钝化膜的弯曲重叠，应力集中尤其增大，产生钝化膜的破裂场所(裂缝)，专利文献4中鉴于此，作为应对提出将布线角部设为圆弧。
另外，专利文献5中，鉴于由铸模树脂引起的强应力加载给芯片周边的四角，在切断处以及周边产生的钝化膜的裂缝，作为应对而提出沿着角部设置细缝或孔列，从而对角部的切断处的导体膜中的实质的宽度进行限制。
另外，对于应用所引起的压力问题而言，专利文献6中鉴于提供电源电压的宽布线，产生与宽度扩大相应发生热膨胀差所引起的大压力，通过将其重叠在下层布线上，则即使下层布线具有应可保证足够的强度的线宽，也会发生基于压力迁移的断线，作为其应对，在宽布线中将相对于连接部的长度足够小的长度的细缝，设置在平行于宽布线的延伸方向的一直线上，且多条排列设置。
以上的专利文献4、专利文献5、专利文献6，对于因组装而产生的压力，与实际动作时(应用)产生的压力问题，通过改善半导体器件中的布局来解决上述问题，对作为半导体集成电路的性能的高品质化做出了贡献。
【专利文献1】特许第2974022号
【专利文献2】特许第3725527号
【专利文献3】US20020011674A号
【专利文献4】特开昭53-89688号
【专利文献5】特开平8-15150号
【专利文献6】特开平7-58710号
但是，上述专利文献3～6中所公开的结构中，在探测或接合时，因作用给接触焊盘的负荷而产生的应力，形成在接触焊盘的下部的最上层的较宽的总线的周边部会增加翘曲的发生，使绝缘膜中产生裂缝。之所以像这样产生细缝，是因为由于接触焊盘的下部的最上层较宽的总线周边的翘曲增加，以及接触焊盘下部的绝缘膜的强度减小，所以使得加载给接触焊盘的负荷所产生的应力，无法被接触焊盘下部的最上层的较宽总线或接触焊盘下部的绝缘膜所吸收的缘故。因此，所产生的细缝一直到达下层的绝缘膜，在下层的半导体元件中产生损害。
也即，从功率晶体管的正上方的接触焊盘所传递的由探测检查或引线接合所引起的机械上的力学压力无法得到缓和，因此发生了在宽度较大的总线的周边产生翘曲，焊盘周边或最上层的较宽总线周边的绝缘膜中产生细缝的问题。
发明内容
鉴于以上问题，本发明的目的在于，提供一种半导体集成电路及其制造方法，该半导体集成电路具有通过改善最上层总线的布局，而能够缓解检查时的探测的机械上的力学压力，或组装的引线接合引起的机械上的力学压力所产生的应力的结构。通过这样，通过防止成为对功率晶体管的损害或压力的总线周边的翘曲的发生，削减焊盘周边的细缝的发生，从而提供一种可靠性好，实现了低耗电化和芯片面积节省化的半导体集成电路。
为实现上述目的，本发明的一方案的半导体集成电路，具有：形成在半导体基板上的集成化的功率晶体管；形成在功率晶体管上的层间绝缘膜；至少1个以上的第1金属图案，由在层间绝缘膜中且在功率晶体管的正上方形成的第1金属层构成，作为功率晶体管的第1电极发挥功能；至少1个以上的第2金属图案，由第1金属层构成，作为功率晶体管的第2电极发挥功能；单个的第1总线，由在层间绝缘膜中且在第1金属层的正上方形成的第2金属层构成，与至少1个以上的第1金属图案电连接；单个的第2总线，由第2金属层构成，与至少1个以上的第2金属图案电连接；以及，接触焊盘，对第1总线与第2总线逐一设置，第1总线与第2总线各自中，形成有至少1个细缝。
根据本发明的一方案的半导体集成电路，能够吸收接合工序或探针检查中的应力，防止第1与第2总线的翘曲。因此，能够防止接触焊盘周边产生裂缝。所以能够在各个功率晶体管的正上方设置焊盘，实现半导体集成电路的高可靠性化。进而，通过在功率晶体管的正上方设置供电接触焊盘，能够节约贵重的硅资产。通过减少电路设计整体所消耗的硅面积，能够削减IC芯片的成本。这样，能够实现IC的省芯片面积化与IC的低成本化。
本发明的一方案的半导体集成电路中，可以采用第1总线与第2总线分别设有至少1个以上的接触焊盘的结构。
通过这样，能够明确各个功率晶体管中流通的电流路径，且实现各个功率晶体管中流通的电路的最佳化，提高作为整体的功率晶体管的电流允许值。其结果是，提高了半导体集成电路的可靠性。
本发明的一方案的半导体集成电路中，可以采用功率晶体管被分离层分割为多个的结构。
通过这样，由于功率晶体管被分离层所包围，因此锁定或寄生的误动作变得不易发生，提高了半导体集成电路的可靠性。
本发明的一方案的半导体集成电路中，可以采用细缝形成在第1总线与第2总线各自的周边部的结构。
通过这样，由于能够吸收接合工序或探针检查中的应力，因此能够防止裂缝的发生。其结果是，能够在各个功率晶体管正上方设置焊盘，实现半导体集成电路的高可靠性与小芯片面积化。
本发明的一方案的半导体集成电路中，可以采用细缝形成在第1总线与第2总线各自的内部的结构。
通过这样，由于能够吸收接合工序或探针检查中的应力，因此能够防止裂缝的发生。其结果是，能够在各个功率晶体管正上方设置焊盘，实现半导体集成电路的高可靠性与小芯片面积化。另外，还能够明确各功率晶体管中流通的电流路径。
本发明的一方案的半导体集成电路中，可以采用细缝在第1总线与第2总线各自的周边部及内部形成有多个的结构。
通过这样，能够得到与上述在周边部或内部设置细缝的情况下相同的效果，而对于低导通电阻化来说，上述在周边部或内部的一方中设置的情况较好。
本发明的一方案的半导体集成电路中，可以采用以下结构：第1总线与第2总线，分别被细缝分割成多个；在被分割成多个的总线中，分别形成有1个接触焊盘；俯视下，功率晶体管的尺寸，具有被分割成多个的总线中的接触焊盘的各自尺寸以上的大小。
通过这样，若为大尺寸的总线由所受到的应力引起的压力，被由细缝所分割的总线而分散。因此，抑制了存在有应力的影响较大的大面积的总线的情况下所产生的翘曲的发生，能够降低加载给功率晶体管整体的应力所引起的压力。其结果是提高了半导体集成电路的可靠性。
本发明的一方案的半导体集成电路的制造方法，包括：形成集成在半导体基板上的功率晶体管的工序；在功率晶体管上形成第1层间绝缘膜的工序；在功率晶体管的正上方，隔着第1层间绝缘膜堆积了第1金属层之后，通过对该第1金属层进行构图，形成作为功率晶体管的第1电极起作用的至少1个以上的第1金属图案、以及作为功率晶体管的第2电极起作用的至少1个以上的第2金属图案的工序；在第1层间绝缘膜上，按照覆盖至少1个以上的第1金属图案和至少1个以上的第2金属图案的方式，形成第2层间绝缘膜的工序；在第1金属层的正上方隔着第2层间绝缘膜堆积了第2金属层之后，通过对该第2金属层进行构图，形成与至少1个以上的第1金属图案电连接同时具有至少1个细缝的单个的第1总线，和与至少1个以上的第2金属图案电连接同时具有至少1个细缝的单个的第2总线的工序；在第2层间绝缘膜上，按照覆盖第1总线和第2总线的方式，形成第三层间绝缘膜的工序；在第三层间绝缘膜上，按照分别露出第1总线和第2总线的方式，对各个总线分别形成1个开口部的工序；在开口部中分别露出的第1总线和第2总线上，设置接触焊盘的工序；以及，在接触焊盘上安装至少1个连接部件的工序。
根据本发明的一方案的半导体集成电路的制造方法，能够实现与起到上述效果的一方案相关的半导体集成电路。
本发明的一方案的半导体集成电路的制造方法中，形成开口部的工序，可以包括在第3层间绝缘膜中，按照分别露出第1总线与第2总线的方式，对各个总线分别形成1个以上的开口部的工序。
根据本发明的一方案的半导体集成电路及其制造方法，能够吸收接合工序或探针检查中的应力，防止第1与第2总线的翘曲。因此，能够防止接触焊盘周边产生裂缝。所以能够在各个功率晶体管的正上方设置焊盘，实现半导体集成电路的高可靠性化。进而，通过在功率晶体管的正上方设置供电接触焊盘，能够节约贵重的硅资产。通过减少电路设计整体所消耗的硅面积，能够削减IC芯片的成本。这样，能够实现IC的省芯片面积化与IC的低成本化。
附图说明
图1(a)是本发明第1实施方式的半导体集成电路的要部，即示意出了具有2个单一的总线，在各个总线上分别配置1个接触焊盘，各个总线中的周边部的上下左右具有细缝的IC芯片的一部分的简要平面图；(b)是本发明第1实施方式的半导体集成电路的要部，即示意出了具有2个单一的总线，在各个总线上分别配置多个接触焊盘，各个总线中的周边部的上下左右具有细缝的IC芯片的一部分的简要平面图。
图2是本发明第1实施方式的半导体集成电路的要部，即示意出了表示具有成为周边部的上下左右都设有细缝的2个单一的总线的金属层(第3层总线)、和成为其下1层中的源和漏电极用线的金属层(第2层总线)，与过孔的配置关系的IC芯片的一部分的简要平面图。
图3是本发明第1实施方式的半导体集成电路的要部，即示意出了表示具有成为周边部的上下左右都设有细缝的2个单一的总线的金属层(第3层总线)、成为其下1层中的源和漏电极用线的金属层(第2层总线)、以及成为再下1层中的源和漏电极用线的金属层(第1层总线)，与过孔的配置关系的IC芯片的一部分的简要平面图。
图4是本发明的第1实施方式的半导体集成电路的要部，是对应图1(b)中的II-II线对应的剖面图。
图5(a)是本发明第2实施方式的半导体集成电路的要部，即示意出了具有2个单一的总线，在各个总线上分别配置1个接触焊盘，各个总线的内部具有细缝的IC芯片的一部分的简要平面图；(b)是本发明第2实施方式的半导体集成电路的要部，即示意出了具有2个单一的总线，在各个总线上分别配置多个接触焊盘，各个总线的内部具有细缝的IC芯片的一部分的简要平面图。
图6(a)是本发明第3实施方式的半导体集成电路的要部，即示意出了具有2个单一的总线，在各个总线上分别配置1个接触焊盘，各个总线的周边部及内部具有细缝的IC芯片的一部分的简要平面图；(b)是本发明第3实施方式的半导体集成电路的要部，即示意出了具有2个单一的总线，在各个总线上分别配置多个接触焊盘，各个总线的周边部及内部具有细缝的IC芯片的一部分的简要平面图。
图7是本发明的第4实施方式的半导体集成电路的要部，是示意出了具有被细缝分割成了多个总线的总线金属层，在各个总线上分别设置1个接触焊盘，分割后的3个功率晶体管分别被分离层所包围的这一构成的IC芯片的一部分的简要平面图。
图8是本发明第4实施方式的半导体集成电路的要部，即示意出了表示具有被细缝分割成了多个总线的总线金属层(第3层总线)、成为其下1层中的源和漏电极用线的金属层(第2层总线)，与过孔的配置关系的IC芯片的一部分的简要平面图。
图9(a)与(b)是用来说明以往例的修改半导体集成电路中的问题的剖面图，(a)为表示焊盘正下的层间绝缘膜大幅变形了的状态的图，(b)为表示焊盘正下的层间绝缘膜中发生了细缝的状态的图。
图10是示意出在以往技术中，包含具有在各总线金属层上配置多个接触焊盘，且具有在总线金属上共通连接的配置的功率晶体管的IC芯片的要部的简略平面图。
图中：100-IC(集成电路)芯片，100A-有源区域(功率晶体管)，140、141、142、143、144、145、146、147、148-总线(第3层)，150、151、152、153、154、155、156、157、158-总线(第3层)，10a、10b、10c-翘曲，11～16-源极线金属层(第2层总线)，21～26-漏极线金属层(第2层总线)，S1～S15、SN-源电极用线金属层(第1层总线)，D1～D15、DN-漏电极用线金属层(第1层总线)，X-连接源电极用线(第1层总线)与源极线(第2层总线)的过孔，Y-连接漏电极用线(第1层总线)与漏极线(第2层总线)的过孔，X1-连接源极线(第2层总线)与总线(第3层总线)的过孔，Y1-连接漏极线(第2层总线)与总线(第3层总线)的过孔，304-接触焊盘，306-接合引线，307-引线框，911-p型硅基板，913-n型嵌入区，917-n型阱区，921-源极/漏极接触区，930-栅极氧化物，931-多晶硅栅极，941-第1级间绝缘体层，942-第1过孔，944-第2级间绝缘体层，947-第3级间绝缘体层，950-第4级间绝缘体层，955-保护用覆盖层，956-开口部，961-球，972-翘曲，973-裂缝，100a1、100a2、100a3-因分离而被分割的有源区域。
具体实施方式
(第1实施方式)
下面，参照附图，说明本发明实施方式1的半导体集成电路及其制造方法。
图1(a)和(b)，分别示出了本发明第1实施方式的半导体集成电路的一部分的简略平面图。
如图1(a)的平面图所示，在IC芯片100内形成有被分离层所包围的功率晶体管的有源区100A。在有源区100A上，按照覆盖功率晶体管的源区和漏区的方式，形成有单一的第1总线140和单一的第2总线150。另外，第1总线140是由片状金属构成的最上层的金属层(第3金属层)，且与源电极连接。此外，第2总线150是由片状金属构成的最上层的金属层(第3金属层)，且与漏电极连接。第1总线140与第2总线150上，分别形成有一个接触焊盘304。对第1总线140以及第2总线150设有1个外部的引线框307(电源)，按照将该引线框307与各接触焊盘304相连接的方式设置各接合引线306。
此外，如图1(a)的平面图所示，上述第1总线140与第2总线150中，在各自的周边部的上下左右形成有细缝10a。通过这样，能够在引线接合或检查时的探测中，缓和作用给接触焊盘304的负荷所产生的应力。
另外，如图1(b)的平面图所示，在IC芯片100内形成有被分离层所包围的功率晶体管的有源区100A。在有源区100A上，按照覆盖功率晶体管的源区和漏区的方式形成有单一的第1总线143和单一的第2总线153。另外，第1总线143是由片状金属构成的最上层的金属层(第3金属层)，且与源电极连接。此外，第2总线153是由片状金属构成的最上层的金属层(第3金属层)，且与漏电极连接。第1总线143与第2总线153上分别形成有3个接触焊盘304。对第1总线143以及第2总线153设有1个外部的引线框307(电源)，按照将该引线框307与各接触焊盘304相连接的方式设置各接合引线306。
此外，如图1(b)的平面图所示，上述第1总线143与第2总线153中，在各自的周边部的上下左右形成有细缝10a。通过这样，能够在引线接合或检查时的探测中，缓和作用给接触焊盘304的负荷所产生的应力。
接下来，对上述图1(a)与(b)中所示的半导体集成电路中的最上层金属层即总线与设置在其下侧的两个金属层之间的位置关系进行说明。另外，以下以图1(a)与(b)中，图1(a)所示的半导体集成电路的情况为例进行说明，但在图1(b)中所示的半导体集成电路的情况下也一样。
图2与图3为示意出与图1(a)中所示的总线140、150下侧的金属层之间的位置关系的平面图。另外，图2与图3中，将各个总线140、150透视示出，图3中将第2层总线透视示出。
首先，如图2所示，本实施方式中，成为第3层的总线140、150的下侧，按照具有细长的横向的条纹状且以一定的间距互相并行的方式，交替形成有作为第2层的总线(第2金属层)的源极线(第1金属图案)的金属层11、12、13、14、15、16、和作为第2层的总线的漏极线(第2金属图案)的金属层21、22、23、24、25、26。第3层的总线140，经填充有金属的多个过孔X1，分别与作为第2层总线的源极线11和12、13和14、以及15和16相连接，第3层的总线150，经填充有金属的多个过孔Y1，分别与漏极线21和22、23和24、以及25和26相连接。
另外，如图3所示，在作为第2层的总线的源极线与漏极线的金属层11～16、21～26的下侧，与这些第2层的总线相垂直，并且按照具有细长的横向的条纹状且以一定的间距互相并行的方式，交替形成有作为第1层的总线(第1金属层)的源电极用线(第1金属图案)的金属层S1～S15、和作为第1层的总线的漏电极用线(第2金属图案)的金属层D1～D15。第1层总线的源电极用线的金属层S1～S15，经填充有金属的多个过孔X，分别与作为第2层总线的源极线11～16电连接，第1层的总线的漏电极用线的金属层D1～D15，经填充有金属的多个过孔Y，分别与作为第2层总线的漏极线21～26电连接。另外，以上的图1～图3中，是以形成在半导体基板上的第1层总线～第3层总线、过孔、接触焊盘、以及接合引线的位置关系为主进行说明的图，关于各个总线之间所形成的未图示的层间绝缘膜(参照例如后述的图4)以及开口部之外的具体构成，使用图4中所示的具体例子进行说明。
这里，图4为与图1(b)的II-II线对应的剖面图，示出了本实施方式的相关半导体集成电路的剖面结构的一部分。另外，对于图1(a)中所示的半导体集成电路的剖面结构虽然没有特别说明，但根据关于图1(b)的下述说明，能够容易地想到。
如图4所示，在p型硅基板911上，形成有n型嵌入区913、n型阱区917、源极/漏极接触区921、栅极氧化物930、以及多晶硅栅极931。覆盖这些结构形成第1级间绝缘体层941，在该第1级间绝缘体层941中，形成有到达源极/漏极接触区921的第1过孔942。在第1级间绝缘体层941上形成由金属层构成的源电极用线(第1层的总线)SN以及漏电极用线(第1层的总线)DN，以覆盖该源电极用线SN与漏电极用线DN的方式形成第2级间绝缘体层944，在该第2级间绝缘体层944中形成有与源电极用线SN相连接的第2过孔X。另外，虽然未图示，但第2级间绝缘体层944中同样也形成有与漏电极用线DN相连接的过孔。在第2级间绝缘体层944上形成由金属层构成的源极线(第2层的总线)11(另外，在未图示的剖面中也同样形成有漏极线(第2层的总线))，覆盖该源极线11以及未图示的漏极线形成第3级间绝缘体层947，在该第3级间绝缘体层947中形成有与源极线11相连接的第3过孔X1(另外，在未图示的剖面中也同样形成有与漏极线相连接的过孔)。在第3级间绝缘体层947上形成有由金属层构成的第3层的总线140、150，在该第3层的总线140、150中设有细缝10a(另外，总线150中设置的细缝未图示)。形成有覆盖总线140、150且具有开口部956的第4级间绝缘体层950。开口部956中形成有接触焊盘304，在第4级间绝缘体层950上，形成有露出接触焊盘304的保护用覆盖层955，在接触焊盘304中形成有球961与接合引线306。
通过以上构成，接触焊盘304上所受到的应力，也即检查中的探测或引线接合的冲击荷重，被设置在最上层的总线140、150中的细缝10a所分散。
另外，这里图1(a)中所示的半导体集成电路与图1(b)中所示的半导体集成电路的不同点在于，图1(b)中，单个的第1总线143以及单个的第2总线153与多个接触焊盘304相连接。如果采用该图1(b)的构成，则能够提高接合引线306的根数，从而提高电流允许值。因此，消除了功率晶体管的大电流化中的接合引线306的制约，削减了功率晶体管的电阻整体中的接合引线306的电阻成分，从而能够在实现功率晶体管的低电阻化的同时，进一步提高作为全体的功率晶体管的电流允许值。
另外，进一步将图1(a)和(b)中所示的半导体集成电路与以往例的图10中所示的半导体集成电路进行比较便可以得知，以往例中，没有对功率晶体管中的最上层的总线结构进行钻研，而图1(a)和(b)所示的本实施方式的半导体集成电路中的最上层的总线(图1(a)中为140、150，图1(b)中为143、153)中，其周边部中设有细缝10a。因该构成的不同，本实施方式的半导体集成电路，将引线接合或检查时的探测时所加载的应力用细缝10a分散，通过这样，抑制了形成在接触焊盘304的下部的最上层的总线周边中发生翘曲，从而能够起到可防止接触焊盘304周边的绝缘膜中发生裂缝这种以往例中无法得到的效果。其结果是能够实现半导体集成电路的可靠性的提高。
另外，以上作为图1(a)与(b)中所示的半导体集成电路，对将总线(图1(a)中为140、150，图1(b)中为143、153)上的细缝10a设置在周边部的上下及左右的情况进行了说明，但虽然没有特意图示，但也可以采用在周边部的上下或左右的任一方中设置细缝10a的构成。这种情况下，引线接合或检查时的探测时所加载的应力也能够被细缝10a所分散。
如上所述，根据本发明的第1实施方式的半导体集成电路，通过在最上层的总线中设置细缝，能够吸收接合工序或探针检查中的应力，因此能够防止较宽的最上层总线发生翘曲，防止焊盘周边产生裂缝。因此，能够在各个功率晶体管正上方设置接触焊盘，实现高可靠性的半导体集成电路。
进而，通过在功率晶体管的正上方设置供电接触焊盘，还能够节约贵重的硅资产。通过减少电路设计整体所消耗的硅面积，能够削减IC芯片的成本。也即能够实现IC的省芯片面积化与IC的低成本化。
(第2实施方式)
下面对照附图，对本发明的第2实施方式的半导体集成电路及其制造方法进行说明。
图5(a)和(b)，分别示出了本发明第2实施方式的半导体集成电路的一部分的简略平面图。
如图5(a)的平面图所示，在IC芯片100内形成有被分离层所包围的功率晶体管的有源区100A。在有源区100A上，按照覆盖功率晶体管的源区和漏区的方式，形成有单一的第1总线141和单一的第2总线151。第1总线141是由片状金属构成的最上层的金属层(第3金属层)，且与源电极连接。此外，第2总线151是由片状金属构成的最上层的金属层(第3金属层)，且与漏电极连接。第1总线141与第2总线151上分别形成有一个接触焊盘304。对第1总线141以及第2总线151设有1个外部的引线框307(电源)，按照将该引线框307与各接触焊盘304相连接的方式设置各接合引线306。
此外，如图5(a)的平面图所示，上述第1总线141与第2总线151中，在各自的内部且为接触焊盘304的附近形成有细缝10b。通过这样，能够在引线接合或检查时的探测中，缓和作用于接触焊盘304的负荷所产生的应力。
另外，如图5(b)的平面图所示，在IC芯片100内形成有被分离层所包围的功率晶体管的有源区100A。在有源区100A上，按照覆盖功率晶体管的源区和漏区的方式，形成有单一的第1总线144和单一的第2总线154。另外，第1总线144是由片状金属构成的最上层的金属层(第3金属层)，且与源电极连接。此外，第2总线154是由片状金属构成的最上层的金属层(第3金属层)，且与漏电极连接。第1总线144与第2总线154上，分别形成有3个接触焊盘304。对第1总线144以及第2总线154设有1个外部的引线框307(电源)，按照将该引线框307与各接触焊盘304相连接的方式设置各接合引线306。
此外，如图5(b)的平面图所示，上述第1总线144与第2总线154中，在各自的内部且为接触焊盘304的附近形成有细缝10b。通过这样，能够在引线接合或检查时的探测中，缓和作用于接触焊盘304的负荷所产生的应力。
另外，图5(a)与(b)中所示的半导体集成电路的其他剖面结构以及图5(a)与(b)中没有表示的下部结构，根据上述第1实施方式中的说明能够容易地想到，因此省略说明。
另外，这里图5(a)中所示的半导体集成电路与图5(b)中所示的半导体集成电路的不同点在于，图5(b)中，单个的第1总线144以及单个的第2总线154与多个接触焊盘304相连接。如果采用该图5(b)的构成，则能够提高接合引线306的根数，从而提高电流允许值。因此，消除了功率晶体管的大电流化下的接合引线306的制约，削减了功率晶体管的电阻整体中的接合引线306的电阻成分，从而能够在实现功率晶体管的低电阻化的同时，进一步提高作为全体的功率晶体管的电流允许值。
另外，进一步将图5(a)和(b)中所示的半导体集成电路与以往例的图10中所示的半导体集成电路进行比较便可以得知，以往例中，没有对功率晶体管中的最上层的总线结构进行钻研，而图5(a)和(b)所示的本实施方式的半导体集成电路中的最上层的总线(图5(a)中为141、151，图5(b)中为144、154)中，其内部设有细缝10b。因该构成的不同，本实施方式的半导体集成电路，引线接合或检查时的探测时所加载的应力被细缝10b所分散，通过这样，抑制了在形成在接触焊盘304的下部的最上层的总线周边中发生翘曲，从而能够起到可防止接触焊盘304周边的绝缘膜中发生裂缝这种以往例中无法得到的效果。其结果是能够实现半导体集成电路的可靠性的提高。
另外，以上虽然作为图5(a)与(b)中所示的半导体集成电路，对将单个的总线(图5(a)中为141、151，图5(b)中为144、154)上的细缝10b在总线内部的接触焊盘304的附近设有4个的情况进行了说明，但其个数并没有限定。这种情况下，引线接合或检查时的探测时所加载的应力也能够被细缝10a所分散。
如上所述，根据本发明的第2实施方式的半导体集成电路，通过在最上层的总线(图5(a)中为141、151，图5(b)中为144、154)的内部设置细缝10b，能够分散引线接合或检查时的探测之极的应力。因此能够防止形成在接触焊盘304的下部的最上层总线周边发生翘曲，防止焊盘304周边的绝缘膜中产生裂缝。
(第3实施方式)
下面对照附图，对本发明的第3实施方式的半导体集成电路及其制造方法进行说明。
图6(a)和(b)，分别示出了本发明第3实施方式的半导体集成电路的一部分的简略平面图。
如图6(a)的平面图所示，在IC芯片100内形成有被分离层所包围的功率晶体管的有源区100a1、100a2、100a3。在有源区100a1、100a2、100a3上，按照覆盖功率晶体管的源区和漏区的方式形成有单一的第1总线142和单一的第2总线152。另外，第1总线142是由片状金属构成的最上层的金属层(第3金属层)，且与源电极连接。此外，第2总线152是由片状金属构成的最上层的金属层(第3金属层)，且与漏电极连接。第1总线142与第2总线152上，分别形成有一个接触焊盘304。对第1总线142以及第2总线152设有1个外部的引线框307(电源)，按照将该引线框307与各接触焊盘304相连接的方式设置各接合引线306。
此外，如图6(a)的平面图所示，上述第1总线142与第2总线152中，在各自的周边部的上下形成有细缝10a，同时在各自的内部且为接触焊盘304的附近形成有细缝10b。通过这样，能够在引线接合或检查时的探测中，缓和作用于接触焊盘304的负荷所产生的应力。
另外，如图6(b)的平面图所示，在IC芯片100内形成有被分离层所分割的功率晶体管的有源区100a1、100a2、100a3。在有源区100a1、100a2、100a3上，按照覆盖功率晶体管的源区和漏区的方式形成有单一的第1总线145和单一的第2总线155。另外，第1总线145是由片状金属构成的最上层的金属层(第3金属层)，且与源电极连接。此外，第2总线155是由片状金属构成的最上层的金属层(第3金属层)，且与漏电极连接。第1总线145与第2总线155上，分别形成有3个接触焊盘304。对第1总线145以及第2总线155设有1个外部的引线框307(电源)，按照将该引线框307与各接触焊盘304相连接的方式设置各接合引线306。
此外，如图6(b)的平面图所示，上述第1总线145与第2总线155中，在各自的周边部的上下形成有细缝10a，同时在各自的内部且为接触焊盘304的附近形成有细缝10b。通过这样，能够在引线接合或检查时的探测中，缓和作用于接触焊盘304的负荷所产生的应力。
另外，图6(a)与(b)中所示的半导体集成电路的其他剖面结构以及图6(a)与(b)中没有显示的下部结构，根据上述第1实施方式中的说明能够容易地想到，因此省略说明。
这里，图6(a)中所示的半导体集成电路与图6(b)中所示的半导体集成电路的不同点在于，图6(b)中，单个的第1总线145以及单个的第2总线155与多个接触焊盘304相连接。如果采用该图6(b)的构成，则能够提高接合引线306的根数，从而提高电流允许值。因此，消除了功率晶体管的大电流化中的接合引线306的制约，削减了功率晶体管的电阻整体中的接合引线306的电阻成分，从而能够在实现功率晶体管的低电阻化的同时，进一步提高作为全体的功率晶体管的电流允许值。
另外，进一步将图6(a)和(b)中所示的半导体集成电路与以往例的图10中所示的半导体集成电路进行比较便可以得知，以往例中，没有对功率晶体管中的最上层的总线结构进行钻研，而图6(a)和(b)所示的本实施方式的半导体集成电路中的最上层的总线(图6(a)中为142、152，图6(b)中为145、155)中，在周边部设有细缝10a，同时其内部设有细缝10b。因该构成的不同，本实施方式的半导体集成电路，引线接合或检查时的探测时所加载的应力被细缝10a及10b所分散，通过这样，抑制了在形成在接触焊盘304的下部的最上层的总线周边中发生翘曲，从而能够起到可防止接触焊盘304周边的绝缘膜中发生裂缝这种以往例中无法得到的效果。其结果是能够实现半导体集成电路的可靠性的提高。
另外，以上作为图6(a)与(b)中所示的半导体集成电路，对单个的总线(图6(a)中为142、152，图5(b)中为145、155)上的细缝10a及10b的配置及个数并没有限定，与前述的第1及第2实施方式中所说明的相同。
如上所述，根据本发明的第3实施方式的半导体集成电路，通过在最上层的总线(图6(a)中为142、152，图6(b)中为145、155)的周边部及内部设置细缝10a与10b，能够分散引线接合或检查时的探测之际的应力。因此能够防止形成在接触焊盘304的下部的最上层总线周边发生翘曲，防止焊盘304周边的绝缘膜中产生裂缝。
进而，功率晶体管沿着最上层的总线(图6(a)中为142、152，图6(b)中为145、155)的内部的细缝10b的方向，被分离层所分割。也即，整个功率晶体管由3个较小的功率晶体管构成，这3个功率晶体管分别被分离层所包围，因此锁定或寄生的误动作变得不易发生，提高了半导体集成电路的可靠性。
(第4实施方式)
下面，参照附图，说明本发明实施方式4的半导体集成电路及其制造方法。
图7示出了本发明第4实施方式的半导体集成电路的一部分的简略平面图。
如图7的平面图所示，在IC芯片100内形成有被分离层所包围的功率晶体管的有源区100A。在有源区100A上，按照覆盖功率晶体管的源区和漏区的方式形成有总线146～148和总线156～158。总线146～148，是由片状金属构成的最上层的金属层(第3金属层)，且与源电极连接，总线146～148分别被细缝10c均等分割。此外，总线156～158是由片状金属构成的最上层的金属层(第3金属层)，且与漏电极连接，总线146～148分别被细缝10c均等分割。总线146～148和总线156～158上，分别形成有一个接触焊盘304。对总线146～148设有1个外部的引线框307(电源)，同时对总线156～158设有1个外部的引线框307(电源)。按照该引线框307与各接触焊盘304相连接的方式设置各接合引线306。
接下来，对上述图7中所示的半导体集成电路中的最上层金属层即总线与设置在其下侧的两个金属层之间的位置关系进行说明。另外，关于第2层总线与第1层总线的位置关系，只是上述图3中所示的最上层的总线的位置不同，其他基本都一样，因此省略其说明。
图8为示意出与图7中所示的总线146～148、总线156～158下侧的金属层之间的位置关系的平面图。另外，图8中，将各个总线146～148、156～158透视示出。
如图8所示，本实施方式中，成为第3层的总线146～148、156～158的下侧，按照具有细长的横向的条纹状且以一定的间距互相并行的方式，交替形成有作为第2层的总线(第2金属层)的源极线(第1金属图案)的金属层11、12、13、14、15、16和作为第2层的总线的漏极线(第2金属图案)的金属层21、22、23、24、25、26。第3层的总线146～148，经填充有金属的多个过孔X1，分别与作为第2层总线的源极线11和12、13和14、以及15和16相连接，第3层的总线156～158，经填充有金属的多个过孔Y1，分别与漏极线21和22、23和24、以及25和26相连接。
如上所述，根据发明的第4实施方式的半导体集成电路，与功率晶体管的源极相连接的总线146～148以及与漏极相连接的总线156～158中，通过细缝10c，功率晶体管的大尺寸的总线被均等分割。并且，这些总线146～148、156～158分别与1个接触焊盘连接，功率晶体管正上方具有接触焊盘304。因此，大尺寸总线的金属层的引线接合或检查时的探测之际所加载的应力引起的压力，因存在被细缝10c所均等分割的总线而得到分散。因此，抑制了存在有应力的影响较大的大面积的金属层总线的情况下所产生的翘曲的发生，能够降低加载给功率晶体管整体的应力所引起的压力。这样，能够防止在接触焊盘304的下部所形成的最上层总线的周边发生翘曲，防止接触焊盘周边的绝缘膜中发生裂缝。其结果是提高了半导体集成电路的可靠性。
另外，将图7中所示的半导体集成电路与以往例的图10中所示的半导体集成电路进行比较便可以得知，以往例中，没有对功率晶体管中的最上层的总线结构进行改善，而图7所示的本实施方式的半导体集成电路中的最上层的总线146～148、156～158中，较大的总线被细缝10c均等分割。因该构成的差异，本实施方式的半导体集成电路，使引线接合或检查时的探测时所加载的应力，分散给均等分割的总线146～148、156～158，通过这样，抑制了在形成在接触焊盘304的下部的最上层的总线周边中发生翘曲，从而能够起到可防止接触焊盘304周边的绝缘膜中发生裂缝这种以往例中无法得到的效果。其结果是能够实现半导体集成电路的可靠性的提高。
本发明不应被限定解释为上述各个实施方式下的说明。通过参照本发明，本领域技术人员应当可以知道，对例示的实施方式的各种修正以及组合，可一并作为与本发明的其他实施方式。作为一例，本发明对于含有位于有源部件上的接触焊盘，且这些焊盘的位置被按照提供对焊盘下的有源部件的功率控制与分配的方式而选择的半导体集成电路，一般都予以覆盖。另外，作为另一例，本发明还对于含有位于有源部件上的接触焊盘，且这些焊盘被按照使得所选择的1个焊盘与要供电的1个或多个焊盘所对于的有源部件之间的功率分配的距离最小化的方式被配置的半导体IC，予以覆盖。因此，这样的修正以及实施方式，都可包括在权利要求的范围内。
本发明的相关半导体集成电路及其制造方法，通过灵活应用器件正上的焊盘技术，并对在有源电路区域部分的正上方实施引线接合的功率集成电路的布局进行改善，从而在电源、电机驱动器、或音频放大等关键的半导体电子部件的性能中，有助于低耗电化与可靠性提高的两全。因此，本发明由于灵活运用制造中现有的设备，能够以低成本容易地实现，因此作为低价、高品质且高性能的功率集成电路非常有用。

Claims (9)

1.一种半导体集成电路，具有：
形成在半导体基板上的集成化的功率晶体管；
形成在所述功率晶体管上的层间绝缘膜；
至少1个以上的第1金属图案，由在所述层间绝缘膜中且在所述功率晶体管的正上方形成的第1金属层构成，作为所述功率晶体管的第1电极发挥功能；
至少1个以上的第2金属图案，由所述第1金属层构成，作为所述功率晶体管的第2电极发挥功能；
单个的第1总线，由在所述层间绝缘膜中且在所述第1金属层的正上方形成的第2金属层构成，与所述至少1个以上的第1金属图案电连接；
单个的第2总线，由所述第2金属层构成，与所述至少1个以上的第2金属图案电连接；以及，
接触焊盘，对所述第1总线与所述第2总线逐一设置，
所述第1总线与所述第2总线的各个中，形成有至少1个细缝。
2.根据权利要求1所述的半导体集成电路，其特征在于：
所述第1总线与所述第2总线的各个中，分别设有至少1个以上的接触焊盘。
3.根据权利要求1所述的半导体集成电路，其特征在于：
所述功率晶体管，被分离层分割为多个。
4.根据权利要求1所述的半导体集成电路，其特征在于：
所述细缝，形成在所述第1总线与所述第2总线各自的周边部。
5.根据权利要求1所述的半导体集成电路，其特征在于：
所述细缝，形成在所述第1总线与所述第2总线各自的内部。
6.根据权利要求1所述的半导体集成电路，其特征在于：
所述细缝，在所述第1总线与所述第2总线各自的周边部及内部形成有多个。
7.根据权利要求1所述的半导体集成电路，其特征在于：
所述第1总线与所述第2总线，分别被所述细缝分割成多个，
在所述被分割成多个的总线中，分别形成有1个接触焊盘，
俯视下，所述功率晶体管的尺寸，具有所述被分割成多个的总线中的所述接触焊盘各自尺寸以上的大小。
8.一种半导体集成电路的制造方法，包括：
形成集成在半导体基板上的功率晶体管的工序；
在所述功率晶体管上形成第1层间绝缘膜的工序；
在所述功率晶体管的正上方，隔着所述第1层间绝缘膜堆积了第1金属层之后，通过对该第1金属层进行构图，形成作为所述功率晶体管的第1电极起作用的至少1个以上的第1金属图案、以及作为所述功率晶体管的第2电极起作用的至少1个以上的第2金属图案的工序；
在所述第1层间绝缘膜上，按照覆盖所述至少1个以上的第1金属图案和所述至少1个以上的第2金属图案的方式，形成第2层间绝缘膜的工序；
在所述第1金属层的正上方隔着所述第2层间绝缘膜堆积了第2金属层之后，通过对该第2金属层进行构图，形成与所述至少1个以上的第1金属图案电连接同时具有至少1个细缝的单个的第1总线，和与所述至少1个以上的第2金属图案电连接同时具有至少1个细缝的单个的第2总线的工序；
在所述第2层间绝缘膜上，按照覆盖所述第1总线和所述第2总线的方式，形成第三层间绝缘膜的工序；
在所述第三层间绝缘膜上，按照分别露出所述第1总线和所述第2总线的方式，对所述各个总线分别形成1个开口部的工序；
在各个所述开口部中分别露出的所述第1总线和所述第2总线上，设置接触焊盘的工序；以及，
在所述接触焊盘上安装至少1个连接部件的工序。
9.根据权利要求8所述的半导体器件的制造方法，其特征在于：
形成所述开口部的工序，包括在所述第3层间绝缘膜中，按照分别露出各个所述第1总线与所述第2总线的方式，对所述各个总线分别形成至少1个以上的开口部的工序。
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