CN101147077B - 于多核心集成电路中的同步核心测试 - Google Patents

Abstract

本发明揭示了同步(simultaneously)测试一集成电路中包含的多个核心的方法及系统的各实施例。在一个实施例中，集成电路可包含两个或更多个逻辑核心。该IC亦可包含耦合到该核心的结构扫描测试硬件。该结构扫描测试硬件可执行下列动作：将扫描测试向量数据输入到与该逻辑核心的每一逻辑核心相关联的扫描寄存器；对该IC中包含的该逻辑核心同步执行扫描测试；以及将对多个核心的该扫描测试之结果同步输出到自动化测试设备(ATE)。在一个实施例中，可在单一输出线路上插入对多个核心测试的结果之成分(element)，以便在每一选通窗口(strobe window)期间，使来自每一核心的测试结果数据的成分出现在对该ATE的输入信道。

Description

于多核心集成电路中的同步核心测试

技术领域

本发明为有关集成电路(Integrated Circuit；简称IC)测试的领域，尤有关诸如多核心微处理器的多核心集成电路的结构测试。

背景技术

通常可将功能测试用来测试低复杂度至中等复杂度的集成电路(IC)。在某些情形中，可开发出测试向量，以便测试特定IC的所有功能特性，并将该测试向量用于制造，以便验证每一单元。诸如芯片多处理器(Chip MultiProcessor；简称CMP)等的许多IC对此种方法可能是太复杂了，且功能测试所需的整组功能测试向量(collection offunctional test vectors)对可购得的自动化测试设备(Automated TestEquipment；简称ATE)可能是太大了。

大部分的IC包含一组独立的或半独立的功能区块，且在某些情形中，个别地测试每一区块比测试整个芯片可能是更有效率。此种测试方法被称为结构测试(structural testing)，这是因为其测试是否已正确地制造了电路结构。为了执行对IC的结构测试，工具(facility)可将适当的测试向量输入到将要被测试的结构区块，并取得所产生的输出。可能特别需要将新的结构插入该IC，以便支持测试诸如多任务化(MUXD)或位准敏感扫描设计(LSSD)扫描单元(scan cell)。

结构测试可尝试验证已正确地制造了所有的结构区块以及各区块间之内联机。使用设计的闸级(gate-level)表示法时，自动化测试型样产生器(Automated Test Pattern Generator；简称ATPG)可以算法的方式计算各可控制节点的激源(stimulus)，以便可测试内部设计结构。设计的复杂度及规模可能使对每一结构的“控制”及“监测”极度困难。可根据所要被测试的设计之精确实质情况而在“扫描测试”及“随机测试”这两种测试方法中作出选择。

在完整的扫描测试中，可将接受测试的装置(Device Under Test；简称DUT)内之各储存组件连接起来成为一个或多个扫描链(scan chain)。可将ATPG型样储存在ATE的测试器存储器中。ATE可将该向量输出到使用若干平行扫描链的电路。诸如芯片输入/输出(I/O)接脚的可用性、测试器信道的可用性、以及于测试模式中链接各储存组件所造成的芯片内布线之拥挤情形等的因素可能会限制可被使用的扫描链之数目。

随机测试方法随机(或虚拟随机)将数据值施加到各设计输入节点，以便测试设计中之每一结构(实际上，随机地控制并监测这些结构)。于测试诸如存储器等的一般结构时，此种方法可得到较好的结果。虚拟随机型样的品质可随着线性回授移位寄存器(Linear-Feedback ShiftRegister；简称LFSR)及移相器的客制化设计而提高。藉由可用来激活型样产生的特定种源(seeds)加载该LFSR，而产生可用之随机型样空间的所需区段。可将多输入特性记号寄存器(Multiple-Input SignatureRegister；简称MISR)用来撷取对随机型样的响应。

然而，某些设计可能不适于采用随机型样进行测试。对于这些设计而言，可能需要插入一些测试点，以便提高内部结构之可控制性及监测性。在逻辑内建自我测试(Build-In-Self-Test；简称BIST)方法中，该LFSR及MISR可成为芯片本身的一部分。BIST可执行完整扫描方法，以便将随机型样数据施加到每一逻辑结构。此种架构可容许更多的平行扫描链，这是因为该平行扫描链不再被布线到芯片I/O接脚。

逻辑BIST通常使用扫描技术作为其基础。虚拟随机型样产生器(Pseudo-Random Pattern Generator；简称PRPG)取代决定的ATPG(deterministic ATPG)，以产生测试型样。可经由扫描链及核心逻辑而输入该测试型样，且可用多输入特性记号寄存器(MISR)来收集响应。可将该PRPG及该MISR所需的所有电路嵌入芯片上。被嵌入的测试型样产生及响应分析可能需要ATE上的少量存储器。

BIST的其中一个最大优点在于其可在接受测试的芯片之额定功能速度下执行测试型样的能力，此种方式对时间敏感的设计可能是相当重要的。因为测试型样产生及响应分析功能都存在于芯片上，所以ATE只需要引发测试，因而该ATE的限制可能不会抑制了测试的执行。然而，为了执行广泛的BIST而加入芯片的额外硬件量可能造成过高的成本。

某些复杂的IC可能设计成包含多个相同的功能区块或核心。例如，多核心微处理器可包含多个相同的复杂的一般用途处理核心，其中每一核心以与其它核心无关或几乎无关之方式工作。在传统上，已将结构测试设计成个别地测试每一核心。由于接脚的限制，一次只能测试一个核心。

发明内容

相本发明揭示了同步测试集成电路中包含的多个核心的方法及系统的各实施例。在一个实施例中，集成电路可包含两个或更多个逻辑核心。该IC亦可包含耦合到该核心的结构扫描测试硬件。该结构扫描测试硬件可执行下列动作：将扫描测试向量数据输入到与该逻辑核心的每一逻辑核心相关联之扫描寄存器；对该IC中包含的该逻辑核心同步执行扫描测试；以及将对多个核心的该扫描测试的结果同步输出到自动化测试设备(ATE)。在一个实施例中，可在单一输出线路上将对多个核心测试的该结果的成分(element)进行时分多路复用(time-divisionmultiplexed)，以便在每一选通窗口(strobe window)期间，使来自每一核心的测试结果数据的成分出现在对该ATE的输入信道。

在一个实施例中，该IC可包含除了该多个逻辑核心及该结构扫描测试硬件以外的一个或多个功能硬件。例如，该IC可包含该核心及该测试硬件以外的通信控制器和(或)存储器控制器。在某些实施例中，该核心可以是x86处理器核心，且该通信控制器和(或)存储器控制器可提供该核心可用来存取主存储器或系统存储器的机构。在某些实施例中，可在测试执行期间于测试该核心时同步测试该其它功能硬件，而在其它的实施例中，可不同时测试该其它功能硬件。在一个实施例中，于测试执行期间，可将该其它功能置于其不与该核心互动或与该核心只有最少的互动的模式。在此种方式下，可使该其它功能的作业(operation)对该核心的测试结果之影响最小化或消除。在其它的实施例中，ATE可不理会该其它功能的作业影响到核心结果的测试段落(testsegment)的结果。

在某些实施例中，该结构扫描测试硬件可包含测试模式选择器。该测试模式选择器可在同时(concurrent)测试及非同时测试之各种版本中作出选择，以便决定对该核心进行的测试模式。例如，在某些非同时模式中，一次只可测试一个核心，因而在每一测试执行之后，只可得到来自单一核心的测试结果。在其它的情形中，可同步对每一核心执行测试，且每一测试执行输出单一组的合并测试结果。

在某些同时测试模式中，可由该结构扫描测试硬件在内部比较来自核心的结果，以便决定该结果是否一致，并输出一指示。例如，如果IC包含两个核心，且对该测试的特定成分的结果是相同的，则可将第一逻辑位准输出到该ATE，以便指示对该结果的同意。在该测试的特定成分的结果是不同的情形中，可将第二逻辑位准输出到该ATE，以便指示该核心中的一个核心可能已错误地执行了该测试成分。

在其它的同时测试模式中，来自该核心的结果可时分多路复用化到输出线路，并被输入到该ATE的信道。例如，如果该IC包含两个核心，则在其它测试模式下只有来自一个核心的单一值将被传送的期间，来自每一核心的对特定测试成分的测试结果的两个值可经由单一信道而被传送到该ATE。此种对测试结果成分执行时分多路复用的方式可在选通窗口期间，容许经由单一信道而将来自每一核心的成分输入到该ATE。在该选通窗口期间，该ATE可将来自每一核心的测试结果成分与ATE存储器中储存的预期值比较。与该预期结果不相符的任何成分可指示该核心中的一个核心错误地执行了该特定测试成分。

附图说明

参阅前文中之详细说明并配合下列图式，将可对本发明有更佳的了解，在该图式中：

图1示出根据一个实施例而用来测试包含多个逻辑核心的集成电路的系统；

图2示出根据一个实施例而配置成在包括同步或同时模式的多个结构测试模式中作选择的多核心IC的一个实施例；

图3示出根据一个实施例而配置成在包括同时模式的多个结构扫描测试模式中作选择的多核心IC的另一实施例，其中该模式测试该核心并对测试结果执行时分多路复用；

图4是根据一个实施例而在同步或同时模式中测试图3中实施的DUT的方法的流程图；

图5是根据一个实施例而示出数个结构扫描测试信号间的关系的时序图；

图6示出配置成在包括多个同时模式的多个结构扫描测试模式中作选择的多核心IC的一个实施例；

图7是根据一个实施例而设定图6所示实施例的测试模式选择器电路的配置以便在数种结构扫描测试模式中作选择的方法的流程图；

图8示出配置成在包括对任何成对的核心进行同时TDM测试的多个结构扫描测试模式中作选择的多核心IC的一个实施例；

图9是图8所示的实施例的控制信号线为了激活任何核心或核心对的特定序列或同时TDM测试模式的所需状态的真值表(truthtable)；

图10A示出配置成用于包括在ATE选通窗口期间对两个以上的核心同时执行TDM测试的结构扫描测试模式的多核心IC的一个实施例；

图10B示出配置成包括在ATE选通窗口期间对任何成对的核心执行同时TDM测试或对两个以上的核心同时执行TDM测试的多个结构扫描测试模式中作选择的多核心IC的一个实施例；

图11是根据一个实施例而选择测试模式并测试配置成在多个结构扫描测试模式中作选择的多核心IC的方法的流程图；

图12是根据一个实施例的例示计算机系统的一个实施例的方块图，该例示计算机系统可包含集成电路，该集成电路包含多个逻辑核心，该集成电路配置成同步测试该被包含的核心；以及

图13是根据另一实施例的例示计算机系统的一个实施例的方块图，该例示计算机系统可包含集成电路，该集成电路包含多个逻辑核心，该集成电路配置同步测试该被包含的核心。

虽然易于对本发明作出各种修改及替代形式，但是将以图式举例之方式示出本发明的一些特定实施例，且本说明书已详细说明了这些特定实施例。然而，我们当了解，本发明的该图式及详细说明之用意并非将本发明限于所揭示的特定形式，相反地，本发明将涵盖在最后权利要求书所界定的本发明精神及范围内的所有修改、等效物、及替代方式。请注意，本说明书所用的标题只是为了组织上的目的，并非用来限制或诠释说明或权利要求。此外，请注意，在本申请案全文的用法中，措词“可能”(“may”)是一种容许性的用法(亦即，其意义为具有可能性)，而不是一种强制性的用法(亦即，其意义为必须)。措词“包括”(“include”)及其衍生语意指“包括但不限于”(“including，but not limited to”)。术语“被连接”(“connected”)意指“直接地或间接地被连接”，且术语“被耦合”(“coupled”)意指“直接地或间接地被耦合”。

具体实施方式

图1示出根据一个实施例用来测试包含多个逻辑核心的集成电路之系统。在一个实施例中，接受测试的装置(device under test，DUT)可以是芯片多处理器，且核心O至N可以是相同的。该DUT亦可包含该核心中并未包含的其它电路。例如，该DUT可包含桥接及(或)存储器控制功能，该功能可让该核心存取共同的存储器或其它资源。在某些情形中，可将在该多核心DUT中被复制的基本核心包含在先前开发的单一核心IC中。例如，可能已经先前制造并使用图1所示之自动化测试设备(ATE)测试其中只包含核心O及该DUT的其它功能区块之微处理器芯片。在此种情形中，最好是使用测试先前的IC所用的ATE，而且在对硬件及软件的最少改变且不增加测试型样量或测试时间的情形下，测试该DUT。

在一个实施例中，该DUT可以是x86或其它类型的微处理器，该核心可以是x86或其它类型的核心，且该其它功能可包括通信控制器及(或)存储器控制器。在某些实施例中，可在测试执行期间于测试该核心时同步测试该其它功能硬件，而在其它的实施例中，可不同时测试该其它功能硬件。在一个实施例中，于测试执行期间，可将该其它功能置于其不与该核心互动或与该核心只有最少的互动之模式。在此种方式下，可使该其它功能的作业对该核心的测试结果之影响最小化或消除。在其它的实施例中，ATE可不理会该其它功能的作业会影响到核心结果的各测试段落之结果。可将该测试模式选择器用来选择执行特定测试的测试模式，且用来将适当的测试结果传送(route)到该ATE。

可将该ATE设计成将扫描测试数据经由DATAOUT线(line)而输出到该DUT，并使用一个或多个时钟信号而将该数据经由该DUT的SCANIN线而触发(clock)到该DUT。可将这些时钟信号用来控制该核心及被用来作为扫描链的其它功能中包含的多任务化(MUXD)及(或)位准敏感扫描设计(LSSD)单元。在一个实施例中，可将该ATE产生的一个或多个时钟输入到该测试模式选择器。该测试模式选择器可在同时测试及非同时测试之各种版本中作出选择，以便决定所要进行的测试模式。该测试模式选择器的一种功能是可将该核心及其它功能的输出传送到该DUT SCANOUT线。所选择的输出可经由DATAIN线而输入到该ATE，且与ATE存储器中储存的预期结果比较，以便决定该DUT中是否有缺陷存在。

图2示出根据一个实施例而配置成在包括同步或同时模式的多个结构测试模式中作选择的多核心IC之一个实施例。虽然为了简化而只示出两个核心，且省略了其它的功能，但是可将所述的实施例延伸到对具有任何数目的核心以及用来支持各种其它功能的硬件的IC之测试。互斥或(XOR)功能(220)及多任务器(MUX)功能(230)可以是图1所示的该测试模式选择器之组件。可如下文所述，以MODESELECT线的状态控制该模式选择器。在某些实施例中，可以该DUT中包含的测试逻辑中之寄存器控制该MODESELECT线的状态，而在其它的实施例中，可以其它的测试电路或输入控制该状态。

于准备测试时，可使用SCANIN线将测试向量自该ATE加载该DUT的扫描链。当完成该测试向量的加载时，该MODESELECT线的值可决定所要执行的测试模式。例如，如果MUX(230)设定成选择核心0或核心1的输出，则可激活一非同时测试模式或序列测试模式。于测试执行期间，可将其中包括系统时钟信号的一个或多个时钟信号施加到该逻辑核心，并可经由该SCANOUT线而取得对所选择的核心之测试结果，作为扫描链的输出。使用控制MUX(230)的MODSELECT信号选择特定核心的扫描链之输出，即可将对该核心的测试结果传送到该ATE。于每一系统时钟周期期间，该ATE可将输出的测试结果与ATE存储器中储存的预期结果比较，并于实际结果与预期结果不同时，指示错误状况。当完成对一个核心的测试时，可将具有不同的MODESELECT信号值之测试向量输入到该DUT。藉由改变模式选择信号的值，即可将另一核心的输出传送到该ATE，并重新执行该测试，以便得到对该核心的测试结果。

图2所示之实施例亦可自一个或多个同时或同步测试模式中作选择。在同时测试模式中，可使用相同的输入测试向量而同步测试可以是相同的或可使用单一组测试向量进行测试的两个或更多个核心。藉由设定MODESELECT信号，将XOR功能(220)的输出经由MUX(230)而耦合到SCANOUT线，即可选择同时核心测试模式。在此种模式中，与在非同时模式中类似，可将各测试向量经由SCANIN线而加载每一核心的扫描链。当将系统时钟施加到该核心时，可自每一核心的被指定之扫描链取得测试结果。为了让该ATE评估同时测试两个核心的结果，两个核心的扫描链之输出可被输入到XOR功能或其它的比较功能(220)，且该功能之输出被传送到该SCANOUT线。实际上，该配置可将来自核心0与核心1的测试结果相互比较，并于发出不一致时输出错误指示。可将每一核心的测试结果输出传送到比较逻辑，且该比较逻辑于所有输入是相同时输出第一位准，且于任何输入不同于任何其它输入时输出不同的位准，而将此种观念延伸到对两个以上的核心之同步测试。然而，使用该方法时，每一核心在特定测试中产生错误结果的核心缺陷状况可能有失真(aliased)。

在替代实施例中，可将预期结果输入到一些寄存器，而该芯片中加入的一些比较器可取得该寄存器的输出，以便支持测试。在测试执行期间，可将来自每一核心的测试结果与该DUT内之预期结果比较。只要实际结果与预期结果一致，则该比较输出可保持在低位准，且只有在结果不一致时，该比较输出才切换到高位准。可对该结果比较输出一起执行逻辑“或”运算，以便形成将要传送到该ATE的SCANOUT信号。该ATE可将SCANOUT线上的任何高位准诠释为该核心中之一个或多个核心的缺陷，而不会发生参照先前实施例所述的失真之可能性。

图3示出根据一个实施例而配置成在包括同时模式的多个结构扫描测试模式中作选择的多核心IC之另一实施例，其中该模式测试该核心，并对测试结果执行时分多路复用。虽然为了简化而只示出两个核心，且省略了其它的功能，但是可将所述的实施例延伸到对具有任何数目的核心或核心对以及用来支持各种其它功能的硬件的IC之测试。MUX功能(320)及(330)可以是图1所示的该测试模式选择器之组件。

在图3所示之实施例中，可设定模式选择线，以便将CORESELECT信号经由MUX(330)传送到MUX(320)的选择输入端，而选择非同时模式。该核心选择信号的状态然后可决定是否要将来自核心0或核心1的测试结果传送到SCANOUT。如同图2所示之实施例，可将传送到该SCANOUT线的结果传送到该ATE，且在该ATE上分析该结果，以便在必要时提供缺陷指示。MUX(330)亦可将切换信号传送到MUX(320)的选择输入端。因而可以将于下文中详细说明的方式使来自核心0及1的输出被时分多路复用到该SCANOUT线。

图4是在同步或同时模式下测试图3中实施的DUT的方法之流程图。在某些实施例中，测试数据可包括用来输出MODESELECT及CORESELECT信号的寄存器之值。如步骤(400)所示，将该数据输入到该DUT时，可选择测试模式。当需要执行对两个核心的同时测试时，可如步骤(410)所示，使用来自ATE的数据时钟信号将用于测试向量的数据触发到该DUT的扫描链。可设定MODESELECT信号，以便将CLOCKCTL信号经由MUX(330)传送到MUX(320)的选择输入端。此种方式可选择时分多路复用(Time-Division Multiplexing；简称TDM)同时测试模式。在一个实施例中，该CLOCKCTL信号可衍生自该ATE所产生的用来将向量触发进出该核心之数据时钟信号。在另一个实施例中，可自用来执行测试的系统时钟信号衍生该CLOCKCTL信号。该ATE可产生该CLOCKCTL信号，且该CLOCKCTL信号被输入到该DUT。

如步骤(420)所示，在测试期间，可将该ATE所产生的一个或多个周期之系统时钟施加到该核心，且在某些实施例中，可施加到该DUT内的其它功能。硬件可对在测试执行之前被触发到扫描链的值进行作业，并可将所产生的值锁存(latched)到输出链。在同时模式中，各核心可对相同的输入数据同步进行作业。于结束测试执行时，可自该DUT触发出测试结果，并将该测试结果触发到该ATE，以供分析。当在TDM同时测试模式下接收到测试该DUT的结果时，可在窗口模式下操作该ATE。在窗口模式中，该ATE可在被称为选通窗口(strobe window)的时期中，将来自该DUT的输入与预期测试结果值比较，且在该选通窗口期间之任何时间，如果输入不同于预期值，则产生错误信号。在每一数据时钟周期期间，可发生一次的选通窗口。

如步骤(430)所示，为了在每一数据时钟周期期间比较来自一个以上的核心之数据，可将来自该核心的测试结果时分多路复用到该SCANOUT线。可自ATE数据时钟信号衍生该CLOCKCTL信号，因而下降缘发生在或接近选通窗口的中央。此种方式可使MUX(320)于选通窗口的第一部分期间输出来自核心0的结果，并于选通窗口的第二部分期间输出来自核心1的结果。可将每一SCANOUT线连接到该ATE的单一输入信道。可将经由每一ATE信道输入的被时分多路复用之结果数据与ATE存储器中储存的预期结果比较。在特定的选通窗口(时钟周期)期间，如果来自核心0或核心1的结果与预期结果不同，则该ATE可决定该核心中之一核心出现了缺陷。在其它的实施例中，可在选通窗口期间将来自三个或更多个核心的结果时分多路复用。

图5是根据一个实施例而示出数个结构扫描测试信号间之关系之时序图。CLOCK信号可以是该ATE所产生的数据时钟，且该数据时钟被输入到该DUT，以便控制在测试执行之前先将测试向量加载扫描链，并控制在测试之后自该DUT撷取测试结果。COREOSDO可以是来自核心0(core0)扫描链中之最后的结构扫描单元的输出。同样情况，COREOSDO可以是来自核心1(core1)扫描链中之最后的结构扫描单元的输出。请注意，这些输出状态的改变可与CLOCK信号的上升缘一致，并在该上升缘发生的一段短的安定时间之后变为有效的/稳定的。在每一CLOCL周期期间，在CLOCK信号的上升缘之前该选通窗口可于某一时期“开启”。可自CLOCK衍生CLOCKCTL，因而CLOCKCTL的下降缘发生在选通窗口内，且在一个实施例中，该下降缘最好是发生在选通窗口的中央。可将该观念应用在包含如多任务化(MUXD)或位准敏感扫描设计(LSSD)型的单元之扫描链。

请再参阅图3，在CLOCKCTL经由MUX(330)而传送到MUX(320)的选择输入端之情形下，可根据CLOCKCTL的位准而交替地将核心0及核心1的扫描链之输出经由MUX(320)而传送到SCANOUT。在CLOCKCTL信号的边缘发生在选通窗口内之情形下，可在单一选通窗口期间内将来自核心0及核心1的测试结果输入到该ATE。此种情形示于图5的时序图中之下方部分。请注意，在连续的选通窗口期间，两个核心的扫描链之输出出现在SCANOUT信号中。在第一选通窗口期间，可将测试段落A对核心0的结果(A0)以及测试段落A对核心1的结果(A1)施加到ATE输入端，而在第二选通窗口期间，可出现B0及B1。同样情况，在第三选通窗口中，可将C0及C1输入到该ATE，其它依此类推。请注意，在图3中，测试段落对核心1的结果在SCANOUT示为该选通窗口的第一部分中之输出，且测试段落对核心0的结果示为该选通窗口的第二部分中之输出。在其它的实施例中，可颠倒该顺序。在具有两个以上的核心之实施例中，可使用在选通窗口中对各结果执行时分多路复用的其它顺序。

在每一选通窗口期间，可将信道上的每一值与该测试的该部分之预期结果比较。如果该ATE在选通窗口期间的任何时点侦测到该SCANOUT输入与预期测试结果间之差异，则该ATE可产生与该特定测试段落相关联的错误指示。因为将来自两个核心的测试结果与预期测试结果比较，而不是在每一CLOCK周期期间将该测试结果相互比较，所以纵使两个核心都以相同的方式无法通过相同的测试段落，也可产生错误指示。此种方式可消除与前文所述的将各核心的测试结果相互比较的同时方法相关联之缺陷失真。在一个实施例中，可藉由提供将信号传送到SCANOUT线的输出选择电路而将此种在ATE选通窗口期间将各核心测试结果时分多路复用延伸到同步测试N个核心，该输出选择电路配置成在每一选通窗口期间交替提供来自该N个核心的扫描链之N个输出。

图6示出配置成在包括多个同时模式的多个结构扫描测试模式之间作选择的多核心IC之一个实施例。在该实施例中，可在单一多核心IC中实施用来结合前文中参照图2至4所述的该测试模式之电路。图7是根据一个实施例而设定图6所示实施例的测试模式选择电路之配置以便在数种结构扫描测试模式中作选择的方法之流程图。

在决定步骤(700)中，如果MODESELECT1被设定为高位准，则XOR闸(520)的输出经由MUX(550)而传送到SCANOUT线。在该配置中，如步骤(710)所示，可以前文中参照图2所述之方式同时执行对核心0及1的测试。当核心0的测试结果不同于核心1的测试结果时，SCANOUT信号可呈现高位准。

当MODESELECT1被设定为低位准时，可将MUX(560)的输出经由MUX(550)而传送到SCANOUT线。MUX(560)的输出可根据图6所示的MUX(570)之输出而为来自核心0串或核心1串的最后扫描单元之输入。如图7的决定步骤(720)所示，MUX(570)的输出又可根据MODESELECT0信号的状态。当MODESELECT0信号处于低位准时，可将输入到MUX(570)的CLOCKCTL传送到MUX(560)的选择输入端。如前文之详细说明，可自ATE产生的CLOCK信号衍生该CLOCKCTL信号，因而将来自核心0及1的测试结果时分多路复用。在该ATE的选通窗口期间中，两个测试结果都可出现在MUX(560)的输出端，因而也出现在SCANOUT线。因此，如步骤(730)所示，当两个模式选择线都是低位准时，可选择同时时分多路复用扫描测试模式。

在MODESELECT0信号处于高位准时，可选择非同时或序列测试模式，而在此种测试模式中，来自该核心的某一核心或另一核心的测试结果被传送到该SCANOUT线。请再参阅图6，CORESELECT信号经由MUX(570)而传送到MUX(560)的选择输入端，而该CORESELECT信号选择来自核心0或核心1的扫描链之输出要经由MUX(560)及(550)而被传送成为SCANOUT。图7中之决定步骤(740)可示出该选择。如步骤(750)所示，当该CORESELECT信号是在低位准时，该IC可配置成在序列测试模式下测试核心0。同样状况，如决定步骤(770)所示，当该CORESELECT信号是在高位准时，该IC可配置成在序列测试模式下测试核心1。请注意，图6所示的该MUX之控制位准可以与所示之该实施例不同。例如，在另一实施例中，MODESELECT0的高位准可选择该TDM模式。亦可将其它等效的逻辑用于其它的实施例。

图8示出配置成在包括对任何成对的核心进行同时TDM测试的多个结构扫描测试模式之间作选择的多核心IC之一个实施例。测试模式选择逻辑的每一级可以类似于图3所示之实施例而运作，其中来自任何特定级的输出可用来作为后续级的一个“核心”输入。例如，其中包含核心n-1的该级之输出可提供其中包含核心n的该级之第二“核心输入”。图9显示CT及Sel线为了激活任何核心或核心对的特定序列或同时TDM测试模式所必须有的状态之真值表(truth table)。该CT线类似于图3所示之MODESELECT线。为了详细说明对特定测试模式的选择，下文中将说明数个例子。

为了激活核心1的非同时或序列测试模式，可将每一级CT线设定为低位准，以便如图8所示，将Sel信号经由下方多任务器传送到上方多任务器的选择输入端。相应地，图9所示表的第一列指示必须将所有的CT信号设定为0。可将除了第一级以外的每一级中之Sel线设定为低位准，以便封锁来自该级的核心之输出，并让来自先前级的输出通过该上方多任务器，且最后被传送到SCANOUT。图9所示表的第一列又指示：在该测试模式中，所有的Sel信号必须设定为0。因为核心1的输出正好是第1级的上方多任务器之下方输入端，所以也可将Sel_1设定为低位准，以便将来自核心1的测试结果传送到传送到SCANOUT。因此，图9所示表的第一列指示：必须将所有的信号设定为0，以便激活核心1的序列边界扫描测试模式。

如果需要激活特定核心j的序列测试模式，则可将CT_j-1线设定为低位准，以便将Sel_j-1传送到其中包括核心j的该级之上方多任务器。可将Sel_j-1设定为高位准，以便选择将要传送到SCANOUT的核心j之输出。图9所示之表以Sel_j-1的行中之1以及各后续级的Sel及CT行的0指示上述的情况。请注意，因为上方多任务器封锁了来自先前各级的输出，所以这些级的CT及Sel设定值在该真值表呈现为以x表示的“不必理会(don’t care)”状态。

为了激活特定对的核心之同时TDM测试模式，可将Clock_ctl信号传送到其中包括较高编号的核心的该级的上方多任务器之选择输入端。例如，如果需要测试核心2及6，则可将Clock_ctl信号传送到其中包括核心6的该级的上方多任务器之选择输入端。此种方式可让该较高编号的核心之输出与来自先前级的输出时分多路复用。图9所示的表中以对应于该较高编号的核心的CT线的行中之1指示上述的情况。此外，必须将较低编号的核心的对应之Sel线设定为高位准，并将其传送到其中包括该较低编号的核心的级的上方多任务器之选择输入端，而将较低编号的核心之输出传送到较高编号的核心的级之输入端。图9所示的表中以对应于较低编号的核心的Sel线的行中之1指示上述的状况。请注意，核心1是例外的情况，且可将其对应的Sel线设定为低位准。如同先前的例子，来自其中包括较低编号的核心的先前各级的输出被封锁，所以这些级的CT及Sel设定值在该真值表中呈现为以x表示的“不必理会”状态。

在另一实施例中，并不如图8及9所示之方式选择任何成对的核心以供同时测试，而是测试模式选择器可在同时测试两个以上的核心之TDM模式下操作。图10A示出一种一致性决定电路(consensuscircuit)，其中可将该一致性决定电路用来将其中一个核心之结果与该IC中包含的每一其它核心之结果相比较。当所有的核心都一致时，该一致性决定电路En_XOR的输出可与第一核心的输出相同，且当其它核心中之一或多个核心的输出与第一核心的输出不一致时，该一致性决定电路En_XOR的输出可与第一核心的输出相反。请注意，虽然该实施例只示出四个核心，但是可易于延伸该En_XOR电路，以便操作任何数目的核心。

在一个此种实施例中，可将该测试模式选择器设计成在选通窗口的第一部分中输出该核心中之一个核心(“第一”核心)的结果。在该选通窗口的第二部分期间，该测试模式选择器可根据来自其余核心的每一核心的结果与在该选通窗口的第一部分期间被输出的该核心的结果间之比较，而输出结果。例如，可将来自每一额外的核心之结果个别地与来自该第一核心之结果以及在任何核心的结果不一致时用来提供该第一核心的输出的补码之结果进行“互斥或”运算。如图10A中示出的细节，可以该En_XOR区块完成上述的程序。如果任何其它核心的结果与该第一核心的结果不一致，则将于该选通窗口的第二部分期间输出该第一核心的结果之倒置值，因而将使该ATE注意到缺陷。纵使选通窗口宽度仅足以进行两个结果组的时分多路复用(TDM)，该测试模式仍然可容许同时测试两个以上的核心。在某些实施例中，该ATE可将该第一核心的结果与预期结果比较。该比较可侦测因该核心中之任何核心的缺陷所产生的错误、以及所有的核心有相同的缺陷之状况。在第一核心以外的其它核心有缺陷情形中，可提供额外的选择性，以便对每一核心对(例如图8所示)重复该测试，而决定造成该缺陷的核心。图10B示出配置成在其中包括同时测试所有的核心(如图10A所示)或同时测试所选择的一对核心(如图8所示)的模式的多个结构扫描测试模式之间作选择的多核心IC之一个实施例。

图11是根据一个实施例而选择测试模式并测试配置成在多个结构扫描测试模式之间作选择的多核心IC的方法之流程图。在步骤(1000)中，可针对所需的测试模式而设定测试向量及(或)ATE之配置。例如，可设定用来控制测试结果输出的多任务化的扫描链组件之值。在另一个实施例中，可将该ATE所产生的信号设定成直接控制测试结果的多任务化。如步骤(1010)所示，可将被适当设定配置的测试向量触发到DUT的各核心之扫描链。当已将测试向量加载之后，如步骤(1020)所示，可将一个或多个系统时钟周期施加到该DUT，以便执行测试。在决定步骤(1030)中，如果选择了TDM同时测试模式，则如步骤(1040)所示，可在每一数据时钟周期期间，将测试结果的一位自该DUT的每一核心经由每一SCANOUT线而传送到该ATE，以便使用ATE窗口选通模式而与预期结果比较。如果在决定步骤(1030)中决定选择了同时模式，则如步骤(1050)所示，可在每一数据时钟周期期间，将对经由每一SCANOUT线而来自该核心的结果的比较之一位传送到该ATE。在此种情形中，可在正常模式下于该ATE中执行该比较。如果在决定步骤(1030)中决定选择了非同时模式，则如步骤(1060)所示，可在每一数据时钟周期期间，将经由每一SCANOUT线而来自被测试的该特定核心的结果之一位传送到该ATE。在此种情形中，于决定步骤(1070)中进行检查，以便决定该结果是否来自所要被测试的最后一个核心，且于并非如此时，则对所要被测试的该DUT之次一核心重复该测试程序。

图12是计算机系统(1100)的一个实施例之方块图，该计算机系统(1100)包含微处理器(1150)，该微处理器(1150)经由总线桥接器(1102)而耦合到各种系统组件。微处理器(1150)可以是多核心微处理器，且可包含前文所述的测试模式选择器之实施例。计算机系统的其它实施例也是可行的且可考虑采用。在所示之系统中，主存储器(1104)经由存储器总线(1106)而耦合到总线桥接器(1102)，且图形控制器(1108)经由AGP总线(1110)而耦合到总线桥接器(1102)。数个PCI装置(1112A至1112B)经由PCI总线(1114)而耦合到总线桥接器(1102)。亦可设有辅助总线桥接器(1116)，以便经由EISA/ISA总线(1120)而提供电气接口至一个或多个EISA或ISA装置(1118)。在该例子中，微处理器(1150)经由CPU总线(1124)而耦合到总线桥接器(1102)，且被耦合到可选用的(optinal)L2高速缓存存储器(1128)。在某些实施例中，微处理器(100)可包含整合式L1高速缓存存储器(图中未示出)。

总线桥接器(1102)提供了微处理器(1150)、主存储器(1104)、图形控制器(1108)、与被连接到PCI总线(1114)的各装置之间之接口。当自连接到总线桥接器(1102)的其中一个装置接收到作业(operation)时，总线桥接器(1102)识别该作业的目标(例如特定的装置，或者在PCI总线(1114)的情形中，该目标是在PCI总线(1114)上)。总线桥接器(1102)将该作业传送到目标装置。总线桥接器(1102)通常将作业自来源装置或总线所使用的协议转换成由目标装置或总线所使用的协议。在某些实施例中，可将总线桥接器(1102)与微处理器(1150)整合。

辅助总线桥接器(1116)除了将ISA/EISA总线的接口提供给PCI总线(1114)外，还可具有额外的功能。亦可在计算机系统(1100)内包含在辅助总线桥接器(1116)之外或与辅助总线桥接器(1116)整合的输入/输出控制器(图中未示出)，以便将作业支持提供给键盘及鼠标(1122)、以及各种串联埠及并联埠。在其它的实施例中，亦可将外部高速缓存存储器单元(图中未示出)在微处理器(1150)与总线桥接器(1102)之间耦合到CPU总线(11211)。或者，可将该外部高速缓存存储器耦合到总线桥接器(1102)，且可将该外部高速缓存存储器的高速缓存存储器控制逻辑整合到总线桥接器(1102)。图中所示之L2高速缓存存储器(1128)是在微处理器(1150)的背部配置(backsideconfiguration)中。请注意，L2高速缓存存储器(1128)可与微处理器(1150)分离，可连同微处理器(1150)而整合到卡匣(例如槽1(slot1)或槽A)中，或者甚至可连同微处理器(1150)而整合到半导体基材中。

主存储器(1104)是一种应用程序储存在其中且微处理器(1150)执行时所主要使用的存储器。适用的主存储器(1104)可包括动态随机存取存储器(Dynamic Random Access Memory；简称DRAM)。例如，复数组的同步DRAM(Synchronous DRAM；简称SDRAM)或RambusDRAM(Rambus DRAM；简称RDRAM)可适用。

PCI装置(1112A至1112B)是诸如网络适配卡、视讯加速器、声卡、硬盘机或软盘机或其控制器、小型计算机系统接口(Small ComputerSystems Interface；简称SCSI)转接器、以及电话卡等各种周边装置的举例。同样地，ISA装置(1118)是诸如调制解调器、声卡、以及GPIB或场总线适配卡(field bus interface card)等各种数据撷取适配卡等的各种类型的周边装置之举例。

设有图形控制器(1108)，用以控制显示器(1126)上的文字及影像之着色。图形控制器(1108)可采用此项技术中习知的典型图形加速器，用以将可有效地移进及移出主存储器(1104)的三维数据结构着色(render)。图形控制器(1108)因而可以是AGP总线(1110)的主控装置，这是因为图形控制器(1108)可要求并取得对总线桥接器(1102)内的目标接口之主控权，因而可存取主存储器(1104)。专用的图形总线可配合自主存储器(1104)迅速地撷取数据。图形控制器(1108)可针对某些作业而进一步配置成产生AGP总线(1110)上的PCI协议异动(transaction)。总线桥接器(1102)的AGP接口因而可包含用来支持AGP协议异动以及PCI协议目标及初始者(initiator)异动的功能。显示器(1126)是其上可呈现影像或文字的任何电子显示器。适用的显示器(1126)包括阴极射线管(Cathode Ray Tube；简称CRT)及液晶显示器(Liquid Crystal Display；简称LCD)等的显示器。

请注意，虽然前文说明中使用AGP、PCI、及ISA或EISA总线作为例子，但是亦可视需要而代之以任何总线架构。又请注意，计算机系统(1100)可以是包含额外的微处理器(例如图中示为计算机系统(1100)之可选用的组件之微处理器(1150a))之多重处理计算机系统。微处理器(1150a)可类似于微处理器(1150)。更具体而言，在一个实施例中，微处理器(1150a)可与微处理器(1150)完全相同。微处理器(1150a)可经由独立的总线而连接到总线桥接器(1102)，或者可与微处理器(1150)共享CPU总线(1124)。此外，微处理器(100a)可耦合到类似于L2高速缓存存储器(1128)的可选用之L2高速缓存存储器(1128a)。

现在请参阅图13，图中示出可包含前文所述的测试模式选择器的实施例的计算机系统之另一个实施例。其它实施例也是可行的且可予以考虑采用。在一个实施例中，计算机系统包含数个处理节点(1212A)、(1212B)、(1212C)、及(1212D)。每一处理节点可以是多核心微处理器或其它的多核心装置，且可包含前文所述的测试模式选择器。每一处理节点经由每一个别处理节点(1212A至1212D)内包含的存储器控制器(12112A至12112D)而耦合到个别的存储器(1214A至1214D)。此外，处理节点(1212A至1212D)包含用来在该处理节点(1212A至1212D)之间通信的接口逻辑。例如，处理节点(1212A)包含用来与处理节点(1212B)通信的接口逻辑(1218A)、用来与处理节点(1212C)通信的接口逻辑(1218B)、以及用来与另一处理节点(图中未示出)通信的第三接口逻辑(1218C)。同样情况，处理节点(1212B)包含接口逻辑(1218D)、(1218E)、及(1218F)；处理节点(1212C)包含接口逻辑(1218G)、(1218H)、及(1218I)；且处理节点(1212D)包含接口逻辑(1218J)、(1218K)、及(1218L)。处理节点(1212D)被耦合而经由接口逻辑(1218L)与多个输入/输出装置(例如，在链环配置中之装置(1220A至1220B))通信。其它的处理节点可以类似之方式而与其它的I/O装置通信。

处理节点(1212A至1212D)实施封包型链路(packet-based link)，以便进行处理节点间之通信。在本实施例中，将该链路实施为若干组的单向线路(line)(例如，线路(1224A)用来将封包自处理节点(1212A)传输到处理节点(1212B)，且线路(1224B)用来将封包自处理节点(1212B)传输到处理节点(1212A))。其它组的线路(1224C至1224H)用来在图13所示的其它处理节点之间传输封包。一般而言，每一组线路(1224)可包含一条或多条数据线路、对应于该数据线路的一条或多条时钟线路、以及用来指示被传输的封包类型之一条或多条控制线路。以一种高速缓存存储器一致之方式操作该链路，以便进行各处理节点间之通信，或者以一种非一致之方式操作该链路，以便进行处理节点与I/O装置(或通到诸如PCI总线或ISA总线等的传统结构的I/O总线之总线桥接器)间之通信。此外，可使用如图所示的各I/O装置间之链环结构，而以一种非一致之方式操作该链路。请注意，将要自一处理节点传输到另一处理节点的封包可通过一个或多个中间节点。例如，由处理节点(1212A)传输到处理节点(1212D)的封包可通过处理节点(1212B)或处理节点(1212C)。可使用任何适当的路由算法。该计算机系统的其它实施例可包含比图13所示实施例多或少的处理节点。

一般而言，可在各节点之间经由线路(1224)而以一个或多个位时间(bit time)之方式传输封包。一位时间可以是对应的时钟线路上的时钟信号之上升缘或下降缘。该封包可包括用来启始异动的命令封包、用来维持高速缓存存储器一致性的探测封包、以及来自对探测及命令响应之响应封包。

处理节点(1212A至1212D)除了包含存储器控制器及接口逻辑之外，尚可包含一个或多个微处理器。广义而言，处理节点包含至少一个处理节点，且可选择性地包含用来与存储器及其它的逻辑电路通信之存储器控制器。更具体而言，每一处理节点(1212A至1212D)可包含一个或多个同样的微处理器(1150)。外部接口单元可包含节点内之接口逻辑(1218)、以及存储器控制器(1216)。

存储器(1214A至1214D)可包括任何适用的存储器装置。例如，存储器(1214A至1214D)可包括一个或多个RAMBUS DRAM(RDRAM)、同步DRAM(SDRAM)、以及静态RAM等的存储器。计算机系统(400)的地址空间分布在存储器(1214A至1214D)之间。每一处理节点(1212A至1212D)可包含存储器对映表(memory map)，用以决定存储器(1214A至1214D)对映到哪些地址，并因而决定应将对一特定地址的存储器要求传送到哪一处理节点(1212A至1212D)。在一个实施例中，该计算机系统内的地址之一致性点是被耦合到用来储存与该地址对应的字节的存储器之存储器控制器(1216A至1216D)。换言之，存储器控制器(1216A至1216D)负责确保以一种高速缓存存储器一致性之方式(cache coherentfashion)进行对该对应的存储器(1214A至1214D)之每一存储器存取。存储器控制器(1216A至1216D)可包含用来与存储器(1214A至1214D)介接之控制电路。此外，存储器控制器(1216A至1216D)可包含用来使各存储器要求排队等候的若干要求队列。

接口逻辑(1218A至1218L)可包含各种缓冲器，用以自该链路接收封包，并缓冲储存将要在该链路上传输的封包。该计算机系统可采用用来传输封包的任何适当之封包流控制机制。例如，在一个实施例中，每一接口逻辑(1218)储存用来连接该接口逻辑的链路的另一端上的接收器内之每一类型的缓冲器之计数值。除非接收端的接口逻辑有可储存封包的未使用之缓冲器，否则该接口逻辑将不传输该封包。将接收端的缓冲器向前绕送一封包而将该缓冲器空出时，接收端的接口逻辑将指示该缓冲器已空出的讯息传输到该传送端的接口逻辑。可将该机制称为“配券型(coupon-based)”系统。

I/O装置(1220A至1220B)可以是任何适用的I/O装置。例如，I/O装置(1220A至1220B)可包含可与另一计算机系统耦合且用于与该另一计算机系统通信之装置(例如网络适配卡或调制解调器)。此外，I/O装置(1220A至1220B)可包括视讯加速器、声卡(audio card)、硬盘机或软盘机或其控制器、小型计算机系统接口(Small ComputerSystems Interface；简称SCSI)转接器和电话卡、声霸卡(soundcard)、以及诸如GPIB或场总线适配卡等的各种数据撷取卡。请注意，在本说明书中，术语“I/O装置”及术语“周边装置”意思是同义的。

在本说明书的用法中，术语“时钟周期”或“周期”意指指令处理管线的各阶段完成其工作所用的时间间隔。存储器组件(例如寄存器或数组)根据界定该时钟周期的时钟信号而撷取指令及计算出的值。例如，存储器组件可根据时钟信号的上升缘或下降缘而撷取一值。

熟习此项技术者在完全了解前文所揭示的本发明之后，将可易于作出各种变化及修改。将后文的权利要求书诠释为包含所有此种变化及修改。

虽然在结构测试的环境下说明了本发明，但是可将所揭示的本发明之装置及技术应用于譬如功能测试或内建自我测试(BIST)等的多个核心的同时测试之其它形式。

工业实用性

本发明通常应用于集成电路测试。

Claims (10)

1.一种集成电路，包含：

多个逻辑核心；以及

耦合到该多个逻辑核心的扫描测试硬件；

其中将该扫描测试硬件配置成：

将扫描测试数据输入到该多个逻辑核心；

对该多个逻辑核心同步执行扫描测试；以及

将来自该多个逻辑核心的扫描测试结果数据同时输出到自动化测试设备；

其中为了输出扫描测试结果数据，将该扫描测试硬件配置成将该扫描测试结果数据时分多路复用，以便在该自动化测试设备的选通窗口期间使来自该多个逻辑核心中的每一个逻辑核心的该扫描测试结果数据的成分出现在对该自动化测试设备的输入信道。

2.如权利要求1所述的集成电路，进一步包含除了该多个逻辑核心及该扫描测试硬件以外的一个或多个功能硬件。

3.如权利要求2所述的集成电路，其中该一个或多个功能硬件包含通信控制器和/或存储器控制器，且其中该逻辑核心中的每一个逻辑核心是处理器核心。

4.如权利要求2所述的集成电路，其中将该扫描测试硬件配置成同步测试该一个或多个功能硬件以及该多个逻辑核心。

5.如权利要求2所述的集成电路，其中将该扫描测试硬件配置成防止对该一个或多个功能硬件的测试影响到来自该多个逻辑核心的该扫描测试结果数据。

6.一种同步测试一集成电路中包含的多个核心的方法，包含下列步骤：

将扫描测试数据输入到单一集成电路内包含的多个逻辑核心；

对该多个逻辑核心同步执行扫描测试；以及

将来自该多个逻辑核心的扫描测试结果数据同时输出到自动化测试设备；

其中该输出步骤包含下列步骤：将该扫描测试结果数据时分多路复用，以便在该自动化测试设备的选通窗口期间使来自该多个逻辑核心中的每一个逻辑核心的该扫描测试结果数据的成分出现在对该自动化测试设备的输入信道。

7.如权利要求6所述的同步测试一集成电路中包含的多个核心的方法，其中该集成电路进一步包含除了该多个逻辑核心以外的一个或多个功能硬件，其中该一个或多个功能硬件包含通信控制器和/或存储器控制器，且其中该逻辑核心中的每一个逻辑核心是处理器核心。

8.如权利要求6所述的同步测试一集成电路中包含的多个核心的方法，其中该集成电路进一步包含除了该多个逻辑核心以外的一个或多个功能硬件，该方法进一步包含下列步骤：同步测试该一个或多个功能硬件以及该多个逻辑核心。

9.如权利要求6所述的同步测试一集成电路中包含的多个核心的方法，其中该集成电路进一步包含除了该多个逻辑核心以外的一个或多个功能硬件，该方法进一步包含下列步骤：防止对该一个或多个功能硬件的测试影响到来自该多个逻辑核心的该扫描测试结果数据。

10.一种测试系统，包含：

自动化测试设备；以及

耦合到该自动化测试设备的接受测试装置，且该接受测试装置包含：

如权利要求1-5中任一项所述的集成电路。

Images