JP2004347537A - 半導体集積回路 - Google Patents
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Abstract
【課題】シフトスキャン方式で設計された半導体集積回路において、回路規模が大きくなると端子数の制限からスキャンチェーン１本あたりに含まれるフリップフロップの数が増加し、テスト時間が増大する。
【解決手段】シフトスキャン方式で設計された半導体集積回路１００において、データ設定時にシフトレジスタとして動作する複数のスキャンＦＦ１２１〜１２４，１３１〜１３４が接続されたスキャンチェーン１２０，１３０と、データ入力時にそれぞれのスキャンチェーンに入力信号を分配する入力信号分配回路１１０を構成するシフトレジスタ１１１，１１２とを、１対１に接続し、データ入力端子１０１を共通化することで、半導体集積回路１００の端子数の制限を取り払うとともに、接続されるスキャンチェーンの本数に応じて入力信号の切り替え速度を速めることで、テスト時間を短縮することを可能にした。
【選択図】 図１
【解決手段】シフトスキャン方式で設計された半導体集積回路１００において、データ設定時にシフトレジスタとして動作する複数のスキャンＦＦ１２１〜１２４，１３１〜１３４が接続されたスキャンチェーン１２０，１３０と、データ入力時にそれぞれのスキャンチェーンに入力信号を分配する入力信号分配回路１１０を構成するシフトレジスタ１１１，１１２とを、１対１に接続し、データ入力端子１０１を共通化することで、半導体集積回路１００の端子数の制限を取り払うとともに、接続されるスキャンチェーンの本数に応じて入力信号の切り替え速度を速めることで、テスト時間を短縮することを可能にした。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に、シフトスキャン方式で設計されたテスト回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路のテストを容易にする技術として、すべてのフリップフロップ（以下、ＦＦと称す）に対して、値の設定、および読み出しを可能とする回路を付加するスキャン方式がある。スキャン方式により、内部状態を持つためにテストパターン生成の難しい順序回路を、内部状態を持たない組合せ回路として扱うことができる。スキャン方式は、シフトレジスタを用いてチェーン状に接続されたＦＦに次々に値を設定し、読み出しをするシフトスキャン方式と、各ＦＦに固有のアドレスを決めておき、このアドレスにより選択されたＦＦに値を設定し、読み出しをするアドレススキャン方式とに大別される。一般に、シフトスキャン方式の方が単純な回路で設計可能であるが、アドレススキャン方式では、必要なＦＦの値のみ設定、および読み出しが可能である。
【０００３】
ところでこのシフトスキャン方式では、チェーン状に接続されたＦＦ群（スキャンチェーン）の一部のＦＦに対してのみ値の設定、および読み出しをする場合でも、シフトレジスタとして動作するため、スキャンチェーンに含まれる全ＦＦに対して値の設定、読み出しをする場合と同じになる。このため、シフトスキャン方式では、テストに要する時間がかかる、といった問題があった。
【０００４】
また、テスト対象回路の回路規模の増大に従い、スキャンチェーンに含まれるＦＦの数が増大し、より一層のテスト時間が必要となってきた。この問題に対する極めてシンプルな解決方法としては、スキャンチェーンの数を増やし、それぞれのスキャンチェーンに含まれるＦＦの数を減少させる方法がある。この場合、スキャンチェーンの数が増えると、半導体集積回路において使用可能な端子数を超えることになるため、一端子には２本以上のスキャンチェーンを接続し、この２本以上のスキャンチェーンについて選択的にテストを行うことになる。したがって、この場合には、テスト時間の短縮は望めないこととなる。
【０００５】
同様の課題に対して、特許文献１に示されるように、別の方法を行っているものもある。この特許文献１の方法は、半導体集積回路内に複数のスキャンチェーンを設け、これらに同一の入力端子からテストパターンを与えて組合せ回路に入力し、組合せ回路からの応答パターンをこれらのスキャンチェーンにより取得し、そのシリアル出力同士の排他的論理和を算出することで１つの出力にまとめ、このまとめた出力を、単一の出力端子より外部に出力する、というものである。
【０００６】
しかしながら、この特許文献１の方法は、同一のテストパターンを複数のスキャンチェーンに対して設定するものであるため、半導体集積回路内の部分回路であって組合せ回路的に互いに独立したものに対してしかテストを実施することができない、という制約がある。
【０００７】
【特許文献１】
特開２０００−２５８５００号公報（第４−５頁、図１）
【０００８】
【発明が解決しようとする課題】
上記のように、従来のスキャンテスト方法においては、テスト対象回路の規模が大きくなると、入出力端子の端子数の制限により、テスト時間の短縮に効果のあるスキャンチェーンの本数の増加には、上限が生じることとなった。
【０００９】
また、特許文献１の方法では、テストを実行できるのは、半導体集積回路の部分回路であって組合せ回路的に互いに独立したものに限られる、という問題があった。
【００１０】
この発明は、上記のような従来の問題点を解決するためになされたもので、回路規模が増大した場合においても、テスト時間の増大を防止することのできるスキャンテスト回路を有する半導体集積回路を提供することを目的としている。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１にかかる半導体集積回路は、シフトスキャン方式で設計される半導体集積回路において、シフトレジスタとして動作する複数のフリップフロップ（以下、ＦＦと称す）回路をそれぞれが有する複数のスキャンチェーンと、該複数のスキャンチェーンに与えるデータを入力するための１つの入力端子と、前記入力端子から入力されたデータを、前記複数のスキャンチェーンに分配する入力信号分配回路とを備えた、ことを特徴とするものである。
【００１２】
本発明の請求項２にかかる半導体集積回路は、シフトスキャン方式で設計される半導体集積回路において、シフトレジスタとして動作する複数のＦＦ回路をそれぞれが有する複数のスキャンチェーンと、該複数のスキャンチェーン回路からのデータを出力するための１つの出力端子と、前記複数のスキャンチェーン回路の出力データを重畳し前記１つの出力端子に接続する出力信号重畳回路とを備えた、ことを特徴とするものである。
【００１３】
本発明の請求項３にかかる半導体集積回路は、請求項１に記載の半導体集積回路において、上記入力端子にデータを入力する際に用いる入力データクロックのクロック速度は、前記シフトレジスタのシフト動作速度に、前記スキャンチェーンの本数に応じた倍率を乗算した速度である、ことを特徴とするものである。
【００１４】
本発明の請求項４にかかる半導体集積回路は、請求項２に記載の半導体集積回路において、上記出力端子からデータを出力する際に用いる出力データクロックのクロック速度は、前記シフトレジスタのシフト動作速度に、前記スキャンチェーンの本数に応じた倍率を乗算した速度である、ことを特徴とするものである。
【００１５】
本発明の請求項５にかかる半導体集積回路は、請求項１に記載の半導体集積回路において、前記入力信号分配回路は、前記入力端子に接続される前記スキャンチェーンの本数に応じた複数のシフトレジスタで構成され、前記複数のシフトレジスタに、前記複数のスキャンチェーンが接続されている、ことを特徴とするものである。
【００１６】
本発明の請求項６にかかる半導体集積回路は、請求項１記載の半導体集積回路において、前記入力信号分配回路は、前記入力端子からデータを入力する際に用いる入力データクロックに同期し、少なくとも２つの前記スキャンチェーンの初段ＦＦのイネーブル信号を生成するイネーブル信号生成回路を有する、ことを特徴とするものである。
【００１７】
本発明の請求項７にかかる半導体集積回路は、請求項１記載の半導体集積回路において、前記入力信号分配回路は、前記入力端子に接続されている各スキャンチェーンのＦＦの段数の比に応じて、互いにイネーブル期間の長さが異なるイネーブル信号を生成し、前記各スキャンチェーンの初段のＦＦに出力するイネーブル信号生成回路と、前記入力端子に接続されている各スキャンチェーンのＦＦの段数の比に応じて、互いに速度が異なるシフト動作用のクロックを生成し、前記各スキャンチェーンに出力するクロック生成回路とを有する、ことを特徴とするものである。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路の構成を示す図であり、図２はその動作波形図である。
本実施の形態１にかかる半導体集積回路は、一つの入力端子に接続されたｎ本のスキャンチェーンに対し、シフト動作速度に対してｎ倍の速度で入力端子に供給されたデータを分配することで、従来と同じシフト速度のままで、テスト対象回路全体を一時にテストすることを可能としたものである。
【００１９】
即ち、本実施の形態１の半導体集積回路１００は、入力信号分配回路１１０と、検査用回路としてのスキャンチェーン１２０および１３０と、出力信号重畳回路１４０と、データ入力端子１０１と、入力データ１０１に同期したクロック入力端子１０２と、スキャンシフトに同期したクロック入力端子１０３と、出力信号重畳回路１４０で重畳された出力データを出力するデータ出力端子１０４とから構成される。なお、符号１０１は上述のようにデータ入力端子を指す他、これに入力される入力データを指すものとしても用いる。同様に、符号１０２，１０３および１０４はそれぞれクロック入力端子１０２，１０３より入力されるクロック信号およびデータ出力端子１０４より出力される出力データを指すものとしても用いる。
【００２０】
入力信号分配回路１１０は、ＦＦ１１１、およびＦＦ１１２よりなり、これら２つのＦＦ１１１，１１２は入力データを２つのスキャンチェーンに分配するためのシフトレジスタを構成する。スキャンチェーン１２０は、シフトＦＦ１２１〜１２４により構成され、スキャンチェーン１３０は、シフトＦＦ１３１〜１３４により構成される。クロック信号１０２は、入力信号分配回路１１０、および出力信号重畳回路１４０に供給され、それぞれ、入力データの分配、出力データの重畳に用いられる。クロック信号１０３は、スキャンチェーン１２０を構成するシフトＦＦ１２１〜１２４、およびスキャンチェーン１３０を構成するシフトＦＦ１３１〜１３４に供給され、スキャンシフト動作に用いられる。
図２は、上から順に、クロック１０２、入力データ１０１、ＦＦ１３１出力、ＦＦ１２１出力、クロック１０３をそれぞれ示している。
【００２１】
次に、本実施の形態１による半導体集積回路の動作について説明する。
半導体集積回路１００に、入力データとして、｛Ａ１，Ｂ１，Ａ２，Ｂ２，Ａ３，Ｂ３，Ａ４，Ｂ４｝なるデータ系列がデータ入力端子１０１から入力され、クロック信号１０２として、２ｆＨｚ（ｆ＞０）のクロック信号がクロック入力端子１０２から入力され、クロック信号１０３として、ｆＨｚのクロック信号がクロック入力端子１０３から入力された場合、クロック信号１０２の初めの２クロックで、入力信号分配回路１１０のＦＦ１１１，１１２にはそれぞれ、ＦＦ１１１＝Ｂ１，ＦＦ１１２＝Ａ１のようにデータが蓄えられる。
【００２２】
次のクロック信号１０２のサイクルで、ＦＦ１１１，ＦＦ１１２に蓄えられていたデータＢ１，Ａ１は、スキャンチェーン１２０，１３０それぞれの初段のＦＦであるＦＦ１２１，１３１に移動し、ＦＦ１１１，１１２，１２１，１３１の状態は、ＦＦ１１１＝Ａ２，ＦＦ１１２＝Ｂ１，ＦＦ１２１＝Ｂ１，ＦＦ１３１＝Ａ１となる。もう一度、同様の動作を行うと、スキャンチェーン内のＦＦに着目すると、各ＦＦの状態は、ＦＦ１２２＝Ｂ１，ＦＦ１２１＝Ｂ２，ＦＦ１３２＝Ａ１，ＦＦ１３１＝Ａ２となる。
【００２３】
この動作を複数回行うことにより、スキャンチェーン１２０を構成するＦＦ１２１〜１２４の状態は、ＦＦ１２１＝Ｂ４，ＦＦ１２２＝Ｂ３，ＦＦ１２３＝Ｂ２，ＦＦ１２４＝Ｂ１となり、スキャンチェーン１３０を構成するＦＦ１３１〜１３４の状態は、ＦＦ１３１＝Ａ４，ＦＦ１３２＝Ａ３，ＦＦ１３３＝Ａ２，ＦＦ１３４＝Ａ１となり、スキャンチェーン１２０には、｛Ｂ１，Ｂ２，Ｂ３，Ｂ４｝なるデータ系列が、スキャンチェーン１３０には、｛Ａ１，Ａ２，Ａ３，Ａ４｝なるデータ系列が、それぞれ入力された状態となる。
【００２４】
これは、本実施の形態１の構成を用い、２つのスキャンチェーンに対する入力データが時分割的に重畳された入力データ１０１｛Ａ１，Ｂ１，Ａ２，Ｂ２，Ａ３，Ｂ３，Ａ４，Ｂ４｝と、入力データ１０１に同期し、スキャンシフトの２倍の周波数を持つクロック信号１０２とを準備することにより、２本のスキャンチェーン１２０，１３０のスキャンテストを、１つの端子により行えることを意味している。しかも、そのスキャンテストに要する時間は、１本のスキャンシフトの時間が同じであるとすれば、スキャンチェーンを１本しか持たない従来例と同じで済む。
【００２５】
そしてこの状態で、スキャンチェーン１２０，１３０にそれぞれ保持されたデータ系列｛Ｂ１，Ｂ２，Ｂ３，Ｂ４｝，｛Ａ１，Ａ２，Ａ３，Ａ４｝をスキャンチェーン内の各ＦＦのＱ出力（図示せず）より半導体集積回路１００内の被検査回路である組合せ回路（図示せず）にパラレル信号として入力し、この組合せ回路からパラレルで出力される応答信号をスキャンチェーン１２０，１３０の各ＦＦのＤ入力（図示せず）より取得する。
【００２６】
こうして取得したデータ系列をスキャンチェーン１２０，１３０内で順次シフトし、これらスキャンチェーン１２０，１３０のシリアル出力を、出力信号重畳回路１４０によりシフト動作の２倍の周波数で切り替えてこれらを時分割的に重畳することにより、２系統のスキャンチェーン１２０，１３０からの出力データを１つのデータ出力端子１０４より出力することができる。
【００２７】
以上のような、本実施の形態１による半導体集積回路においては、従来シフトスキャン方式で設計された半導体集積回路においては、回路規模が大きくなると端子数の制限からスキャンチェーン１本あたりに含まれるフリップフロップの数が増加し、テスト時間が増大するという問題があったが、データ設定時にシフトレジスタとして動作する、複数のスキャンＦＦ１２１〜１２４，１３１〜１３４がそれぞれ接続されてなる、２つのスキャンチェーン１２０，１３０を設け、データ入力時に２つのシフトレジスタ１１１，１１２よりなる入力信号分配回路１１０により、１つデータ入力端子１０１からの入力信号をそれぞれのスキャンチェーンに分配するとともに、その入力信号の速度を、スキャンシフトの速度にスキャンチェーンの本数を乗じたものとし、また、それぞれのスキャンチェーンの出力信号を時分割的に重畳して１つのデータ出力端子１０４より出力し、その重畳した出力信号の速度を、スキャンシフトの速度にスキャンチェーンの本数を乗じたものとしたので、実質的に端子数の制限を取り払うことができるとともに、接続されるスキャンチェーンの本数を増すことによって半導体集積回路へのテスト用データの入力速度をより一層速めることができ、テスト時間を大きく短縮することができる効果が得られる。
【００２８】
なお、この実施の形態１の例では、１つのデータ入力端子に接続されるスキャンチェーンは２本である場合を示したが、スキャンチェーンの本数に制限は無く、Ｎ本（Ｎは３以上の整数）のスキャンチェーンを接続しても同様の効果が得られる。但し、入力信号分配回路および出力信号分配回路は、スキャンシフトの周波数のＮ倍で動作させる必要がある。
【００２９】
また、半導体集積回路に設けることができるピン数に余裕がある場合には、出力信号重畳回路を省略して、各スキャンチェーン毎にデータ出力端子を設けるようにしてもよい。
【００３０】
（実施の形態２）
図３は、本発明の実施の形態２による半導体集積回路の構成を示す図であり、図４は、その動作波形図である。
この実施の形態２は、入力信号分配回路の構成が実施の形態１とは異なる例を示すものである。
【００３１】
図３において、２００は半導体集積回路、２０１はデータ入力端子、２０２は入力データに同期したクロック入力端子、２０３はスキャンシフトに同期したクロック入力端子、２０４はデータ出力端子、２１０は入力信号分配回路、２５０はクロック２０２で動作するカウンタ、２６０はカウンタ２５０の値によりイネーブル信号を生成するエンコーダ、２６１はＦＦ２３１のデータイネーブル信号、２６２はＦＦ２２１のデータイネーブル信号、２２０，２３０はスキャンチェーン、２２１〜２２４，２３１〜２３４はスキャンチェーン２２０，２３０を構成するスキャンＦＦ、２４０は出力信号重畳回路である。なお、符号２０１はデータ入力端子を指す他、これに入力される入力データを指すものとしても用いる。同様に、符号２０２，２０３および２０４はそれぞれクロック入力端子２０２，２０３より入力されるクロック信号およびクロック出力端子２０４より出力される出力データを指すものとしても用いる。
【００３２】
また、図４は、上から順に、クロック２０２、入力データ２０１、ＦＦ２３１のデータイネーブル信号２６１、ＦＦ２２１のデータイネーブル信号２６２、ＦＦ２３１出力、ＦＦ２２１出力、クロック２０３をそれぞれ示している。
【００３３】
次に、本実施の形態２による半導体集積回路の動作について説明する。
本実施の形態２による半導体集積回路２００は、入力信号分配回路２１０を、クロック２０２で動作するカウンタ２５０と、該カウンタ２５０の値によりイネーブル信号を生成するエンコーダ２６０と、各スキャンチェーン２２０，２３０の初段のＦＦ２２１，２３１よりなるものとして構成している。すなわち、各スキャンチェーン２２０，２３０に入力データ２０１を与え、当該各スキャンチェーン２２０，２３０の出力を出力信号重畳回路２４０で重畳して出力するようにしている。
【００３４】
その際、入力信号分配回路２１０は、そのカウンタ２５０により入力データに同期して入力される周波数２ｆＨｚのクロック信号２０２を２分周し、エンコーダ２６０はこの分周クロックと同相と逆相のイネーブル信号２６１と２６２とを発生する。これにより、１つのデータ入力端子２０１から入力されるデータ系列｛Ａ１，Ｂ１，Ａ２，Ｂ２，Ａ３，Ｂ３，Ａ４，Ｂ４｝は、クロック信号２０２の初めの２つのクロックの期間において、ＦＦ２２１はイネーブル信号２６１がＨレベルとなっている１つ目のクロックによりＦＦ２２１＝Ａ１となるように、また、ＦＦ２３１はイネーブル信号２６２がＨレベルとなっている２つ目のクロックによりＦＦ２３１＝Ｂ１となるように、スキャンチェーン２２０，２３０の初段のＦＦ２２１，２３１にデータが蓄えられる。これ以降の動作は実施の形態１と同様であり、周波数ｆＨｚのクロック信号２０３に同期して、データがスキャンチェーン２２０，２３０により順次シフトされる。
【００３５】
このような、本実施の形態２による半導体集積回路においては、シフトレジスタとして動作する複数のＦＦ回路よりなるスキャンチェーンを２つ以上有し、これらスキャンチェーンより半導体集積回路内の組合せ回路にテスト用データをパラレルに入力し、そのパラレル応答を当該２つ以上のスキャンチェーン回路によりシフトするとともにそれぞれの出力を時分割的に重畳して１つのデータ出力端子に出力するようにしている。
【００３６】
すなわち、データ設定時にシフトレジスタとして動作する、各々複数のスキャンＦＦ２２１〜２２４、２３１〜２３４が接続されてなるスキャンチェーン２２０、２３０を設け、スキャンシフトの速度にスキャンチェーンの本数を乗算した速度のデータを、１つのデータ入力端子２０１から両スキャンチェーン２２０、２３０に同時に入力し、両スキャンチェーンから組合せ回路にパラレルにデータを入力し、これに対する組合せ回路の応答を各スキャンチェーン２２０、２３０によりシフトし、各スキャンチェーン２２０、２３０のシリアル出力を出力信号重畳回路２４０で時分割的に重畳し、スキャンシフトの速度にスキャンチェーンの本数を乗じた速度で１つのデータ出力端子２０４より出力するようにしたので、端子数に制限があっても、これに制限されることなく、接続されるスキャンチェーンの本数を増すことによって半導体集積回路へのテスト用データの入力速度をより一層速めることができ、これによりテスト時間を大きく短縮することができる効果が得られる。
【００３７】
なお、出力信号重畳回路は入力信号分配回路と同様に２つのデータラッチ機能付きのＦＦを有し、これらの出力を同一のデータ出力端子２０４に接続したものとして構成してもよいが、実施の形態１の入力信号分配回路と同様にシフトレジスタからなるものとしてもよく、この場合、エンコーダ２６０からのデータイネーブル信号２６１，２６２の代わりにクロック信号２０２をシフトレジスタに与えればよい。
【００３８】
逆に、実施の形態１の出力信号重畳回路として、この実施の形態２の出力信号重畳回路と同様の構成のものを用いることもできる。但し、この場合、カウンタ２５０とエンコーダ２６０に相当するものが新たに必要となる。
【００３９】
また、スキャンチェーンの本数に制限は無く、Ｎ本（Ｎは３以上の整数）のスキャンチェーンを接続しても同様の効果が得られる。但し、入力信号および出力信号は、スキャンシフトの周波数のＮ倍で入力および出力する必要がある。
【００４０】
さらに、半導体集積回路に設けることができるピン数に余裕がある場合には、出力信号重畳回路を省略して、各スキャンチェーン毎にデータ出力端子を設けるようにしてもよい。
【００４１】
（実施の形態３）
図５は、本発明の実施の形態３による半導体集積回路の構成を示す図であり、図６は、その動作波形図である。
この実施の形態３は、シフトレジスタの段数が相異なる複数のスキャンチェーンを有する例を示すものである。
【００４２】
図５において、３００は半導体集積回路、３０１はデータ入力端子、３０２は入力データに同期したクロック入力端子、３０４はデータ出力端子、３１０は入力信号分配回路、３５０はクロック信号３０２で動作するカウンタ、３６０はカウンタ３５０の値によりイネーブル信号を生成するエンコーダ、３６１はＦＦ３２１のデータイネーブル信号、３６２はＦＦ３３１のデータイネーブル信号、３７０はカウンタ３５０の値によりクロックを生成するクロック生成器、３７１はスキャンチェーン３２０を動作させるクロック信号、３７２はスキャンチェーン３３０を動作させるクロック信号、３２０，３３０はスキャンチェーン、３２１〜３２２，３３１〜３３４はスキャンチェーン３２０，３３０を構成するスキャンＦＦ、３４０は出力信号重畳回路である。なお、符号３０１はデータ入力端子を指す他、これに入力される入力データを指すものとしても用いる。同様に、符号３０２および３０４はそれぞれクロック入力端子３０２より入力されるクロック信号およびクロック出力端子３０４より出力される出力データを指すものとしても用いる。
【００４３】
また、図６は、上から順に、クロック３０２、入力データ３０１、ＦＦ３２１のデータイネーブル信号３６１、ＦＦ３３１のデータイネーブル信号３６２、クロック３７１、ＦＦ３２１出力、ＦＦ３３１出力、クロック３７２をそれぞれ示している。
【００４４】
次に、本実施の形態３による半導体集積回路の動作について説明する。
本実施の形態３は、入力信号分配回路３１０を、クロック３０２で動作するカウンタ３５０と、カウンタ３５０の値によりイネーブル信号を生成するエンコーダ３６０と、カウンタ３５０の値によりクロックを生成するクロック生成器３７０と、スキャンチェーン３２０，３３０の初段のＦＦ３２１，３３１とにより構成したもので、第１のスキャンチェーン３２０は、２段のＦＦ３２１、３２２のみで構成され、第２のスキャンチェーン３３０は、４段のＦＦ３３１、３３２，３３３，３３４で構成されていることを特徴とするものである。
【００４５】
そして、これら各スキャンチェーン３２０，３３０に同じ入力データ３０１を与え、当該各スキャンチェーン３２０，３３０の出力を出力信号重畳回路３４０で重畳して出力するようにしている。
【００４６】
その際、入力信号分配回路３１０は、そのカウンタ３５０により入力データに同期して入力される周波数２ｆＨｚのクロック信号３０２を２分周し、エンコーダ３６０はこの分周クロックの立上りに同期して位相が反転するイネーブル信号３６１と分周クロックと逆相のイネーブル信号３６２とを発生する。これにより、データ入力端子３０１から入力されるデータ系列｛Ａ１，Ｂ１，Ａ１，Ｂ２，Ａ２，Ｂ３，Ａ２，Ｂ４｝は、クロック信号３０２の初めの２つのクロックの期間において、ＦＦ３２１はイネーブル信号３６１がＨレベルとなっている１つ目のクロックによりＦＦ３２１＝Ａ１となるように、また、ＦＦ２３１はイネーブル信号２６２がＨレベルとなっている２つ目のクロックによりＦＦ３３１＝Ｂ１となるように、スキャンチェーン３２０，３３０の初段のＦＦ３２１，３３１にデータが蓄えられる。
【００４７】
また、クロック生成器３７０は、カウンタ３５０によりクロック信号３０２を２分周した周波数ｆＨｚのクロックをクロック３７２として、またこれをさらに２分周した周波数ｆ／２Ｈｚのクロックをクロック３７１として出力し、スキャンチェーン３２０，３３０はこの周波数ｆ／２Ｈｚ，ｆＨｚのクロック３７１，３７２に同期して、データがスキャンチェーン３２０，３３０により順次シフトされる。
【００４８】
このような、本実施の形態３による半導体集積回路においては、スキャンチェーンの中で最も速いスキャンシフトの速度にスキャンチェーンの本数を乗算した速度のデータを１つのデータ入力端子３０１から入力し、これを分配する入力信号分配回路３１０を、前記２つのスキャンチェーンのＦＦの段数の比により初段ＦＦのイネーブル期間の長さの比を決定するエンコーダ（イネーブル信号生成回路）３６０と、前記２つのスキャンチェーンのＦＦの段数の比により速度の異なるシフト動作を行うクロックを生成するクロック生成回路３７０とを有するものとして構成し、これらスキャンチェーンより半導体集積回路内の組合せ回路にテスト用データをパラレルに入力し、そのパラレル応答を当該２つ以上のスキャンチェーン回路によりシフトするとともにそれぞれの出力を時分割的に重畳し、キャンチェーンの中で最も速いスキャンシフトの速度にスキャンチェーンの本数を乗算した速度で１つのデータ出力端子３０４から出力するようにしたので、端子数の制限を受けることなく、スキャンチェーンを構成するＦＦの段数が相異なるスキャンチェーンを複数設けることができ、ＦＦの段数が多いスキャンチェーンの本数を増すことによって半導体集積回路へのテスト用データの入力速度をより一層速めることができ、テスト時間をより大きく短縮することができる効果が得られる。
【００４９】
なお、各スキャンチェーンを構成するＦＦの段数の比は２：１に限るものではなく、他の所要の比率に変更してもよい。この場合、ＦＦの段数の比に応じてイネーブル期間の長さの比およびシフト動作を行うクロックの周波数の比を適宜設定する必要がある。
【００５０】
また、スキャンチェーンの本数に制限は無く、Ｎ本（Ｎは３以上の整数）のスキャンチェーンを接続しても同様の効果が得られる。但し、入力信号および出力信号は、最も高速に動作するスキャンシフトの周波数のＮ倍で入力および出力させる必要がある。
【００５１】
また、半導体集積回路に設けることができるピン数に余裕がある場合には、出力信号重畳回路を省略して、各スキャンチェーン毎にデータ出力端子を設けるようにしてもよい。
【００５２】
また、出力信号重畳回路は入力信号分配回路と同様に２つのデータラッチ機能付きのＦＦを有し、これらの出力を同一のデータ出力端子３０４に接続したものとして構成してもよいが、実施の形態１の入力信号分配回路と同様にシフトレジスタからなるものとしてもよく、この場合、エンコーダ３６０からのデータイネーブル信号３６１，３６２の代わりにクロック信号３０２を与えればよい。
【００５３】
【発明の効果】
以上のように、本発明にかかる半導体集積回路によれば、シフトスキャン方式で設計される半導体集積回路において、端子数の制限にかかわらずスキャンチェーンの本数を増すことができ、テスト時間を大きく短縮することのできる効果が得られる。
【００５４】
すなわち、本発明の請求項１にかかる半導体集積回路によれば、シフトスキャン方式で設計される半導体集積回路において、シフトレジスタとして動作する複数のフリップフロップ（以下、ＦＦと称す）回路をそれぞれが有する複数のスキャンチェーンと、該複数のスキャンチェーンに与えるデータを入力するための１つの入力端子と、前記入力端子から入力されたデータを、前記複数のスキャンチェーンに分配する入力信号分配回路とを備えたものとしたので、端子数の制限にかかわらず、スキャンチェーンの本数を増加でき、回路規模が増大した場合においても、テスト時間の増大を防止できるスキャンテスト回路を有する半導体集積回路を得ることができる効果がある。
【００５５】
本発明の請求項２にかかる半導体集積回路によれば、シフトスキャン方式で設計される半導体集積回路において、シフトレジスタとして動作する複数のＦＦ回路をそれぞれが有する複数のスキャンチェーンと、該複数のスキャンチェーン回路からのデータを出力するための１つの出力端子と、前記複数のスキャンチェーン回路の出力データを重畳し前記１つの出力端子に接続する出力信号重畳回路とを備えたものとしたので、端子数の制限にかかわらず、スキャンチェーンの本数を増加でき、回路規模が増大した場合においても、テスト時間の増大を防止できるスキャンテスト回路を有する半導体集積回路を得ることができる効果がある。
【００５６】
本発明の請求項３にかかる半導体集積回路によれば、請求項１に記載の半導体集積回路において、上記入力端子にデータを入力する際に用いる入力データクロックのクロック速度は、前記シフトレジスタのシフト動作速度に、前記スキャンチェーンの本数に応じた倍率を乗算した速度であるものとしたので、端子数に制限があっても、これに制限されることなく、接続されるスキャンチェーンの本数に応じて入力端子より入力されるデータの入力速度を速めることによって、テスト時間を短縮することができ、回路規模が増大した場合においても、テスト時間の増大を防止できるスキャンテスト回路を有する半導体集積回路を得ることができる効果がある。
【００５７】
本発明の請求項４にかかる半導体集積回路によれば、請求項２に記載の半導体集積回路において、上記出力端子からデータを出力する際に用いる出力データクロックのクロック速度は、前記シフトレジスタのシフト動作速度に、前記スキャンチェーンの本数に応じた倍率を乗算した速度であるものとしたので、端子数に制限があっても、これに制限されることなく、接続されるスキャンチェーンの本数に応じて出力端子より出力されるデータの出力速度を速めることによって、テスト時間を短縮することができ、回路規模が増大した場合においても、テスト時間の増大を防止できるスキャンテスト回路を有する半導体集積回路を得ることができる効果がある。
【００５８】
本発明の請求項５にかかる半導体集積回路によれば、請求項１に記載の半導体集積回路において、前記入力信号分配回路は、前記入力端子に接続される前記スキャンチェーンの本数に応じた複数のシフトレジスタで構成され、前記複数のシフトレジスタに、前記複数のスキャンチェーンが接続されているものとしたので、端子数の制限にかかわらず、スキャンチェーンの本数を増加でき、回路規模が増大した場合においても、テスト時間の増大を防止できるスキャンテスト回路を有する半導体集積回路を得ることができる効果がある。
【００５９】
本発明の請求項６にかかる半導体集積回路によれば、請求項１記載の半導体集積回路において、前記入力信号分配回路は、前記入力端子からデータを入力する際に用いる入力データクロックに同期し、少なくとも２つの前記スキャンチェーンの初段ＦＦのイネーブル信号を生成するイネーブル信号生成回路を有するものとしたので、端子数の制限にかかわらず、スキャンチェーンの本数を増加でき、回路規模が増大した場合においても、テスト時間の増大を防止できるスキャンテスト回路を有する半導体集積回路を得ることができる効果がある。
【００６０】
本発明の請求項７にかかる半導体集積回路によれば、請求項１記載の半導体集積回路において、前記入力信号分配回路は、前記入力端子に接続されている各スキャンチェーンのＦＦの段数の比に応じて、互いにイネーブル期間の長さが異なるイネーブル信号を生成し、前記各スキャンチェーンの初段のＦＦに出力するイネーブル信号生成回路と、前記入力端子に接続されている各スキャンチェーンのＦＦの段数の比に応じて、互いに速度が異なるシフト動作用のクロックを生成し、前記各スキャンチェーンに出力するクロック生成回路とを有するものとしたので、端子数の制限にかかわらず、ＦＦの段数が相異なるスキャンチェーンの本数を増加でき、回路規模が増大した場合においても、テスト時間の増大を防止できるスキャンテスト回路を有する半導体集積回路を得ることができる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１による半導体集積回路の構成を示す図である。
【図２】図１に示す回路のタイミングを示す図である。
【図３】本発明の実施の形態２による半導体集積回路の構成を示す図である。
【図４】図３に示す回路のタイミングを示す図である。
【図５】本発明の実施の形態３による半導体集積回路の構成を示す図である。
【図６】図５に示す回路のタイミングを示す図である。
【符号の説明】
１００ 半導体集積回路
１０１ データ入力端子（あるいは入力データ）
１０２ 入力データに同期したクロック入力端子（あるいはクロック信号）
１０３ スキャンシフトに同期したクロック入力端子（あるいはクロック信号）
１０４ データ出力端子（あるいは出力データ）
１１０ 入力信号分配回路
１１１，１１２ 入力信号分配回路を構成するシフトレジスタ
１２０，１３０ スキャンチェーン
１２１〜１２４，１３１〜１３４ スキャンチェーンを構成するスキャンＦＦ
１４０ 出力信号重畳回路
２００ 半導体集積回路
２０１ データ入力端子（あるいは入力データ）
２０２ 入力データに同期したクロック入力端子およびクロック信号
２０３ スキャンシフトに同期したクロック入力端子またはクロック信号
２０４ データ出力端子（あるいは出力データ）
２１０ 入力信号分配回路
２５０ クロック２０２で動作するカウンタ
２６０ カウンタ２５０の値によりイネーブル信号を生成するエンコーダ
２６１ ＦＦ２３１のデータイネーブル信号
２６２ ＦＦ２２１のデータイネーブル信号
２２０，２３０ スキャンチェーン
２２１〜２２４，２３１〜２３４ スキャンチェーンを構成するスキャンＦＦ
２４０ 出力信号重畳回路
３００ 半導体集積回路
３０１ データ入力端子（あるいは入力データ）
３０２ 入力データに同期したクロック入力端子（あるいはクロック信号）
３０４ データ出力端子（あるいは出力データ）
３１０ 入力信号分配回路
３５０ クロック３０２で動作するカウンタ
３６０ カウンタ３５０の値によりイネーブル信号を生成するエンコーダ
３６１ ＦＦ３２１のデータイネーブル信号
３６２ ＦＦ３３１のデータイネーブル信号
３７０ カウンタ３５０の値によりクロックを生成するクロック生成器
３７１ スキャンチェーン３２０を動作するクロック信号
３７２ スキャンチェーン３３０を動作するクロック信号
３２０，３３０ スキャンチェーン
３２１〜３２２，３３１〜３３４ スキャンチェーンを構成するスキャンＦＦ
３４０ 出力信号重畳回路
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に、シフトスキャン方式で設計されたテスト回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路のテストを容易にする技術として、すべてのフリップフロップ（以下、ＦＦと称す）に対して、値の設定、および読み出しを可能とする回路を付加するスキャン方式がある。スキャン方式により、内部状態を持つためにテストパターン生成の難しい順序回路を、内部状態を持たない組合せ回路として扱うことができる。スキャン方式は、シフトレジスタを用いてチェーン状に接続されたＦＦに次々に値を設定し、読み出しをするシフトスキャン方式と、各ＦＦに固有のアドレスを決めておき、このアドレスにより選択されたＦＦに値を設定し、読み出しをするアドレススキャン方式とに大別される。一般に、シフトスキャン方式の方が単純な回路で設計可能であるが、アドレススキャン方式では、必要なＦＦの値のみ設定、および読み出しが可能である。
【０００３】
ところでこのシフトスキャン方式では、チェーン状に接続されたＦＦ群（スキャンチェーン）の一部のＦＦに対してのみ値の設定、および読み出しをする場合でも、シフトレジスタとして動作するため、スキャンチェーンに含まれる全ＦＦに対して値の設定、読み出しをする場合と同じになる。このため、シフトスキャン方式では、テストに要する時間がかかる、といった問題があった。
【０００４】
また、テスト対象回路の回路規模の増大に従い、スキャンチェーンに含まれるＦＦの数が増大し、より一層のテスト時間が必要となってきた。この問題に対する極めてシンプルな解決方法としては、スキャンチェーンの数を増やし、それぞれのスキャンチェーンに含まれるＦＦの数を減少させる方法がある。この場合、スキャンチェーンの数が増えると、半導体集積回路において使用可能な端子数を超えることになるため、一端子には２本以上のスキャンチェーンを接続し、この２本以上のスキャンチェーンについて選択的にテストを行うことになる。したがって、この場合には、テスト時間の短縮は望めないこととなる。
【０００５】
同様の課題に対して、特許文献１に示されるように、別の方法を行っているものもある。この特許文献１の方法は、半導体集積回路内に複数のスキャンチェーンを設け、これらに同一の入力端子からテストパターンを与えて組合せ回路に入力し、組合せ回路からの応答パターンをこれらのスキャンチェーンにより取得し、そのシリアル出力同士の排他的論理和を算出することで１つの出力にまとめ、このまとめた出力を、単一の出力端子より外部に出力する、というものである。
【０００６】
しかしながら、この特許文献１の方法は、同一のテストパターンを複数のスキャンチェーンに対して設定するものであるため、半導体集積回路内の部分回路であって組合せ回路的に互いに独立したものに対してしかテストを実施することができない、という制約がある。
【０００７】
【特許文献１】
特開２０００−２５８５００号公報（第４−５頁、図１）
【０００８】
【発明が解決しようとする課題】
上記のように、従来のスキャンテスト方法においては、テスト対象回路の規模が大きくなると、入出力端子の端子数の制限により、テスト時間の短縮に効果のあるスキャンチェーンの本数の増加には、上限が生じることとなった。
【０００９】
また、特許文献１の方法では、テストを実行できるのは、半導体集積回路の部分回路であって組合せ回路的に互いに独立したものに限られる、という問題があった。
【００１０】
この発明は、上記のような従来の問題点を解決するためになされたもので、回路規模が増大した場合においても、テスト時間の増大を防止することのできるスキャンテスト回路を有する半導体集積回路を提供することを目的としている。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１にかかる半導体集積回路は、シフトスキャン方式で設計される半導体集積回路において、シフトレジスタとして動作する複数のフリップフロップ（以下、ＦＦと称す）回路をそれぞれが有する複数のスキャンチェーンと、該複数のスキャンチェーンに与えるデータを入力するための１つの入力端子と、前記入力端子から入力されたデータを、前記複数のスキャンチェーンに分配する入力信号分配回路とを備えた、ことを特徴とするものである。
【００１２】
本発明の請求項２にかかる半導体集積回路は、シフトスキャン方式で設計される半導体集積回路において、シフトレジスタとして動作する複数のＦＦ回路をそれぞれが有する複数のスキャンチェーンと、該複数のスキャンチェーン回路からのデータを出力するための１つの出力端子と、前記複数のスキャンチェーン回路の出力データを重畳し前記１つの出力端子に接続する出力信号重畳回路とを備えた、ことを特徴とするものである。
【００１３】
本発明の請求項３にかかる半導体集積回路は、請求項１に記載の半導体集積回路において、上記入力端子にデータを入力する際に用いる入力データクロックのクロック速度は、前記シフトレジスタのシフト動作速度に、前記スキャンチェーンの本数に応じた倍率を乗算した速度である、ことを特徴とするものである。
【００１４】
本発明の請求項４にかかる半導体集積回路は、請求項２に記載の半導体集積回路において、上記出力端子からデータを出力する際に用いる出力データクロックのクロック速度は、前記シフトレジスタのシフト動作速度に、前記スキャンチェーンの本数に応じた倍率を乗算した速度である、ことを特徴とするものである。
【００１５】
本発明の請求項５にかかる半導体集積回路は、請求項１に記載の半導体集積回路において、前記入力信号分配回路は、前記入力端子に接続される前記スキャンチェーンの本数に応じた複数のシフトレジスタで構成され、前記複数のシフトレジスタに、前記複数のスキャンチェーンが接続されている、ことを特徴とするものである。
【００１６】
本発明の請求項６にかかる半導体集積回路は、請求項１記載の半導体集積回路において、前記入力信号分配回路は、前記入力端子からデータを入力する際に用いる入力データクロックに同期し、少なくとも２つの前記スキャンチェーンの初段ＦＦのイネーブル信号を生成するイネーブル信号生成回路を有する、ことを特徴とするものである。
【００１７】
本発明の請求項７にかかる半導体集積回路は、請求項１記載の半導体集積回路において、前記入力信号分配回路は、前記入力端子に接続されている各スキャンチェーンのＦＦの段数の比に応じて、互いにイネーブル期間の長さが異なるイネーブル信号を生成し、前記各スキャンチェーンの初段のＦＦに出力するイネーブル信号生成回路と、前記入力端子に接続されている各スキャンチェーンのＦＦの段数の比に応じて、互いに速度が異なるシフト動作用のクロックを生成し、前記各スキャンチェーンに出力するクロック生成回路とを有する、ことを特徴とするものである。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路の構成を示す図であり、図２はその動作波形図である。
本実施の形態１にかかる半導体集積回路は、一つの入力端子に接続されたｎ本のスキャンチェーンに対し、シフト動作速度に対してｎ倍の速度で入力端子に供給されたデータを分配することで、従来と同じシフト速度のままで、テスト対象回路全体を一時にテストすることを可能としたものである。
【００１９】
即ち、本実施の形態１の半導体集積回路１００は、入力信号分配回路１１０と、検査用回路としてのスキャンチェーン１２０および１３０と、出力信号重畳回路１４０と、データ入力端子１０１と、入力データ１０１に同期したクロック入力端子１０２と、スキャンシフトに同期したクロック入力端子１０３と、出力信号重畳回路１４０で重畳された出力データを出力するデータ出力端子１０４とから構成される。なお、符号１０１は上述のようにデータ入力端子を指す他、これに入力される入力データを指すものとしても用いる。同様に、符号１０２，１０３および１０４はそれぞれクロック入力端子１０２，１０３より入力されるクロック信号およびデータ出力端子１０４より出力される出力データを指すものとしても用いる。
【００２０】
入力信号分配回路１１０は、ＦＦ１１１、およびＦＦ１１２よりなり、これら２つのＦＦ１１１，１１２は入力データを２つのスキャンチェーンに分配するためのシフトレジスタを構成する。スキャンチェーン１２０は、シフトＦＦ１２１〜１２４により構成され、スキャンチェーン１３０は、シフトＦＦ１３１〜１３４により構成される。クロック信号１０２は、入力信号分配回路１１０、および出力信号重畳回路１４０に供給され、それぞれ、入力データの分配、出力データの重畳に用いられる。クロック信号１０３は、スキャンチェーン１２０を構成するシフトＦＦ１２１〜１２４、およびスキャンチェーン１３０を構成するシフトＦＦ１３１〜１３４に供給され、スキャンシフト動作に用いられる。
図２は、上から順に、クロック１０２、入力データ１０１、ＦＦ１３１出力、ＦＦ１２１出力、クロック１０３をそれぞれ示している。
【００２１】
次に、本実施の形態１による半導体集積回路の動作について説明する。
半導体集積回路１００に、入力データとして、｛Ａ１，Ｂ１，Ａ２，Ｂ２，Ａ３，Ｂ３，Ａ４，Ｂ４｝なるデータ系列がデータ入力端子１０１から入力され、クロック信号１０２として、２ｆＨｚ（ｆ＞０）のクロック信号がクロック入力端子１０２から入力され、クロック信号１０３として、ｆＨｚのクロック信号がクロック入力端子１０３から入力された場合、クロック信号１０２の初めの２クロックで、入力信号分配回路１１０のＦＦ１１１，１１２にはそれぞれ、ＦＦ１１１＝Ｂ１，ＦＦ１１２＝Ａ１のようにデータが蓄えられる。
【００２２】
次のクロック信号１０２のサイクルで、ＦＦ１１１，ＦＦ１１２に蓄えられていたデータＢ１，Ａ１は、スキャンチェーン１２０，１３０それぞれの初段のＦＦであるＦＦ１２１，１３１に移動し、ＦＦ１１１，１１２，１２１，１３１の状態は、ＦＦ１１１＝Ａ２，ＦＦ１１２＝Ｂ１，ＦＦ１２１＝Ｂ１，ＦＦ１３１＝Ａ１となる。もう一度、同様の動作を行うと、スキャンチェーン内のＦＦに着目すると、各ＦＦの状態は、ＦＦ１２２＝Ｂ１，ＦＦ１２１＝Ｂ２，ＦＦ１３２＝Ａ１，ＦＦ１３１＝Ａ２となる。
【００２３】
この動作を複数回行うことにより、スキャンチェーン１２０を構成するＦＦ１２１〜１２４の状態は、ＦＦ１２１＝Ｂ４，ＦＦ１２２＝Ｂ３，ＦＦ１２３＝Ｂ２，ＦＦ１２４＝Ｂ１となり、スキャンチェーン１３０を構成するＦＦ１３１〜１３４の状態は、ＦＦ１３１＝Ａ４，ＦＦ１３２＝Ａ３，ＦＦ１３３＝Ａ２，ＦＦ１３４＝Ａ１となり、スキャンチェーン１２０には、｛Ｂ１，Ｂ２，Ｂ３，Ｂ４｝なるデータ系列が、スキャンチェーン１３０には、｛Ａ１，Ａ２，Ａ３，Ａ４｝なるデータ系列が、それぞれ入力された状態となる。
【００２４】
これは、本実施の形態１の構成を用い、２つのスキャンチェーンに対する入力データが時分割的に重畳された入力データ１０１｛Ａ１，Ｂ１，Ａ２，Ｂ２，Ａ３，Ｂ３，Ａ４，Ｂ４｝と、入力データ１０１に同期し、スキャンシフトの２倍の周波数を持つクロック信号１０２とを準備することにより、２本のスキャンチェーン１２０，１３０のスキャンテストを、１つの端子により行えることを意味している。しかも、そのスキャンテストに要する時間は、１本のスキャンシフトの時間が同じであるとすれば、スキャンチェーンを１本しか持たない従来例と同じで済む。
【００２５】
そしてこの状態で、スキャンチェーン１２０，１３０にそれぞれ保持されたデータ系列｛Ｂ１，Ｂ２，Ｂ３，Ｂ４｝，｛Ａ１，Ａ２，Ａ３，Ａ４｝をスキャンチェーン内の各ＦＦのＱ出力（図示せず）より半導体集積回路１００内の被検査回路である組合せ回路（図示せず）にパラレル信号として入力し、この組合せ回路からパラレルで出力される応答信号をスキャンチェーン１２０，１３０の各ＦＦのＤ入力（図示せず）より取得する。
【００２６】
こうして取得したデータ系列をスキャンチェーン１２０，１３０内で順次シフトし、これらスキャンチェーン１２０，１３０のシリアル出力を、出力信号重畳回路１４０によりシフト動作の２倍の周波数で切り替えてこれらを時分割的に重畳することにより、２系統のスキャンチェーン１２０，１３０からの出力データを１つのデータ出力端子１０４より出力することができる。
【００２７】
以上のような、本実施の形態１による半導体集積回路においては、従来シフトスキャン方式で設計された半導体集積回路においては、回路規模が大きくなると端子数の制限からスキャンチェーン１本あたりに含まれるフリップフロップの数が増加し、テスト時間が増大するという問題があったが、データ設定時にシフトレジスタとして動作する、複数のスキャンＦＦ１２１〜１２４，１３１〜１３４がそれぞれ接続されてなる、２つのスキャンチェーン１２０，１３０を設け、データ入力時に２つのシフトレジスタ１１１，１１２よりなる入力信号分配回路１１０により、１つデータ入力端子１０１からの入力信号をそれぞれのスキャンチェーンに分配するとともに、その入力信号の速度を、スキャンシフトの速度にスキャンチェーンの本数を乗じたものとし、また、それぞれのスキャンチェーンの出力信号を時分割的に重畳して１つのデータ出力端子１０４より出力し、その重畳した出力信号の速度を、スキャンシフトの速度にスキャンチェーンの本数を乗じたものとしたので、実質的に端子数の制限を取り払うことができるとともに、接続されるスキャンチェーンの本数を増すことによって半導体集積回路へのテスト用データの入力速度をより一層速めることができ、テスト時間を大きく短縮することができる効果が得られる。
【００２８】
なお、この実施の形態１の例では、１つのデータ入力端子に接続されるスキャンチェーンは２本である場合を示したが、スキャンチェーンの本数に制限は無く、Ｎ本（Ｎは３以上の整数）のスキャンチェーンを接続しても同様の効果が得られる。但し、入力信号分配回路および出力信号分配回路は、スキャンシフトの周波数のＮ倍で動作させる必要がある。
【００２９】
また、半導体集積回路に設けることができるピン数に余裕がある場合には、出力信号重畳回路を省略して、各スキャンチェーン毎にデータ出力端子を設けるようにしてもよい。
【００３０】
（実施の形態２）
図３は、本発明の実施の形態２による半導体集積回路の構成を示す図であり、図４は、その動作波形図である。
この実施の形態２は、入力信号分配回路の構成が実施の形態１とは異なる例を示すものである。
【００３１】
図３において、２００は半導体集積回路、２０１はデータ入力端子、２０２は入力データに同期したクロック入力端子、２０３はスキャンシフトに同期したクロック入力端子、２０４はデータ出力端子、２１０は入力信号分配回路、２５０はクロック２０２で動作するカウンタ、２６０はカウンタ２５０の値によりイネーブル信号を生成するエンコーダ、２６１はＦＦ２３１のデータイネーブル信号、２６２はＦＦ２２１のデータイネーブル信号、２２０，２３０はスキャンチェーン、２２１〜２２４，２３１〜２３４はスキャンチェーン２２０，２３０を構成するスキャンＦＦ、２４０は出力信号重畳回路である。なお、符号２０１はデータ入力端子を指す他、これに入力される入力データを指すものとしても用いる。同様に、符号２０２，２０３および２０４はそれぞれクロック入力端子２０２，２０３より入力されるクロック信号およびクロック出力端子２０４より出力される出力データを指すものとしても用いる。
【００３２】
また、図４は、上から順に、クロック２０２、入力データ２０１、ＦＦ２３１のデータイネーブル信号２６１、ＦＦ２２１のデータイネーブル信号２６２、ＦＦ２３１出力、ＦＦ２２１出力、クロック２０３をそれぞれ示している。
【００３３】
次に、本実施の形態２による半導体集積回路の動作について説明する。
本実施の形態２による半導体集積回路２００は、入力信号分配回路２１０を、クロック２０２で動作するカウンタ２５０と、該カウンタ２５０の値によりイネーブル信号を生成するエンコーダ２６０と、各スキャンチェーン２２０，２３０の初段のＦＦ２２１，２３１よりなるものとして構成している。すなわち、各スキャンチェーン２２０，２３０に入力データ２０１を与え、当該各スキャンチェーン２２０，２３０の出力を出力信号重畳回路２４０で重畳して出力するようにしている。
【００３４】
その際、入力信号分配回路２１０は、そのカウンタ２５０により入力データに同期して入力される周波数２ｆＨｚのクロック信号２０２を２分周し、エンコーダ２６０はこの分周クロックと同相と逆相のイネーブル信号２６１と２６２とを発生する。これにより、１つのデータ入力端子２０１から入力されるデータ系列｛Ａ１，Ｂ１，Ａ２，Ｂ２，Ａ３，Ｂ３，Ａ４，Ｂ４｝は、クロック信号２０２の初めの２つのクロックの期間において、ＦＦ２２１はイネーブル信号２６１がＨレベルとなっている１つ目のクロックによりＦＦ２２１＝Ａ１となるように、また、ＦＦ２３１はイネーブル信号２６２がＨレベルとなっている２つ目のクロックによりＦＦ２３１＝Ｂ１となるように、スキャンチェーン２２０，２３０の初段のＦＦ２２１，２３１にデータが蓄えられる。これ以降の動作は実施の形態１と同様であり、周波数ｆＨｚのクロック信号２０３に同期して、データがスキャンチェーン２２０，２３０により順次シフトされる。
【００３５】
このような、本実施の形態２による半導体集積回路においては、シフトレジスタとして動作する複数のＦＦ回路よりなるスキャンチェーンを２つ以上有し、これらスキャンチェーンより半導体集積回路内の組合せ回路にテスト用データをパラレルに入力し、そのパラレル応答を当該２つ以上のスキャンチェーン回路によりシフトするとともにそれぞれの出力を時分割的に重畳して１つのデータ出力端子に出力するようにしている。
【００３６】
すなわち、データ設定時にシフトレジスタとして動作する、各々複数のスキャンＦＦ２２１〜２２４、２３１〜２３４が接続されてなるスキャンチェーン２２０、２３０を設け、スキャンシフトの速度にスキャンチェーンの本数を乗算した速度のデータを、１つのデータ入力端子２０１から両スキャンチェーン２２０、２３０に同時に入力し、両スキャンチェーンから組合せ回路にパラレルにデータを入力し、これに対する組合せ回路の応答を各スキャンチェーン２２０、２３０によりシフトし、各スキャンチェーン２２０、２３０のシリアル出力を出力信号重畳回路２４０で時分割的に重畳し、スキャンシフトの速度にスキャンチェーンの本数を乗じた速度で１つのデータ出力端子２０４より出力するようにしたので、端子数に制限があっても、これに制限されることなく、接続されるスキャンチェーンの本数を増すことによって半導体集積回路へのテスト用データの入力速度をより一層速めることができ、これによりテスト時間を大きく短縮することができる効果が得られる。
【００３７】
なお、出力信号重畳回路は入力信号分配回路と同様に２つのデータラッチ機能付きのＦＦを有し、これらの出力を同一のデータ出力端子２０４に接続したものとして構成してもよいが、実施の形態１の入力信号分配回路と同様にシフトレジスタからなるものとしてもよく、この場合、エンコーダ２６０からのデータイネーブル信号２６１，２６２の代わりにクロック信号２０２をシフトレジスタに与えればよい。
【００３８】
逆に、実施の形態１の出力信号重畳回路として、この実施の形態２の出力信号重畳回路と同様の構成のものを用いることもできる。但し、この場合、カウンタ２５０とエンコーダ２６０に相当するものが新たに必要となる。
【００３９】
また、スキャンチェーンの本数に制限は無く、Ｎ本（Ｎは３以上の整数）のスキャンチェーンを接続しても同様の効果が得られる。但し、入力信号および出力信号は、スキャンシフトの周波数のＮ倍で入力および出力する必要がある。
【００４０】
さらに、半導体集積回路に設けることができるピン数に余裕がある場合には、出力信号重畳回路を省略して、各スキャンチェーン毎にデータ出力端子を設けるようにしてもよい。
【００４１】
（実施の形態３）
図５は、本発明の実施の形態３による半導体集積回路の構成を示す図であり、図６は、その動作波形図である。
この実施の形態３は、シフトレジスタの段数が相異なる複数のスキャンチェーンを有する例を示すものである。
【００４２】
図５において、３００は半導体集積回路、３０１はデータ入力端子、３０２は入力データに同期したクロック入力端子、３０４はデータ出力端子、３１０は入力信号分配回路、３５０はクロック信号３０２で動作するカウンタ、３６０はカウンタ３５０の値によりイネーブル信号を生成するエンコーダ、３６１はＦＦ３２１のデータイネーブル信号、３６２はＦＦ３３１のデータイネーブル信号、３７０はカウンタ３５０の値によりクロックを生成するクロック生成器、３７１はスキャンチェーン３２０を動作させるクロック信号、３７２はスキャンチェーン３３０を動作させるクロック信号、３２０，３３０はスキャンチェーン、３２１〜３２２，３３１〜３３４はスキャンチェーン３２０，３３０を構成するスキャンＦＦ、３４０は出力信号重畳回路である。なお、符号３０１はデータ入力端子を指す他、これに入力される入力データを指すものとしても用いる。同様に、符号３０２および３０４はそれぞれクロック入力端子３０２より入力されるクロック信号およびクロック出力端子３０４より出力される出力データを指すものとしても用いる。
【００４３】
また、図６は、上から順に、クロック３０２、入力データ３０１、ＦＦ３２１のデータイネーブル信号３６１、ＦＦ３３１のデータイネーブル信号３６２、クロック３７１、ＦＦ３２１出力、ＦＦ３３１出力、クロック３７２をそれぞれ示している。
【００４４】
次に、本実施の形態３による半導体集積回路の動作について説明する。
本実施の形態３は、入力信号分配回路３１０を、クロック３０２で動作するカウンタ３５０と、カウンタ３５０の値によりイネーブル信号を生成するエンコーダ３６０と、カウンタ３５０の値によりクロックを生成するクロック生成器３７０と、スキャンチェーン３２０，３３０の初段のＦＦ３２１，３３１とにより構成したもので、第１のスキャンチェーン３２０は、２段のＦＦ３２１、３２２のみで構成され、第２のスキャンチェーン３３０は、４段のＦＦ３３１、３３２，３３３，３３４で構成されていることを特徴とするものである。
【００４５】
そして、これら各スキャンチェーン３２０，３３０に同じ入力データ３０１を与え、当該各スキャンチェーン３２０，３３０の出力を出力信号重畳回路３４０で重畳して出力するようにしている。
【００４６】
その際、入力信号分配回路３１０は、そのカウンタ３５０により入力データに同期して入力される周波数２ｆＨｚのクロック信号３０２を２分周し、エンコーダ３６０はこの分周クロックの立上りに同期して位相が反転するイネーブル信号３６１と分周クロックと逆相のイネーブル信号３６２とを発生する。これにより、データ入力端子３０１から入力されるデータ系列｛Ａ１，Ｂ１，Ａ１，Ｂ２，Ａ２，Ｂ３，Ａ２，Ｂ４｝は、クロック信号３０２の初めの２つのクロックの期間において、ＦＦ３２１はイネーブル信号３６１がＨレベルとなっている１つ目のクロックによりＦＦ３２１＝Ａ１となるように、また、ＦＦ２３１はイネーブル信号２６２がＨレベルとなっている２つ目のクロックによりＦＦ３３１＝Ｂ１となるように、スキャンチェーン３２０，３３０の初段のＦＦ３２１，３３１にデータが蓄えられる。
【００４７】
また、クロック生成器３７０は、カウンタ３５０によりクロック信号３０２を２分周した周波数ｆＨｚのクロックをクロック３７２として、またこれをさらに２分周した周波数ｆ／２Ｈｚのクロックをクロック３７１として出力し、スキャンチェーン３２０，３３０はこの周波数ｆ／２Ｈｚ，ｆＨｚのクロック３７１，３７２に同期して、データがスキャンチェーン３２０，３３０により順次シフトされる。
【００４８】
このような、本実施の形態３による半導体集積回路においては、スキャンチェーンの中で最も速いスキャンシフトの速度にスキャンチェーンの本数を乗算した速度のデータを１つのデータ入力端子３０１から入力し、これを分配する入力信号分配回路３１０を、前記２つのスキャンチェーンのＦＦの段数の比により初段ＦＦのイネーブル期間の長さの比を決定するエンコーダ（イネーブル信号生成回路）３６０と、前記２つのスキャンチェーンのＦＦの段数の比により速度の異なるシフト動作を行うクロックを生成するクロック生成回路３７０とを有するものとして構成し、これらスキャンチェーンより半導体集積回路内の組合せ回路にテスト用データをパラレルに入力し、そのパラレル応答を当該２つ以上のスキャンチェーン回路によりシフトするとともにそれぞれの出力を時分割的に重畳し、キャンチェーンの中で最も速いスキャンシフトの速度にスキャンチェーンの本数を乗算した速度で１つのデータ出力端子３０４から出力するようにしたので、端子数の制限を受けることなく、スキャンチェーンを構成するＦＦの段数が相異なるスキャンチェーンを複数設けることができ、ＦＦの段数が多いスキャンチェーンの本数を増すことによって半導体集積回路へのテスト用データの入力速度をより一層速めることができ、テスト時間をより大きく短縮することができる効果が得られる。
【００４９】
なお、各スキャンチェーンを構成するＦＦの段数の比は２：１に限るものではなく、他の所要の比率に変更してもよい。この場合、ＦＦの段数の比に応じてイネーブル期間の長さの比およびシフト動作を行うクロックの周波数の比を適宜設定する必要がある。
【００５０】
また、スキャンチェーンの本数に制限は無く、Ｎ本（Ｎは３以上の整数）のスキャンチェーンを接続しても同様の効果が得られる。但し、入力信号および出力信号は、最も高速に動作するスキャンシフトの周波数のＮ倍で入力および出力させる必要がある。
【００５１】
また、半導体集積回路に設けることができるピン数に余裕がある場合には、出力信号重畳回路を省略して、各スキャンチェーン毎にデータ出力端子を設けるようにしてもよい。
【００５２】
また、出力信号重畳回路は入力信号分配回路と同様に２つのデータラッチ機能付きのＦＦを有し、これらの出力を同一のデータ出力端子３０４に接続したものとして構成してもよいが、実施の形態１の入力信号分配回路と同様にシフトレジスタからなるものとしてもよく、この場合、エンコーダ３６０からのデータイネーブル信号３６１，３６２の代わりにクロック信号３０２を与えればよい。
【００５３】
【発明の効果】
以上のように、本発明にかかる半導体集積回路によれば、シフトスキャン方式で設計される半導体集積回路において、端子数の制限にかかわらずスキャンチェーンの本数を増すことができ、テスト時間を大きく短縮することのできる効果が得られる。
【００５４】
すなわち、本発明の請求項１にかかる半導体集積回路によれば、シフトスキャン方式で設計される半導体集積回路において、シフトレジスタとして動作する複数のフリップフロップ（以下、ＦＦと称す）回路をそれぞれが有する複数のスキャンチェーンと、該複数のスキャンチェーンに与えるデータを入力するための１つの入力端子と、前記入力端子から入力されたデータを、前記複数のスキャンチェーンに分配する入力信号分配回路とを備えたものとしたので、端子数の制限にかかわらず、スキャンチェーンの本数を増加でき、回路規模が増大した場合においても、テスト時間の増大を防止できるスキャンテスト回路を有する半導体集積回路を得ることができる効果がある。
【００５５】
本発明の請求項２にかかる半導体集積回路によれば、シフトスキャン方式で設計される半導体集積回路において、シフトレジスタとして動作する複数のＦＦ回路をそれぞれが有する複数のスキャンチェーンと、該複数のスキャンチェーン回路からのデータを出力するための１つの出力端子と、前記複数のスキャンチェーン回路の出力データを重畳し前記１つの出力端子に接続する出力信号重畳回路とを備えたものとしたので、端子数の制限にかかわらず、スキャンチェーンの本数を増加でき、回路規模が増大した場合においても、テスト時間の増大を防止できるスキャンテスト回路を有する半導体集積回路を得ることができる効果がある。
【００５６】
本発明の請求項３にかかる半導体集積回路によれば、請求項１に記載の半導体集積回路において、上記入力端子にデータを入力する際に用いる入力データクロックのクロック速度は、前記シフトレジスタのシフト動作速度に、前記スキャンチェーンの本数に応じた倍率を乗算した速度であるものとしたので、端子数に制限があっても、これに制限されることなく、接続されるスキャンチェーンの本数に応じて入力端子より入力されるデータの入力速度を速めることによって、テスト時間を短縮することができ、回路規模が増大した場合においても、テスト時間の増大を防止できるスキャンテスト回路を有する半導体集積回路を得ることができる効果がある。
【００５７】
本発明の請求項４にかかる半導体集積回路によれば、請求項２に記載の半導体集積回路において、上記出力端子からデータを出力する際に用いる出力データクロックのクロック速度は、前記シフトレジスタのシフト動作速度に、前記スキャンチェーンの本数に応じた倍率を乗算した速度であるものとしたので、端子数に制限があっても、これに制限されることなく、接続されるスキャンチェーンの本数に応じて出力端子より出力されるデータの出力速度を速めることによって、テスト時間を短縮することができ、回路規模が増大した場合においても、テスト時間の増大を防止できるスキャンテスト回路を有する半導体集積回路を得ることができる効果がある。
【００５８】
本発明の請求項５にかかる半導体集積回路によれば、請求項１に記載の半導体集積回路において、前記入力信号分配回路は、前記入力端子に接続される前記スキャンチェーンの本数に応じた複数のシフトレジスタで構成され、前記複数のシフトレジスタに、前記複数のスキャンチェーンが接続されているものとしたので、端子数の制限にかかわらず、スキャンチェーンの本数を増加でき、回路規模が増大した場合においても、テスト時間の増大を防止できるスキャンテスト回路を有する半導体集積回路を得ることができる効果がある。
【００５９】
本発明の請求項６にかかる半導体集積回路によれば、請求項１記載の半導体集積回路において、前記入力信号分配回路は、前記入力端子からデータを入力する際に用いる入力データクロックに同期し、少なくとも２つの前記スキャンチェーンの初段ＦＦのイネーブル信号を生成するイネーブル信号生成回路を有するものとしたので、端子数の制限にかかわらず、スキャンチェーンの本数を増加でき、回路規模が増大した場合においても、テスト時間の増大を防止できるスキャンテスト回路を有する半導体集積回路を得ることができる効果がある。
【００６０】
本発明の請求項７にかかる半導体集積回路によれば、請求項１記載の半導体集積回路において、前記入力信号分配回路は、前記入力端子に接続されている各スキャンチェーンのＦＦの段数の比に応じて、互いにイネーブル期間の長さが異なるイネーブル信号を生成し、前記各スキャンチェーンの初段のＦＦに出力するイネーブル信号生成回路と、前記入力端子に接続されている各スキャンチェーンのＦＦの段数の比に応じて、互いに速度が異なるシフト動作用のクロックを生成し、前記各スキャンチェーンに出力するクロック生成回路とを有するものとしたので、端子数の制限にかかわらず、ＦＦの段数が相異なるスキャンチェーンの本数を増加でき、回路規模が増大した場合においても、テスト時間の増大を防止できるスキャンテスト回路を有する半導体集積回路を得ることができる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１による半導体集積回路の構成を示す図である。
【図２】図１に示す回路のタイミングを示す図である。
【図３】本発明の実施の形態２による半導体集積回路の構成を示す図である。
【図４】図３に示す回路のタイミングを示す図である。
【図５】本発明の実施の形態３による半導体集積回路の構成を示す図である。
【図６】図５に示す回路のタイミングを示す図である。
【符号の説明】
１００ 半導体集積回路
１０１ データ入力端子（あるいは入力データ）
１０２ 入力データに同期したクロック入力端子（あるいはクロック信号）
１０３ スキャンシフトに同期したクロック入力端子（あるいはクロック信号）
１０４ データ出力端子（あるいは出力データ）
１１０ 入力信号分配回路
１１１，１１２ 入力信号分配回路を構成するシフトレジスタ
１２０，１３０ スキャンチェーン
１２１〜１２４，１３１〜１３４ スキャンチェーンを構成するスキャンＦＦ
１４０ 出力信号重畳回路
２００ 半導体集積回路
２０１ データ入力端子（あるいは入力データ）
２０２ 入力データに同期したクロック入力端子およびクロック信号
２０３ スキャンシフトに同期したクロック入力端子またはクロック信号
２０４ データ出力端子（あるいは出力データ）
２１０ 入力信号分配回路
２５０ クロック２０２で動作するカウンタ
２６０ カウンタ２５０の値によりイネーブル信号を生成するエンコーダ
２６１ ＦＦ２３１のデータイネーブル信号
２６２ ＦＦ２２１のデータイネーブル信号
２２０，２３０ スキャンチェーン
２２１〜２２４，２３１〜２３４ スキャンチェーンを構成するスキャンＦＦ
２４０ 出力信号重畳回路
３００ 半導体集積回路
３０１ データ入力端子（あるいは入力データ）
３０２ 入力データに同期したクロック入力端子（あるいはクロック信号）
３０４ データ出力端子（あるいは出力データ）
３１０ 入力信号分配回路
３５０ クロック３０２で動作するカウンタ
３６０ カウンタ３５０の値によりイネーブル信号を生成するエンコーダ
３６１ ＦＦ３２１のデータイネーブル信号
３６２ ＦＦ３３１のデータイネーブル信号
３７０ カウンタ３５０の値によりクロックを生成するクロック生成器
３７１ スキャンチェーン３２０を動作するクロック信号
３７２ スキャンチェーン３３０を動作するクロック信号
３２０，３３０ スキャンチェーン
３２１〜３２２，３３１〜３３４ スキャンチェーンを構成するスキャンＦＦ
３４０ 出力信号重畳回路
Claims (7)
- シフトスキャン方式で設計される半導体集積回路において、シフトレジスタとして動作する複数のフリップフロップ（以下、ＦＦと称す）回路をそれぞれが有する複数のスキャンチェーンと、
該複数のスキャンチェーンに与えるデータを入力するための１つの入力端子と、
前記入力端子から入力されたデータを、前記複数のスキャンチェーンに分配する入力信号分配回路とを備えた、
ことを特徴とする半導体集積回路。 - シフトスキャン方式で設計される半導体集積回路において、シフトレジスタとして動作する複数のＦＦ回路をそれぞれが有する複数のスキャンチェーンと、
該複数のスキャンチェーン回路からのデータを出力するための１つの出力端子と、
前記複数のスキャンチェーン回路の出力データを重畳し前記１つの出力端子に接続する出力信号重畳回路とを備えた、
ことを特徴とする半導体集積回路。 - 請求項１に記載の半導体集積回路において、
上記入力端子にデータを入力する際に用いる入力データクロックのクロック速度は、
前記シフトレジスタのシフト動作速度に、前記スキャンチェーンの本数に応じた倍率を乗算した速度である、
ことを特徴とする半導体集積回路。 - 請求項２に記載の半導体集積回路において、
上記出力端子からデータを出力する際に用いる出力データクロックのクロック速度は、
前記シフトレジスタのシフト動作速度に、前記スキャンチェーンの本数に応じた倍率を乗算した速度である、
ことを特徴とする半導体集積回路。 - 請求項１に記載の半導体集積回路において、
前記入力信号分配回路は、
前記入力端子に接続される前記スキャンチェーンの本数に応じた複数のシフトレジスタで構成され、
前記複数のシフトレジスタに、前記複数のスキャンチェーンが接続されている、
ことを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記入力信号分配回路は、
前記入力端子からデータを入力する際に用いる入力データクロックに同期し、少なくとも２つの前記スキャンチェーンの初段ＦＦのイネーブル信号を生成するイネーブル信号生成回路を有する、
ことを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記入力信号分配回路は、
前記入力端子に接続されている各スキャンチェーンのＦＦの段数の比に応じて、互いにイネーブル期間の長さが異なるイネーブル信号を生成し、前記各スキャンチェーンの初段のＦＦに出力するイネーブル信号生成回路と、
前記入力端子に接続されている各スキャンチェーンのＦＦの段数の比に応じて、互いに速度が異なるシフト動作用のクロックを生成し、前記各スキャンチェーンに出力するクロック生成回路とを有する、
ことを特徴とする半導体集積回路。
Priority Applications (1)
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|---|---|---|---|
| JP2003146889A JP2004347537A (ja) | 2003-05-23 | 2003-05-23 | 半導体集積回路 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2003146889A JP2004347537A (ja) | 2003-05-23 | 2003-05-23 | 半導体集積回路 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2003146889A Pending JP2004347537A (ja) | 2003-05-23 | 2003-05-23 | 半導体集積回路 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008534928A (ja) * | 2005-03-22 | 2008-08-28 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | マルチコア集積回路における同時コア試験 |
| JP2015017843A (ja) * | 2013-07-09 | 2015-01-29 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
| JP2015184265A (ja) * | 2014-03-26 | 2015-10-22 | 旭化成エレクトロニクス株式会社 | 半導体テスト回路及びｉｃチップ |
-
2003
- 2003-05-23 JP JP2003146889A patent/JP2004347537A/ja active Pending
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