JP2005069931A - 半導体集積回路およびその設計方法ほか - Google Patents

Abstract

【課題】 設計に時間をかけずに誤動作のないスキャンパス・テスト回路を実現することと、スキャンパス・テスト時の瞬時電流を削減し、テスターの電流供給不足が発生しにくい半導体集積回路を提供する。
【解決手段】 スキャンパス・テスト回路において、クロックの立上りエッジに同期して出力するフリップフロップと、クロックの立下りエッジに同期して出力するフリップフロップを交互に配置する構成をとる。この構成により、誤動作のない動作マージンの大きいスキャンパス・テスト回路が可能となり、またスキャンテスト時の瞬時消費電流を削減できる。
【選択図】 図１

Description

本発明は半導体集積回路に関し、特にスキャンパス・テスト回路の構成に関する。

図７は従来のスキャンパス・テスト回路の概要の回路構成を示す。従来のスキャンパス・テスト回路は、図７に示すように、スキャンパス・テスト用フリップフロップをシフトレジスタ構成にすることでＬＳＩの故障テストを行えるようにしたものである。

図７において、１-１〜１-４は通常の動作モード時にフリップフロップに入力されるデータの入力端子を示し、２はテストモード時にテストデータを入力するためのテストデータ入力端子を示し、３はクロック端子を示し、４は通常動作モードとテストモードを切り替えるための切り替え端子を示し、５-１〜５-４はフリップフロップを示し、６-１〜６-４は通常モードにフリップフロップの出力が接続される組合せ回路ブロックを示し、７はテストモード時のシフトレジスタの最終段のフリップフロップの出力をモニターするためのテストデータの出力端子を示す。
特開平６-１０９８１７号公報（第３頁、第１図）

このような従来のスキャンパス・テスト回路では、半導体の拡散プロセスのばらつきや温度や電圧の動作環境が変動した場合に、フリップフロップへのクロック信号の入力時間に差が生じたり、データの伝達遅延時間が変動するため、設計通りに回路が動作しないことがある。図８を用いてこれを説明する。

図８（ａ）は各部の記号を示す。スキャンパス・テスト回路はシフトレジスタ構造を持つ。図８（ｂ）のタイミングチャートが正常動作である。データピンから入力されたデータＡ、データＢはクロックの立上りエッジに同期してシフト動作をする。

しかしながら、タイミングマージンがなくなると、図８（ｃ）のタイミングチャートのように、「データの筒抜け」と呼ばれる誤動作をする。これは、クロックＣＫ１とクロックＣＫ２とが必ずしも完全同期ではないために発生するものである。具体的には、クロックＣＫ１の立上りに同期して出力されたデータＡがフリップフロップＦＦ２のデータ入力ピンＤに到達する時間の方が、フリップフロップＦＦ２のクロックＣＫ２の立上りよりも早い場合に発生する。

この課題を解決し確実に動作するようにするため、半導体の設計に時間がかかってしまう課題があった。また、確実に動作するようにするために、例えば図８においては、フリップフロップＦＦ１とフリップフロップＦＦ２との間に、一定時間のデータの遅延を発生させるための遅延素子を挿入するなどの半導体素子の追加をしなければならず、このことに起因して半導体の面積が増加してしまうという課題もあった。

さらに、このような従来のスキャンパス・テスト回路ではスキャンパス・テスト回路上の全フリップフロップとその出力に接続される全組合せ回路がクロックに同期して動作するため、フリップフロップが一度に動作するクロックの立上り時においては瞬間的に消費電力が大きくなり、スキャンパス・テスト時にテスターが供給する電流が不足することがあるという課題があった。

本発明は、上記課題を解決するものであり、誤動作が少なく、スキャンパス・テスト時の消費電流を削減する半導体集積回路を提供することにある。

（１）前記目的を達成するため、第１の解決手段として、本発明による半導体集積回路は、スキャンパス・テスト用フリップフロップにてシフトレジスタを構成するスキャンパス・テスト回路を有する半導体集積回路において、フリップフロップの１つ置きにクロックの半周期分位相のずれたデータを出力する構成にしている。これにより、半導体集積回路のクロックのタイミングによる誤動作を防止するとともに、動作時の電流を低減する作用を有する。

（２）第２の解決手段として、本発明による半導体集積回路は、上記第１の解決手段において、スキャンテストのスキャンイン動作に要する入力値とクロック数とのテーブルを予めシミュレーションなどによって用意しておき、このテーブルのデータに基づいてスキャンテストのスキャンイン動作を行うものである。これにより、位相をずらしたことで複雑になったスキャンテストの動作について、テーブルを参照することで容易にテストすることを可能とする作用を有する。

（３）第３の解決手段として、本発明による半導体集積回路は、上記第１の解決手段において、前記スキャンパス上のフリップフロップを、クロックの立上りエッジに同期してデータを出力するフリップフロップと、クロックの立下りエッジに同期してデータを出力するフリップフロップとを交互に配置することが好ましい。これにより、内部動作を立上りと立下りの２系統のクロックのみで動作させることができる。そして、上記のテーブルを比較的容易なシミュレーションで作成することができる作用を有する。

（４）第４の解決手段は半導体集積回路の設計方法として展開するものであるが、それは、前記スキャンパス上のフリップフロップを、クロックの立上りエッジに同期して出力するフリップフロップと、クロックの立下りエッジに同期して動作するフリップフロップとを交互に配置することを主要件要素として半導体集積回路を実現する半導体集積回路の設計方法である。

（５）第５の解決手段はフリップフロップとして展開するものであるが、それは、上記において、クロックの立上りエッジに同期して出力するフリップフロップと、クロックの立下りにエッジに同期して出力するフリップフロップとを、配線層の変更だけで選択できる構造を有することを特徴とするフリップフロップを作製するものである。これにより、フリップフロップの同期するクロックのエッジを修正するために従来行っていた大幅な修正を減らし、簡単な方法でフリップフロップの動作エッジを変更することを可能とする作用を有する。

（６）第６の解決手段として、本発明による半導体集積回路の設計方法は、さらに、上記第３の解決手段を実現するために、上記第５の解決手段のフリップフロップを利用してスキャンパスを配線した後、前記フリップフロップの配線層を変更することにより、立上りエッジ、立下りエッジで出力するフリップフロップを交互に配置し、第１の解決手段のスキャンパス・テスト回路を実現する。これにより、第５の解決手段の作用を半導体集積回路全体として有することとなる。

（７）また、第７の解決手段として、本発明による半導体集積回路の設計方法は、スキャンパス・テスト回路を有する半導体集積回路において、スキャンパス・テスト回路上における動作マージンの少ない一部のフリップフロップを上記第５の解決手段のフリップフロップに置き換える。これにより、スキャンパス・テスト回路の動作マージンを確保することを可能とする作用を有する。

以上説明したように本発明によれば、スキャンパス・テスト回路のフリップフロップを１つ置きにクロックの半周期エッジで出力をするフリップフロップ構成にすることで、誤動作のない動作マージンの大きいテスト回路が可能となる。

また、スキャンテスト時の瞬時消費電流を削減する効果がある。

また、フリップフロップの設定値のテーブル表を用いることで、スキャンテスト時の各フリップフロップへの設定時間を短縮することができる。

以下、本発明にかかわる半導体集積回路の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
図１は本発明の実施の形態１における半導体集積回路の構成を示す回路図である。図１において、１０-１〜１０-４は通常の動作モード時にフリップフロップに入力されるデータの入力端子（Ｄ）を示し、２０はテストモード時にテストデータを入力するためのテストデータ入力端子（ＤＴ）を示し、３０はクロック入力端子（ＣＫ）を示し、４０は通常動作モードとテストモードを切り替えるための切り替え端子（Ｓ）を示し、５０-１，５０-３はクロックの立上りエッジで出力するフリップフロップを示し、５０-２，５０-４はクロックの立下りエッジで出力するフリップフロップを示す。６０-１〜６０-４はフリップフロップの出力が接続される組合せ回路ブロックを示し、７０はテストモード時のシフトレジスタの最終段のフリップフロップの出力をモニターするためのテストデータ出力端子を示す。クロックの立上りエッジで出力するフリップフロップ５０-１，５０-３と、クロックの立下りエッジで出力するフリップフロップ５０-２，５０-４とは、そのシリアル接続において１つ置きの状態に配置されている。

次に、以上のように構成された半導体集積回路の動作を図２のタイミングチャートに基づいて説明する。

図２において、（ａ）はクロック入力端子３０に入力されるテストクロック、（ｂ）はテストデータ入力端子２０に入力されたテストデータを示す。（ｃ）はテストクロックの立上りエッジでラッチされるフリップフロップ５０-１のＱ出力を示す。（ｄ）はテストクロックの立下りエッジでラッチされるフリップフロップ５０-２のＱ出力を示す。（ｅ）はテストクロックの立上りエッジでラッチされるフリップフロップ５０-３のＱ出力を示す。（ｆ）はテストクロックの立下りエッジでラッチされるフリップフロップ５０-４のＱ出力を示す。

このようにフリップフロップ５０-１，５０-２，５０-３，５０-４は１つ置きに半周期ずれたクロックエッジで動作を行うために、スキャンパス・テスト時のスキャンイン動作及びスキャンアウト動作におけるデータの筒抜けの誤動作は発生しない。

また、クロックの半周期毎にスキャンパス上の半分ずつのフリップフロップとそのＱ出力に接続された組合せ回路が動作するため、スキャンパス・テスト時の瞬時電流は、クロックの同相ですべてが動作する従来手法のスキャンパス・テスト時に比較し、約２分の１に削減される。

次に、スキャンパス・テスト時のスキャンテスト入力データの各フリップフロップへの設定の方法を図３のデータ設定用テーブル、及び図４のスキャンパス・テスト回路を用いて説明する。本スキャンパス・テスト回路は１つ置きに半周期ずれたクロックエッジでデータのラッチ動作を行うために、従来技術であるクロックの同相エッジに同期してデータをシフト動作するシフトレジスタ動作とは動作が異なるものである。

図３のように入力データ、クロックそれぞれのフリップフロップのＱ出力のデータ設定用テーブル７０を作成しておき、所望の設定データを選択し、データ種類と必要なクロック数を選択し、スキャンパス・テストモードのスキャンイン動作を行うことで各フリップフロップにデータを設定する方式をとる。

例を挙げると、フリップフロップＦＦ１に“０”、ＦＦ２に“１”、ＦＦ３に“１”、ＦＦ４に“０”を設定する場合は、図３のテーブル７０から“０１０１”のデータを入力し、立上りエッジ３回と立下りエッジ２回のクロック動作で所望のデータを各フリップフロップに設定すればよい。

このようにスキャンパスのフリップフロップ数に応じたテーブルを事前に準備することで、所望の設定データをスキャンイン動作により設定することができる。

また、この方式をとることにより、データの設定を従来の方式より短時間で行うことができる。 前記設定例の場合には、従来方式では最低４サイクルのクロック周期時間が必要であるのに対し、本方式では２．５サイクルのクロック周期で、同じ設定値を設定することが可能となる。

なお、このテーブルは、例えばテスター内部に予め記憶させておくものである。

次に、本方式に用いるスキャンパス・テスト用フリップフロップの回路構成を、図５を用いて説明する。

図５はスキャンパス・テスト用フリップフロップの回路図を示す。

１００はクロック入力端子であり、１０１はデータ入力端子である。１０２はデータ出力端子であり、１０３はクロックの立上りエッジでの出力か立下りエッジでの出力か選択する選択用回路である。

スキャンパス・テスト用にスキャンパスを構成する。このスキャンパスを構成するフリップフロップの順序は、レイアウト設計時にフリップフロップの配置設計が終了した後に生成する。本フリップフロップの選択用回路を採用することにより、半導体拡散工程のメタル配線工程のみで所望のフリップフロップを実現することが可能となる。トランジスタ層の拡散を開始した後で、フリップフロップの構成を決めることが可能となり、設計工数を増加することなく、本発明のスキャンパス・テスト回路を実現することが可能となる。

さらに具体的には、例えば図６におけるスイッチの入力２箇所と出力１箇所の、それぞれのコンタクトを、半導体集積回路の最上層に見えるようにしておき、これにより最上層における接続を入力２箇所のうちのいずれかと接続するように変更するのみで、フリップフロップの変更を可能とするなどの方法がある。

さらなる効果として、スキャンパス・テスト用フリップフロップの構成をメタル工程だけで変更することが可能となり、より効果的なテスト回路への変更が容易となる。

また、本フリップフロップを採用することにより、データの筒抜け現象回避のための遅延素子などの半導体素子の追加を最小限に抑え、回路規模の増大を防止することが可能となる。

本発明は、特にスキャンパス・テスト回路を内蔵した半導体集積回路等として有用である。

本発明の実施の形態における半導体集積回路の構成を示す回路図 本発明の実施の形態における半導体集積回路の動作を示すタイミングチャート 本発明の実施の形態の半導体集積回路に搭載されるデータ設定用テーブルの図 本発明の実施の形態の半導体集積回路でのデータ設定の例示図 本発明の実施の形態におけるスキャンパス・テスト用フリップフロップの回路図 本発明の実施の形態におけるスキャンパス・テスト用フリップフロップの回路図 従来の技術における半導体集積回路の構成を示す回路図 従来の技術における半導体集積回路の動作を示すタイミングチャート

符号の説明

１０-1〜１０-４ 通常動作モードのデータ入力端子
２０ テストモードのテストデータ入力端子
３０ クロック入力端子
４０ 通常動作モードとテストモードの切り替え端子
５０-１，５０-３ クロックの立上りエッジで出力するフリップフロップ
５０-２，５０-４ クロックの立上りエッジで出力するフリップフロップ
６０-１〜６０-４ 組合せ回路ブロック
７０ テストデータ出力端子
１００ クロック入力端子
１０１ データ入力端子
１０２ データ出力端子
１０３ 選択用回路
２００ クロック入力端子
２０１ データ入力端子
２０２ データ出力端子

Claims (7)

1. フリップフロップ同士をシリアル接続したスキャンパス・テスト回路を有する半導体集積回路であって、前記フリップフロップが、そのシリアル接続におけるフリップフロップの１つ置きに、クロックの半周期分位相のずれたデータを出力するように構成されていることを特徴とする半導体集積回路。
2. 請求項１に記載の半導体集積回路において、スキャンテストのスキャンイン動作に要する入力値とクロック数とのテーブルを予め用意し、前記テーブルのデータに基づいてスキャンテストのスキャンイン動作を行うように構成されていることを特徴とする半導体集積回路。
3. 請求項１または請求項２に記載の半導体集積回路において、前記スキャンパス上のフリップフロップを、クロックの立上りエッジに同期して動作するフリップフロップと、クロックの立下りエッジに同期して動作するフリップフロップとを交互に配置したことを特徴とする半導体集積回路。
4. 前記スキャンパス上のフリップフロップを、クロックの立上りエッジに同期して出力するフリップフロップと、クロックの立下りエッジに同期して動作するフリップフロップとを交互に配置することで請求項１に記載の半導体集積回路を実現することを特徴とする半導体集積回路の設計方法。
5. クロックの立上りエッジに同期して出力するフリップフロップと、クロックの立下りエッジに同期して出力するフリップフロップとを、配線層の変更だけで選択できる構造を持つことを特徴とするフリップフロップ。
6. 請求項３の半導体集積回路において、請求項５のフリップフロップを用いてスキャンパスを配線した後、前記フリップフロップの配線層を変更することにより、立上りエッジ、立下りエッジで出力するフリップフロップを交互に配置し、請求項１のスキャンパス・テスト回路を実現することを特徴とする半導体集積回路の設計方法。
7. フリップフロップ同士を接続したスキャンパス・テスト回路を有する半導体集積回路において、スキャンパス・テスト回路上の動作マージンの少ない一部のフリップフロップを請求項３のフリップフロップに置き換えること特徴とする半導体集積回路の設計方法。
   
   

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