TWI655548B - 介面優先排程及解決衝突之控制電路及介面優先排程及解決衝突之操作方法 - Google Patents

Abstract

一種介面優先排程及解決衝突之控制電路包含第一主控端、第二主控端、及比較電路。第一主控端用以控制複數個硬體作動，第一主控端至少包含第一資料信號接腳，第一主控端從第一資料信號接腳輸出第一資料信號。第二主控端用以控制硬體的輔助操作，第二主控端至少包含致能信號接腳。比較電路電性連接第一資料信號接腳及致能信號接腳，當比較電路判斷第一資料信號接腳不再輸出資料信號時，發出致能信號至致能信號接腳，以致能第二主控端作動。藉此，能夠優先排程第一主控端與第二主控端動作的順序，能避免資料同時傳送、造成硬體作動上的衝突。

Description

介面優先排程及解決衝突之控制電路及介面優先排程及解決衝突之操作方法

本發明涉及通訊領域，尤其是資料傳輸之介面優先排程及解決衝突之控制電路及介面優先排程及解決衝突之操作方法。

電腦系統上的通訊匯流的串列介面，通常包含一個主控端，例如中央處理器(Central Processing Unit，CPU)、或是其他的控制晶片等，以及複數個受控端硬體，例如記憶體晶片、硬碟等等。此串列介面中，至少包含時序信號(Clock)傳輸通道、以及資料信號(Data)的傳輸通道，主控端與受控硬體在串連時序信號傳輸通道、以及資料信號的傳輸通道上以串連方式相互連接。主控端可以透過發出傳輸位置信號、時序信號、資料信號來控制受控硬體。

然而，電腦硬體的需求提升，有時為了增加硬體的輔助操作，例如，升壓、超頻等，在串列界面上通常會設置其他的主控端來輔助。然而，同時具有兩個主控端，存在信號傳輸衝突的可能性。例如，由於資料訊號及時序信號的傳輸都相互串連，第一主控端發出高電壓準位至某一受控端，而第二主控端同時發出低電壓準位，會使得受控端做出錯誤的判斷，甚至可能導致當機而無法作動。因此，解決信號衝突是當今硬體通訊串列介面的一大課題。

為了解決先前技術所面臨的問題，在此提供一種介面優先排程及解決衝突之控制電路。介面優先排程及解決衝突之控制電路包含第一主控端、第二主控端、以及比較電路。第一主控端用以控制複數個硬體作動，第一主控端至少包含第一資料信號接腳，且第一主控端從第一資料信號接腳輸出第一資料信號。第二主控端用以控制硬體的輔助操作，其中第二主控端至少包含致能信號接腳。比較電路電性連接第一資料信號接腳及致能信號接腳，比較電路判斷第一資料信號接腳不再輸出第一資料信號時，發出一致能信號至致能信號接腳，以致能第二主控端作動。

在一些實施例中，比較電路包含比較器，比較器包含第一輸入端、第二輸入端、以及第一輸出端，其中第一輸入端電性連接第一資料信號接腳，第二輸入端電性連接參考電壓，第一輸出端電性連接致能信號接腳。

進一步地，在一些實施例中，當第一主控端從第一資料信號接腳輸出第一資料信號時，第一輸出端輸出一低電壓準位；而當第一主控端不再從第一資料信號接腳輸出第一資料信號時，第一輸出端輸出一高電壓準位作為致能信號。

更進一步地，在一些實施例中，第二主控端更包含第二資料信號接腳，當第二主控端的致能信號接腳收到致能信號時，第二資料信號接腳用以輸出第二資料信號至硬體。

進一步地，在一些實施例中，比較電路除了比較器外，更包含交流直流轉換器(AC to DC converter)。交流直流轉換器包含第三輸入端及第三輸出端，第三輸入端電性連接第一資料信號接腳、第三輸出端電性連接第一輸入端。在另一些實施例中，比較電路更包含電壓隨耦器。電壓隨耦器包含第四輸入端、第五輸入端、及第四輸出端，第四輸入端電 性連接第一資料信號接腳，而第四輸出端電性連接於第三輸入端及第五輸入端。

另外，更提供一種介面優先排程及解決衝突之操作方法。該方法包含由比較電路偵測來自第一主控端之第一資料信號接腳的第一資料信號傳送狀態；以及當比較電路判斷第一資料信號接腳不再傳送第一資料信號時，比較電路傳送致能信號致第二主控端的致能信號接腳，以致動第二主控端作動。

在一些實施例中，當第一主控端從第一資料信號接腳輸出第一資料信號時，第一輸出端輸出低電壓準位；而當第一主控端不再從第一資料信號接腳輸出第一資料信號時，第一輸出端輸出高電壓準位作為致能信號。

進一步地，第二主控端的致能信號接腳收到致能信號時，從第二主控端的第二資料信號接腳輸出第二資料信號。當第一輸出端輸出低電壓準位時，第二主控端不輸出第二資料信號。

藉由於傳輸介面設置比較電路，偵測主要的主控端的資料傳輸與否，來決定次要的主控端的資料是否輸出，如此能調配資料訊號傳輸的優先順序，避免多個主控端同時傳輸資料信號，而造成硬體判讀錯誤，造成異常或當機。

1‧‧‧介面優先排程及解決衝突之控制電路

10‧‧‧第一主控端

11‧‧‧第一資料信號接腳

13‧‧‧第一時序信號接腳

20‧‧‧第二主控端

21‧‧‧第二資料信號接腳

23‧‧‧第二時序信號接腳

25‧‧‧致能信號接腳

30‧‧‧比較電路

31‧‧‧輸入端

33‧‧‧輸出端

310‧‧‧比較器

311‧‧‧第一輸入端

313‧‧‧第二輸入端

315‧‧‧第一輸出端

320‧‧‧交流直流轉換器

321‧‧‧第三輸入端

323‧‧‧第三輸出端

330‧‧‧電壓隨耦器

331‧‧‧第四輸入端

333‧‧‧第五輸入端

335‧‧‧第四輸出端

41‧‧‧第一受控硬體

43‧‧‧第二受控硬體

45‧‧‧第三受控硬體

47‧‧‧第四受控硬體

49‧‧‧第五受控硬體

Clock1‧‧‧第一時序信號

Clock2‧‧‧第二時序信號

C1‧‧‧電容

Data1‧‧‧第一資料信號

Data2‧‧‧第二資料信號

Eb‧‧‧致能信號

R1、R2、R3、R4、R5‧‧‧電阻

V_DD1‧‧‧第一正極電壓

V_DD2‧‧‧第二正極電壓

V_G1‧‧‧第一負極電壓

V_G2‧‧‧第二負極電壓

Vin‧‧‧輸入電壓

Vout‧‧‧輸出電壓

OPA1‧‧‧第一運算放大器

OPA2‧‧‧第二運算放大器

VREF‧‧‧參考電壓

S1‧‧‧介面優先排程及解決衝突之操作方法

S10‧‧‧偵測來自第一主控端之第一資料接信號腳的第一資料信號傳送狀態

S20‧‧‧第一主控端是否在傳送第一資料信號

S30‧‧‧傳送致能信號至第二主控端的致能信號接腳，以致動第二主控端作動

S40‧‧‧第二主控端不輸出第二資料信號

通過參照附圖進一步詳細描述本發明的示例性實施例，本發明的上述和其他示例性實施例，優點和特徵將變得更加清楚，其中：圖1為介面優先排程及解決衝突之控制電路的單元示意圖。

圖2為圖1中比較電路的單元示意圖。

圖3為圖2中比較器的電路示意圖。

圖4為圖2中交流-直流轉換器的電壓示意圖。

圖5為圖2中電壓隨耦器的電路示意圖。

圖6為介面優先排程及解決衝突之操作方法的流程圖。

圖1為介面優先排程及解決衝突之控制電路的單元示意圖。如圖1所示，介面優先排程及解決衝突之控制電路1包含第一主控端10、第二主控端20、以及比較電路30。第一主控端10用以控制複數個硬體作動。第一主控端10至少包含第一資料信號接腳11，且第一主控端10從第一資料信號接腳11輸出第一資料信號Data 1。第二主控端20用以控制硬體的輔助操作。第二主控端20至少包含致能信號接腳25。比較電路30電性連接第一資料信號接腳11及致能信號接腳25，當比較電路30判斷第一資料信號接腳11不再輸出第一資料信號Data 1時，發出致能信號Eb至致能信號接腳25，以致能第二主控端20作動。

更詳細地，第一主控端10至少還包含第一時序信號接腳13以輸出第一時序信號Clock1。在此，第一主控端10的第一資料信號接腳11以及第一時序信接腳13分別與第一受控硬體41、第二受控硬體43、第三受控硬體45、第四受控硬體47、以及第五受控硬體49串聯，因此，透過傳送位址、第一時序信號Clock1、以及第一資料信號Data 1，藉此控制硬體的操作。在此，第一主控端10可以為中央處理器(CPU)、或是控制晶片組、第二主控端20為晶片組，第一受控硬體41、第二受控硬體43、第三受控硬體45、第四受控硬體47、以及第五受控硬體49實際上可以為電腦系統中的各種硬體，例如，記憶體晶片、嵌入式控制器、電源晶片、超電壓晶片等等，在此僅為示例，而不限於此。

另外，第二主控端20更包含第二資料信號接腳21、以及第 二時序信號接腳23。第二資料信號接腳21、以及第二時序信號接腳23分別用以輸出第二資料信號Data2、以及第一時序信號Clock2。在此，第二主控端20的第二資料信號接腳21以及第二時序信號接腳23同樣地分別與第一受控硬體41、第二受控硬體43、第三受控硬體45、第四受控硬體47、以及第五受控硬體49串聯，因此，透過傳送位址、第二時序信號Clock2、以及第二資料信號Data 2，藉此控制硬體的操作。唯，第二主控端20主要提供輔助性的操作，例如，對硬體提供升壓、超頻等輔助操作。

比較電路30包含輸入端31以及輸出端33，輸入端31電性連接第一資料信號接腳11，輸出端33電性連接致能信號接腳25。當比較電路30判斷第一資料信號接腳11不再輸出第一資料信號接腳11時，由輸出端33輸出致能信號Eb。

圖2為圖1中比較電路的單元示意圖。如圖2所示，在一些實施例中，比較電路30可以僅包含比較器310。在另一些實施例中，比較電路30可以包含比較器310以及交流直流轉換器(AC to DC converter)320。在另一些實施例中，比較電路30可以包含比較器310、交流直流轉換器320、以及電壓隨耦器330，在此敘明。

圖3為圖2中比較器的電路示意圖，在此，比較器310為第一運算放大器OPA1與電阻R1、R2的組合電路。第一運算放大器OPA1包含第一輸入端311、第二輸入端313、第一輸出端315。第一輸入端311電性連接第一資料信號接腳11，第二輸入端313連接參考電壓VREF，第一輸出端315電性連接致能信號接腳25，且第一運算放大器OPA1的正負極分別連接第一正極電壓VDD1以及第一負極電壓VG1。此時，第一輸入端311作為比較電路30的輸入端31、而第一輸出端315作為比較電路30的輸出端33。

舉例而言，第一正極電壓VDD1為5V、第一負極電壓VG1為0V、參考電壓VREF為2.5V，參考電壓VREF可由第一正極電壓VDD1分壓。當第一主控端10未輸出第一資料信號Data1時，由第一資料信號接腳11所輸入至第一輸入端311的輸入電壓Vin為3.3V，在運算大放器比較後輸入電壓Vin大於參考電壓VREF，因此，由第一輸出端315輸出的輸出電壓Vout高電壓準位，例如，第一正極電壓VDD1為5V，可以作為致能信號Eb。當第一主控端10輸出第一資料信號Data1時，由於第一資料信號Data1具有資料高低準位的波動，使得第一輸入端311的輸入電壓Vin大約為1.65V，在運算大放器比較後輸入電壓Vin小於參考電壓VREF，因此，由第一輸出端315輸出的輸出電壓Vout低電壓準位，例如，第一負極電壓VG1為0V。在此，電性連接可以直接連接、也可以是間接連接。上述僅為示例，而不限於此。

在此，若是第二主控端20的致能信號接腳25收到高電壓準位的輸出電壓Vout，可視為致能信號，即“1”，如此，可從第二資料信號接腳21用以輸出第二資料信號Data2至硬體。而若是，第二主控端20的致能信號接腳25收到低電壓準位的輸出電壓Vout，可視為“0”，即停止輸出第二資料信號Data2，直到第一資料信號Data1傳送完畢為止。

圖4為圖2中交流-直流轉換器的電壓示意圖。如圖2、圖3及圖4所示，比較電路30可以包含比較器310及交流直流轉換器320。如圖4所示，交流直流轉換器320可以為電阻R3及電容C1組合的RC電路，可以作為一濾波器。交流直流轉換器320包含第三輸入端321及第三輸出端323。第三輸入端321電性連接第一資料信號接腳11、第三輸出端323電性連接第一輸入端311。此時，第三輸入端321作為比較電路30的輸入端31，而第一輸出端315作為比較電路30的輸出端33。在此，電性連接可以直接 連接、也可以是間接連接。

透過交流直流轉換器320，可以將交流的訊號取一時間區段，過濾形成一直流準位。能增加判斷的準確性。在此，若是當第一主控端10未輸出第一資料信號Data1時，經由交流直流轉換器320濾波後，能由第三輸出端323輸出3.3V的電壓準位至第一輸入端311，作為輸入電壓Vin。而若是當第一主控端10輸出第一資料信號Data1時，第三輸出端323輸出大約1.65V的電壓準位至第一輸入端311，作為輸入電壓Vin。

圖5為圖2中電壓隨耦器的電路示意圖。如圖2-5所示，比較電路30可以包含比較器310、交流直流轉換器320及電壓隨耦器330。如圖5所示，電壓隨耦器330可為比較器310為第二運算放大器OPA2與電阻R4、R5的非反向放大組合電路。電壓隨耦器330包含第四輸入端331、第五輸入端333、以及第四輸出端335。第二運算放大器OPA2的正負極分別連接第二正極電壓VDD2以及第二負極電壓VG2。第四輸入端331電性連接第一資料信號接腳11，而第四輸出端335電性連接於第三輸入端321，進一步電性連接至比較器310的第一輸入端311。同時，第四輸出端335電性連接第五輸入端333。此時，第四輸入端331作為比較電路30的輸入端31、第一輸出端315作為比較電路30的輸出端33。

由於第二運算放大器OPA2的輸入基本上沒有電流流入，可以視為電阻無窮大，而達到與後端的比較器310、交流直流轉換器320信號隔離，使得輸入電壓Vin、輸出電壓Vout之間不會電性干擾，但電壓準位、相位可以達到同步的效果。例如，第一主控端10未輸出第一資料信號Data1時，電壓隨耦器330的輸出電壓為3.3V、而第一主控端10輸出第一資料信號Data1時，電壓隨耦器330的輸出電壓大約為1.65V。

圖6為介面優先排程及解決衝突之操作方法的流程圖。同時 參考圖1及圖6，介面優先排程及解決衝突之操作方法S1是在第二主控端20欲傳送第二資料信號Data2時開始。接著進入步驟S10，由比較電路30偵測來自第一主控端10之第一資料信號接腳11的第一資料信號Data 1傳送狀態、並進入步驟S20，判斷第一主控端10是否在傳送第一資料信號Data1。當判斷第一主控端10是不再傳送第一資料信號Data1時，進入步驟S30，比較電路30傳送致能信號Eb至第二主控端20的致能信號接腳25，以致動第二主控端20作動，也就是開始傳送第二時序信號Clock2及第二資料信號Data2至硬體。當判斷第一主控端10正在傳送第一資料信號Data1時，進入步驟S40，第二主控端20不傳送第二時序信號Clock2及第二資料信號Data2至硬體，也就是此時設定第二主控端20為閒置(Idle)，並回到步驟S20再次偵測第一主控端10之第一資料信號接腳11的第一資料信號Data 1傳送狀態。另外，當比較電路30偵測到第一主控端10之第一資料信號接腳11的第一資料信號Data 1傳送狀態時，比較電路30發出停止二主控端20輸出第二資料信號Data2的信號，例如，低電壓準位的輸出電壓(Vout)，至第二主控端20，以中斷致能信號Eb，停止輸出第二資料信號Data2至硬體，並設定第二主控端20為閒置(Idle)。

介面優先排程及解決衝突之控制電路及介面優先排程及解決衝突之操作方法，是透過比較電路，依據第一主控端的資料傳送狀態，來決定第二主控端的信號輸出與否，如此能調配資料訊號傳輸的優先順序，避免多個主控端同時傳輸資料信號，而造成硬體判讀錯誤，造成異常或當機。

雖然已經結合目前被認為是實用的示例性實施例描述了本發明，但是應當理解，本發明不限於所公開的實施例，而是相反，旨在適用於各種修改和等同佈置包括在所附權利要求的精神和範圍內。

Claims (10)

1. 一種介面優先排程及解決衝突之控制電路，包含：一第一主控端，用以控制複數個硬體作動，該第一主控端至少包含一第一資料信號接腳，且該第一主控端從該第一資料信號接腳輸出一第一資料信號；一第二主控端，用以控制該些硬體的一輔助操作，其中該第二主控端至少包含一致能信號接腳；以及一比較電路，電性連接該第一資料信號接腳及該致能信號接腳，當該比較電路判斷該第一資料信號接腳不再輸出該第一資料信號時，發出一致能信號至該致能信號接腳，以致能該第二主控端作動；當該比較電路判斷該第一資料信號接腳輸出該第一資料信號時，停止發出該致能信號，以停止能該第二主控端作動。
2. 如請求項1所述之介面優先排程及解決衝突之控制電路，其中該比較電路包含一比較器，該比較器至少包含一第一輸入端、一第二輸入端、以及一第一輸出端，其中該第一輸入端電性連接該第一資料信號接腳，該第二輸入端電性連接一參考電壓，且該第一輸出端電性連接該致能信號接腳。
3. 如請求項2所述之介面優先排程及解決衝突之控制電路，其中當該第一主控端從該第一資料信號接腳輸出該第一資料信號時，該第一輸出端輸出一低電壓準位，當該第一主控端不再從該第一資料信號接腳輸出該第一資料信號時，該第一輸出端輸出一高電壓準位作為該致能信號。
4. 如請求項3所述之介面優先排程及解決衝突之控制電路，其中該第二主控端更包含一第二資料信號接腳，當該第二主控端的該致能信 號接腳收到該致能信號時，該第二資料信號接腳用以輸出一第二資料信號至該些硬體。
5. 如請求項2所述之介面優先排程及解決衝突之控制電路，其中該比較電路更包含一交流直流轉換器(AC to DC converter)，該交流直流轉換器包含一第三輸入端及一第三輸出端，其中該第三輸入端電性連接該第一資料信號接腳、該第三輸出端電性連接該第一輸入端。
6. 如請求項5所述之介面優先排程及解決衝突之控制電路，更包含一電壓隨耦器，該電壓隨耦器包含一第四輸入端、一第五輸入端、及一第四輸出端，該第四輸入端電性連接該第一資料信號接腳，而該第四輸出端電性連接於該第三輸入端及該第五輸入端。
7. 一種介面優先排程及解決衝突之操作方法，包含：由一比較電路偵測來自一第一主控端之一第一資料信號接腳的一第一資料信號傳送狀態；當該比較電路判斷該第一資料信號接腳不傳送該第一資料信號時，該比較電路傳送一致能信號至一第二主控端的一致能信號接腳，以致動該第二主控端作動；以及當該比較電路判斷該第一資料信號接腳輸出該第一資料信號時，停止發出該致能信號，以停止能該第二主控端作動。
8. 如請求項7所述之介面優先排程及解決衝突之操作方法，其中當該第一主控端從該第一資料信號接腳輸出該第一資料信號時，一第一輸出端輸出一低電壓準位，當該第一主控端不再從該第一資料信號接腳輸出該第一資料信號時，該第一輸出端輸出一高電壓準位作為該致能信號。
9. 如請求項8所述之介面優先排程及解決衝突之操作方法，其更包含該第二主控端的該致能信號接腳收到該致能信號時，從該第二主控端的一第二資料信號接腳輸出一第二資料信號。
10. 如請求項9所述之介面優先排程及解決衝突之操作方法，其中該第一輸出端輸出該低電壓準位時，該第二主控端不輸出該第二資料信號。