CN101064511A - Pll电路及其干扰防止方法及搭载了此电路的光盘装置 - Google Patents

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CN101064511A CNA2007101010443A CN200710101044A CN101064511A CN 101064511 A CN101064511 A CN 101064511A CN A2007101010443 A CNA2007101010443 A CN A2007101010443A CN 200710101044 A CN200710101044 A CN 200710101044A CN 101064511 A CN101064511 A CN 101064511A
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Abstract

一种PLL电路，可抑制PLL电路间的相互干扰。检测器(30)检测扫过输入信号的频率的PLL电路(20)的输出信号频率和给定的频率的差是不是第1阈值以下。分频比设定电路(40)进行控制，使得在此差是第1阈值以下的场合变更PLL电路(10)的输出信号频率。给定的频率是指基于PLL电路(10)的输出信号频率而预先设定的固定的频率。PLL电路(10)具备确定PLL电路(10)的输出信号频率的分频器(11、16、17)，设计成可通过分频比设定电路(40)的控制来变更分频器的分频比。通过分频比设定电路(40)的控制来决定分频器的分频比，使得变更了的输出信号频率和变更之前的输出信号频率的差成为第2阈值以下。

Description

PLL电路及其干扰防止方法及搭载了此电路的光盘装置
技术领域
本发明涉及PLL电路、PLL电路的干扰防止方法及搭载了此PLL电路的光盘装置，特别涉及在同一装置上具备多个PLL(Phase LockedLoop)电路的场合的PLL电路间的噪声干扰防止技术。
背景技术
PLL电路可用于倍增、相位同步、时钟提取等用途。倍增用的PLL电路为根据低频率的基准时钟信号来产生高频率的时钟信号而广泛用于各种电子设备中。在各种电子设备中，也有采用具备多个PLL电路的时钟生成电路的。例如，光盘驱动用电路在同一装置上具有生成逻辑电路用的固定基准时钟的基准PLL电路和具有用于与光盘写入的多个倍速对应的可变频率范围的PLL电路。在具备这样的多个PLL电路的时钟生成电路中，有可能在可变频率范围内存在固定基准时钟输出频率的整数倍。在扫过可改变输出频率的PLL电路的输出频率而动作时，此PLL电路的输出频率在与基准PLL电路的输出频率的整数倍接近而进入了相互的PLL频带(PLL环频带)的场合，由于PLL电路间的寄生信号(スプリアス)等噪声干扰而成为跳动恶化的原因。
作为防止这样的PLL间的噪声干扰的技术，专利文献1中披露了在具有2系统的PLL频率合成器的频率合成器电路中，检测一方PLL电路的频率变化，控制另一方PLL电路的充电泵输出，使其一定，从而对PLL电路间的噪声干扰的影响加以抑制的技术。
还有，专利文献2中披露了在具有多个PLL系的PLL电路中，保持各比较基准信号的边沿差为给定值以上，从而防止PLL系的一方比较基准信号成分干扰另一方PLL系的技术。
专利文献1：特开2000-68829号公报
专利文献2：特开平10-56381号公报
发明内容
发明打算解决的课题
此处，在专利文献1中是使PLL电路中的充电泵输出为一定，抑制PLL电路的频率变动，从而抑制干扰所造成的频率变动。可是，不能抑制反馈到电压控制振荡器(VCO)的干扰所造成的噪声，因而不能抑制经由VCO的噪声成分所造成的频率变动。因此，会由于电路间的干扰所产生的寄生信号噪声等的干扰而产生不必要的噪声成分。即，干扰所造成的噪声主要作为电源噪声而传播，即便使充电泵输出为一定而减少电源变动(噪声)的影响，也不能抑制VCO的电源抖动所造成的跳动。
还有，在专利文献2中只是保持各比较基准信号的边沿差为给定值以上，因而彼此的PLL电路的输出信号频率会一致。因此，不能防止PLL电路之间的干扰，难以抑制PLL频带内的寄生信号噪声等的干扰。即，如上所述，在PLL频带内寄生信号噪声等的干扰使得跳动恶化，仅设置边沿差不能缓解PLL频带内的寄生信号噪声等的干扰。
本发明的课题在于抑制由于各个PLL电路的输出频率而产生的PLL频带内的寄生信号噪声等的干扰。
用于解决课题的方案
本发明的1个方面所涉及的PLL电路是在同一装置上至少构成第1及第2PLL电路的PLL电路，具备：检测第2PLL电路的输出信号频率和给定的频率的差是不是第1阈值以下的检测器；以及在差为上述第1阈值以下的场合，在比第1阈值大的第2阈值以下并且比第1阈值大的范围变更第1PLL电路的输出信号频率的频率设定电路。
本发明的1个方面所涉及的PLL电路的干扰防止方法是在同一装置上至少构成第1及第2PLL电路的PLL电路的干扰防止方法，检测第2PLL电路的输出信号频率和给定的频率的差是不是第1阈值以下，在差为上述第1阈值以下的场合，在比第1阈值大的第2阈值以下并且比第1阈值大的范围变更第1PLL电路的输出信号频率。
发明效果
根据本发明，在同一装置上由2系统以上的PLL电路构成的系中，进行控制，使得PLL电路相互的输出频率之间不会成为整数倍邻域，从而能防止PLL电路之间的干扰，抑制PLL频带内的寄生信号噪声等的干扰。图1是表示本发明的第1实施例所涉及的PLL电路的构成的框图。
附图说明
图1是表示本发明的第1实施例所涉及的PLL电路的构成的框图。
图2是表示PLL电路10、20的频谱特性的图。
图3是表示PLL电路10的输出频率的变更方法的图。
图4是表示本发明的第1实施例所涉及的PLL电路的动作的流程图。
图5是表示本发明的第2实施例所涉及的PLL电路的构成的框图。
图6是表示本发明的第2实施例所涉及的PLL电路的动作的流程图。
符号说明
10、20  PLL电路
11、16、17、27  分频器
12、22  相位比较器
13、23  充电泵
14、24  低通滤波器(LPF)
15、25  电压控制振荡器(VCO)
30  检测器
40  分频比设定电路
50  频率比较器
具体实施方式
本发明的实施方式所涉及的PLL电路具备第1PLL电路(图1的10)、第2PLL电路(图1的20)、检测器(图1的30)和分频比设定电路(图1的40)。检测器(图1的30)检测第2PLL电路(图1的20)的输出信号频率和给定的频率的差是不是意味着邻域的第1阈值以下。分频比设定电路(图1的40)进行控制，使得在此差为第1阈值以下的场合，即邻域的场合，变更第1PLL电路(图1的10)的输出信号频率。在这里，给定的频率是指基于第1PLL电路(图1的10)的输出信号频率而预先设定的固定的频率。还有，给定的频率可以是第1PLL电路(图1的10)的输出信号频率的整数倍或整数分之一。另外，第1阈值是根据第1及第2PLL电路的PLL频带来确定的。
第1PLL电路(图1的10)具备确定第1PLL电路(图1的10)的输出信号频率的分频器(图1的11、16、17)，并且设计成可通过分频比设定电路(图1的40)的控制来变更分频器的分频比。并且，通过分频比设定电路(图1的40)的控制来设定分频器的分频比，使得变更了的输出信号频率和变更之前的输出信号频率的差成为第2阈值以下，即作为基准时钟频率被容许的范围内。还有，使得第2PLL电路(图1的20)的输出频率范围包含第1PLL电路的输出信号频率的整数倍或整数分之一的频率。
如上构成的PLL电路在同一装置上至少包含2系统以上的PLL电路。并且是至少在使1个设为频率可变的第2PLL电路的频率变化(例如扫过动作)时，在成为生成设为固定的基准时钟信号的第1PLL电路的频率的整数倍或整数分之一的邻域之前，在作为基准时钟信号被容许的范围内变更生成固定基准时钟信号的第1PLL电路的频率。这样挪动基准时钟信号的频率就能防止PLL电路的PLL频带内的寄生信号噪声等的干扰。以下，就实施例参照附图详细进行说明。
实施例1
图1是表示本发明的第1实施例所涉及的PLL电路的构成的框图。在图1中，PLL电路具备：生成固定基准时钟的PLL电路10；在给定的频率范围内使输出信号频率变化(例如扫过)而将其输出的PLL电路20；检测PLL电路20的输出频率，将其与预先设定的给定的频率进行比较的检测器30；以及把设定分频比的信号向PLL电路10输出的分频比设定电路40。
PLL电路10具备进行1/M(M为正整数)分频的分频器11、相位比较器12、充电泵13、低通滤波器(LPF)14、电压控制振荡器(VCO)15、进行1/P(P为正整数)分频的分频器16和进行1/N1(N1为正整数)分频的分频器17。分频器11对向PLL电路10输入的基准振荡输入信号(频率fr)按1/M进行分频，将其向相位比较器12的一方输入端输出。另一方面，VCO15的振荡输出信号(频率P·fo1)由分频器17按1/N1进行分频，分频信号(频率P·fo1/N1)被相位比较器12的另一方输入端输入。相位比较器12比较VCO15的分频信号和分频器11的输出信号的相位，基于比较结果来驱动充电泵13。充电泵13的输出信号在LPF14中被积分，被转换成直流电压，向VCO15输出。此直流电压是用于控制VCO15的振荡频率(频率P·fo1)的控制电压。分频器16对VCO15的振荡输出信号按1/P进行分频，输出输出信号(频率fo1)。
这样的构成的PLL电路10通过VCO15、分频器17、相位比较器12的反馈回路把PLL电路10的输出信号的频率fo1设定为希望的频率f1。即，成为fo1(＝f1)＝N1·fr/(M·P)。在这里，分频器11的分频比1/M、分频器16的分频比1/P及分频器17的分频比1/N1可由分频比设定电路40来变更。
另一方面，PLL电路20具备相位比较器22、充电泵23、LPF24、VCO25、进行1/N2(N2为正整数)分频的分频器27。在PLL电路20中，VCO25的振荡输出信号(频率fo2)由分频器27按1/N2进行分频，分频信号(频率fo2/N2)被相位比较器22的一方输入端输入。相位比较器22比较VCO25的分频信号和PLL电路20的输入比较信号(频率fi)的相位，基于比较结果来驱动充电泵23。充电泵23的输出信号在LPF24中被积分，被转换成直流电压，向VCO25输出。此直流电压是用于控制VCO25的振荡频率fo2的控制电压。VCO25的输出信号成为PLL电路20的输出信号。
在这样的构成的PLL电路20中，PLL电路20的输出信号的频率fo2和频率fi通过VCO25、分频器27、相位比较器22的反馈回路来锁定。即，成为fo2＝N2*fi。另外，使得在VCO25的输出信号的频率fo2包含PLL电路10的输出信号的频率fo1的整数倍或整数分之一的频率的范围中，输入比较信号的频率fi发生变化。
检测器30比较PLL电路10的输出信号中的希望的输出频率f1和PLL电路20的输出信号的输出频率fo2，基于比较结果向分频比设定电路40输出分频比控制信号CNT。分频比设定电路40根据分频比控制信号CNT来设定PLL电路10中的分频比。具体是变更分频器11、16、17中的至少一个分频器的分频比，使得PLL电路20的输出频率fo2不成为PLL电路10中的输出频率fo1的整数倍或整数分之一的邻域，即不成为基波及高次谐波的关系。即，变更整数N1、M、P中的至少一个。
在这里，说明PLL电路10的输出频率fo1的变更方法。图2是表示PLL电路10、20的频谱特性的图。在图2中，把PLL电路10的PLL频带宽度设为fc1，把PLL电路20的PLL频带宽度设为fc2，把先前叙述的第1阈值设为ft1。此时，如图2(a)所示，如果|fo1-fo2|≤ft1＝fc1+fc2，PLL电路10和PLL电路20的PLL频带就会重合，在PLL电路间就会产生干扰。在此场合，如图2(b)所示，变更PLL电路10的输出频率fo1，使得|fo1-fo2|＞ft1＝fc1+fc2。这样变更就能消除PLL频带之间的重叠，抑制PLL电路间的干扰。
再有，使得PLL电路10的输出频率在作为基准时钟被容许的范围，即时钟信号的频率可变容许范围进行变更。图3是表示PLL电路10的输出频率的变更方法的图。在图3中，把先前叙述的第2阈值设为ft2。在这里，使得例如PLL电路20的输出频率fo2上升而与PLL电路10的输出频率fo1接近，成为|fo1-fo2|＝ft1。在此场合，是把PLL电路10的输出频率fo1按收于频率可变容许范围的例如fo1-ft2进行变更。
图4是表示本发明的第1实施例所涉及的PLL电路的动作的流程图。获得PLL电路10的输出信号中的输出频率fo1锁定于作为基准时钟所希望的频率f1的状态(步骤S11)。检测器30监视频率可变的PLL电路20的输出频率fo2(步骤S12)，判别PLL电路20的输出频率fo2是不是成为了PLL电路10中的希望的频率f1的整数倍或整数分之一的邻域(步骤S13)。在步骤S13中判别为不是邻域的场合，反复进行步骤S12、S13。在步骤S13中判别为是邻域的场合，检测器30向分频比设定电路40输出进行分频比设定电路40的控制的分频比控制信号CNT。分频比设定电路40切换PLL电路10的分频比。通过分频比的切换，把PLL电路10的输出频率fo1切换到作为基准时钟被容许的范围，而且不是f1的整数倍或整数分之一的邻域的频率f2(步骤S14)。
本实施例的PLL电路按以上方式动作，把PLL电路10的频率控制在作为基准时钟信号被容许的范围内，而且不是PLL电路10的希望的频率f1和PLL电路20的输出频率fo2相互为整数倍(基波及高次谐波关系)的邻域的范围。通过这样的控制，PLL电路的输出频率之间就不会处在整数倍的邻域，因而能防止PLL电路间的寄生信号噪声等的干扰，防止寄生信号噪声等的干扰所引起的PLL跳动的恶化。
以上说明了的PLL电路适用于例如光盘装置等。在光盘装置中，PLL电路10的输出信号用作装置的系统锁定信号，例如DRAM的时钟信号。还有，PLL电路20跟随光盘的记录或再现中的数据的写入或读出频率而动作，输出信号的频率发生变动的PLL电路20的输出信号用作光盘的访问所必要的时钟信号。在这样的光盘装置中，会出现系统锁定信号的频率的整数倍存在于光盘的记录或再现中的信号的频率的可变范围内的情况。对此，适用本实施例的PLL电路，就能提供抑制PLL频带内的寄生信号噪声等的干扰，可靠性高的光盘装置。
实施例2
图5是表示本发明的第2实施例所涉及的PLL电路的构成的框图。在图5中，与图1相同的符号表示相同物，省略其说明。图5所示的PLL电路具备输入PLL电路10、20的输出信号的频率比较器50来代替图1中的检测器30。频率比较器50比较PLL电路10的输出频率fo1和PLL电路20的输出频率fo2，基于比较结果向分频比设定电路40输出分频比控制信号CNT。分频比设定电路40根据分频比控制信号CNT来设定PLL电路10的分频比。
图6是表示本发明的第2实施例所涉及的PLL电路的动作的流程图。在图6中，与图4相同符号的步骤表示相同处理，省略其说明。由频率比较器50监视PLL电路10的输出频率fo1和频率可变的PLL电路20的输出频率fo2(步骤S22)。判别PLL电路20的输出频率fo2是不是成为了PLL电路10的输出频率fo1的整数倍或整数分之一的邻域(步骤S23)。在步骤S23中判别为不是邻域的场合，反复进行步骤S22、S23。在步骤S23中判别为是邻域的场合，频率比较器50向分频比设定电路40发送进行分频比设定电路40的控制的分频比控制信号CNT，分频比设定电路40切换PLL电路10的分频比。通过分频比的切换，把PLL电路10的输出频率fo1切换到作为基准时钟被容许的范围，而且不是f1的整数倍或整数分之一的邻域的频率f2(步骤S24)。
如上所述，第2实施例所涉及的PLL电路，与第1实施例一样，被控制成不使PLL电路10的输出频率fo1和PLL电路20的输出频率fo2相互为整数倍的邻域。因此，能防止PLL电路间的寄生信号噪声等的干扰，防止寄生信号噪声等的干扰所引起的PLL跳动的恶化。
以上就上述实施例说明了本发明，当然，本发明不只限于上述实施例，而是还包括在本发明的各权利要求的发明的范围内本领域技术人员能做的各种变形、修正。

Claims (21)

1.一种在同一装置上至少构成第1及第2PLL(Phase Locked Loop)电路的PLL电路，其特征在于具备：
检测上述第2PLL电路的输出信号频率和给定的频率的差是不是第1阈值以下的检测器；以及
在上述差为上述第1阈值以下的场合，在比上述第1阈值大的第2阈值以下并且比上述第1阈值大的范围变更上述第1PLL电路的输出信号频率的频率设定电路。
2.根据权利要求1所述的PLL电路，其特征在于，上述给定的频率是基于上述第1PLL电路的输出信号频率而预先设定的固定的频率。
3.根据权利要求2所述的PLL电路，其特征在于，上述给定的频率是上述第1PLL电路的输出信号频率的整数倍或整数分之一。
4.根据权利要求1所述的PLL电路，其特征在于，上述检测器输入上述第1及第2PLL电路的输出信号，检测上述第1PLL电路的输出信号频率的整数倍或整数分之一的频率和上述第2PLL电路的输出信号频率的差是不是上述第1阈值以下。
5.根据权利要求1所述的PLL电路，其特征在于，上述第1阈值是根据上述第1及第2PLL电路的PLL频带而确定的。
6.根据权利要求1所述的PLL电路，其特征在于，上述第1PLL电路生成上述同一装置所用的系统锁定信号。
7.根据权利要求1所述的PLL电路，其特征在于，上述第2阈值是上述系统锁定信号的频率可变容许范围。
8.根据权利要求1所述的PLL电路，其特征在于，上述第2PLL电路的输出频率范围包含上述第1PLL电路的输出信号频率的整数倍或整数分之一的频率。
9.根据权利要求1所述的PLL电路，其特征在于，上述第1PLL电路具备确定上述第1PLL电路的输出信号频率的分频器，并且设计成可通过上述频率设定电路的控制来变更上述分频器的分频比。
10.根据权利要求9所述的PLL电路，其特征在于，通过上述频率设定电路的控制来设定上述分频器的分频比，使得上述第1PLL电路中的变更了的输出信号频率和变更之前的输出信号频率的差比上述第1阈值大，并且成为上述第2阈值以下。
11.根据权利要求9或10所述的PLL电路，其特征在于，
上述第1PLL电路具备：
按照从2个输入端输入的信号的相位差来输出输出信号的相位比较器；
以与上述相位比较器的输出信号中的低频成分信号的大小对应的频率进行振荡而输出输出信号的电压控制振荡器；
对输入参照时钟信号进行分频，将其从上述相位比较器的一方输入端输出的第1分频器；
对上述电压控制振荡器的输出信号进行分频，将其从上述相位比较器的另一方输入端输出的第2分频器；以及
对上述电压控制振荡器的输出信号进行分频，输出上述第1PLL电路的输出信号的第3分频器，
上述频率设定电路对上述第1、第2、第3分频器中的至少一个的分频比进行变更。
12.一种光盘装置，其特征在于，具备权利要求1～11中任意一项所述的PLL电路。
13.根据权利要求12所述的光盘装置，其特征在于，上述第2PLL电路跟随光盘的记录或再现中的数据的写入或读出频率而动作。
14.一种在同一装置上至少构成第1及第2PLL(Phase Locked Loop)电路的PLL电路的干扰防止方法，其特征在于，
检测上述第2PLL电路的输出信号频率和给定的频率的差是不是第1阈值以下，在上述差为上述第1阈值以下的场合，在比上述第1阈值大的第2阈值以下并且比上述第1阈值大的范围变更上述第1PLL电路的输出信号频率。
15.根据权利要求14所述的PLL电路的干扰防止方法，其特征在于，上述给定的频率是基于上述第1PLL电路的输出信号频率而预先设定的固定的频率。
16.根据权利要求15所述的PLL电路的干扰防止方法，其特征在于，上述给定的频率是上述第1PLL电路的输出信号频率的整数倍或整数分之一。
17.根据权利要求14所述的PLL电路的干扰防止方法，其特征在于，上述第1阈值是根据上述第1及第2PLL电路的PLL频带而确定的。
18.根据权利要求14所述的PLL电路的干扰防止方法，其特征在于，上述第2阈值是上述同一装置所用的系统锁定信号的频率可变容许范围。
19.根据权利要求14所述的PLL电路的干扰防止方法，其特征在于，上述第2PLL电路的输出频率范围包含上述第1PLL电路的输出信号频率的整数倍或整数分之一的频率。
20.根据权利要求14所述的PLL电路的干扰防止方法，其特征在于，在变更上述第1PLL电路的输出信号频率时，变更确定上述第1PLL电路的输出信号频率的分频器的分频比。
21.根据权利要求20所述的PLL电路的干扰防止方法，其特征在于，设定上述分频比，使得上述第1PLL电路中的变更了的输出信号频率和变更之前的输出信号频率的差比上述第1阈值大，并且成为上述第2阈值以下。
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