KR100894236B1 - Ｐｌｌ 회로, ｐｌｌ 회로의 간섭 방지 방법 및 이 ｐｌｌ회로를 탑재한 광디스크 장치 - Google Patents

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Abstract

과제
PLL 회로 간의 상호 간섭을 억제한다.
해결수단
검출기 (30) 는, 입력신호의 주파수가 스위프되는 PLL 회로 (20) 의 출력신호 주파수와 소정의 주파수의 차이가 제 1 임계치 이하인지 아닌지를 검출한다. 분주비 설정 회로 (40) 는, 이 차이가 제 1 임계치 이하인 경우에 PLL 회로 (10) 출력 신호 주파수를 변경하도록 제어한다. 소정의 주파수란, PLL 회로 (10) 의 출력 신호 주파수에 기초하여 미리 설정된 고정된 주파수이다. PLL 회로 (10) 는, PLL 회로 (10) 의 출력 신호 주파수를 정하는 분주기 (11, 16, 17) 를 구비하고, 분주기의 분주비를 분주비 설정 회로 (40) 의 제어에 의해 변경할 수 있게 구성된다. 분주비 설정 회로 (40) 의 제어에 의해 변경된 출력 신호 주파수와, 변경되기 전의 출력 신호 주파수의 차이가 제 2 임계치 이하가 되도록 분주기의 분주비를 결정한다.
분주기, 검출기, 분주비 설정 회로

Description

ＰＬＬ 회로, ＰＬＬ 회로의 간섭 방지 방법 및 이 ＰＬＬ 회로를 탑재한 광디스크 장치{PLL circuit, method of preventing interference of the PLL circuit and optical-disk apparatus having the PLL circuit}
도 1 은, 본 발명의 제 1 실시예에 관련되는 PLL 회로의 구성을 나타내는 블록도이다.
도 2 는, PLL 회로 (10, 20) 의 주파수 스펙트럼 특성을 나타내는 도이다.
도 3 은, PLL 회로 (10) 의 출력 주파수의 변경 방법을 나타내는 도이다.
도 4 는, 본 발명의 제 1 실시예에 관련되는 PLL 회로의 동작을 나타내는 플로우 차트이다.
도 5 는, 본 발명의 제 2 실시예에 관련되는 PLL 회로의 구성을 나타내는 블록도이다.
도 6 은, 본 발명의 제 2 실시예에 관련되는 PLL 회로의 동작을 나타내는 플로우 차트이다.
부호의 설명
10, 20 PLL 회로
11, 16, 17, 27 분주기
12, 22 위상 비교기
13, 23 차지 펌프
14, 24 로패스 필터 (LPF)
15, 25 전압 제어 발진기 (VCO)
30 검출기
40 분주비 설정 회로
50 주파수 비교기
특허 문헌 1: 일본 공개특허공보 제2000-68829호
특허 문헌 2: 일본 공개특허공보 평10-56381호
본 발명은, PLL 회로, PLL 회로의 간섭 방지 방법 및 이 PLL 회로를 탑재한 광디스크 장치에 관한 것으로, 특히 복수의 PLL (Phase Locked Loop) 회로를 동일 장치상에 구비했을 경우의 PLL 회로 간의 노이즈 간섭 방지 기술에 관련되는 것이다.
PLL 회로는, 체배용, 위상 동기용, 클록 추출용 등의 용도로 사용된다. 체배용 PLL 회로는, 낮은 주파수의 기준 클록 신호로부터 높은 주파수의 클록 신호를 발생시키기 때문에 각종 전자기기에서 폭넓게 사용되고 있다. 각종 전자기기 중에는, 복수의 PLL 회로를 구비한 클록 생성회로가 사용되는 일도 있다. 예를 들어, 광디스크 구동용 회로는, 로직 회로용 고정 기준 클록을 생성하는 기준 PLL 회로와 광디스크 기록의 복수 배속에 대응하기 위한 가변 주파수 레인지를 갖는 PLL 회로를 동일 장치상에 갖고 있다. 이러한 복수의 PLL 회로를 구비한 클록 생성회로에서는, 가변 주파수 레인지 내에 고정 기준 클록 출력 주파수의 정수배가 존재할 가능성이 있다. 출력 주파수를 가변으로 하는 PLL 회로의 출력 주파수를 스위프시켜서 동작할 때, 이 PLL 회로의 출력 주파수가 기준 PLL 회로의 출력 주파수의 정수배로 근접하여 상호 PLL 대역 (PLL 루프 대역) 에 들어갔을 경우, PLL 회로 간의 스퓨리어스 등의 노이즈 간섭에 의해, 지터 악화의 원인이 된다.
이러한 PLL 간의 노이즈 간섭을 방지하는 기술로서 특허 문헌 1 에는, 2 계통의 PLL 주파수 신디사이저를 갖는 주파수 신디사이저 회로에서, 일방의 PLL 회로의 주파수 변화를 검출하여, 타방의 PLL 회로의 차지 펌프 출력이 일정하게 되도록 제어하고, PLL 회로 간의 노이즈 간섭의 영향을 억제하는 기술이 개시되어 있다.
또, 특허 문헌 2 에는, 복수의 PLL계를 갖는 PLL 회로에서, 각 비교 기준 신호의 에지차를 소정치 이상으로 유지함으로써, PLL계의 일방에 PLL계의 타방의 비교 기준 신호 성분이 간섭하는 것을 방지하는 기술이 개시되어 있다.
발명의 개시
발명이 해결하고자 하는 과제
그런데, 특허 문헌 1 에서는 PLL 회로 중의 차지 펌프 출력을 일정하게 하여 PLL 회로의 주파수 변동을 억제함으로써 간섭에 의한 주파수 변동을 억제하고 있 다. 그러나, 전압 제어 발진기 (VCO) 로 돌아들어 오는 간섭에 의한 노이즈의 억제는 불가능하기 때문에, VC0 를 경유하는 노이즈 성분에 의한 주파수 변동은 억제되지 않는다. 따라서, 회로 간의 간섭에 의해 발생하는 스퓨리어스 노이즈 등의 간섭에 의해 불필요한 노이즈 성분이 발생해 버리게 된다. 즉, 간섭에 의한 노이즈는, 주로 전원 노이즈로서 전해지고, 차지 펌프 출력을 일정하게 함으로써 전원 변동 (노이즈) 의 영향을 줄여도, VC0 의 전원이 흔들리는 것에 의한 지터는 억제되지 않는다.
또, 특허 문헌 2 에서는 각 비교 기준 신호의 에지차를 소정치 이상으로 유지하는 것뿐이므로, 서로의 PLL 회로의 출력 신호 주파수는 일치되어 버린다. 따라서, PLL 회로끼리의 간섭을 방지할 수 없고, PLL 대역 내에서의 스퓨리어스 노이즈 등의 간섭을 억제하는 것은 곤란하다. 즉, 상기 기술한 바와 같이 PLL 대역 내에서 스퓨리어스 노이즈 등의 간섭에 의해 지터가 악화되기 때문에, 에지차를 형성하는 것만으로는 PLL 대역 내에서의 스퓨리어스 노이즈 등의 간섭의 완화는 되지 않는다.
본 발명의 과제는, 각각의 PLL 회로의 출력 주파수에 의해 발생하는 PLL 대역 내에서의 스퓨리어스 노이즈 등의 간섭을 억제하는 것에 있다.
과제를 해결하기 위한 수단
본 발명의 1 개의 애스펙트에 관련되는 PLL 회로는, 적어도 제 1 및 제 2 PLL 회로를 동일 장치상에 구성하는 PLL 회로에서, 제 2 PLL 회로의 출력 신호 주 파수와 소정의 주파수의 차이가 제 1 임계치 이하인지 아닌지를 검출하는 검출기와, 차이가 상기 제 1 임계치 이하인 경우에, 제 1 PLL 회로의 출력 신호 주파수를, 제 1 임계치보다 큰 제 2 임계치 이하로서 제 1 임계치보다 커지는 범위에서 변경하는 주파수 설정 회로를 구비한다.
본 발명의 1 개의 애스펙트에 관련되는 PLL 회로의 간섭 방지 방법은, 적어도 제 1 및 제 2 PLL 회로를 동일 장치상에 구성하는 PLL 회로의 간섭 방지 방법에서, 제 2 PLL 회로의 출력 신호 주파수와 소정의 주파수의 차이가 제 1 임계치 이하인지 아닌지를 검출하고, 차이가 제 1 임계치 이하인 경우에, 제 1 PLL 회로의 출력 신호 주파수를, 제 1 임계치보다 큰 제 2 임계치 이하로서 제 1 임계치보다 커지는 범위에서 변경한다.
발명을 실시하기 위한 최선의 형태
본 발명의 실시 형태에 관련되는 PLL 회로는, 제 1 PLL 회로 (도 1 의 10) 와, 제 2 PLL 회로 (도 1 의 20) 와 검출기 (도 1 의 30) 와 분주비 설정 회로 (도 1 의 40) 를 구비한다. 분주비 설정 회로 (도 1 의 40) 는 본 발명의 실시형태에 있어서 주파수 설정회로의 일 예이다. 검출기 (도 1 의 30) 는, 제 2 PLL 회로 (도 1 의 20) 의 출력 신호 주파수와 소정의 주파수의 차이가 근방을 의미하는 제 1 임계치 이하인지 아닌지를 검출한다. 분주비 설정 회로 (도 1 의 40) 는, 이 차이가 제 1 임계치 이하인 경우, 즉 근방이 되는 경우에 제 1 PLL 회로 (도 1 의 10) 의 출력 신호 주파수를 변경하도록 제어한다. 여기서, 소정의 주파수란, 제 1 PLL 회로 (도 1 의 10) 의 출력 신호 주파수에 기초하여 미리 설정한 고정된 주파수이다. 또, 소정의 주파수는, 제 1 PLL 회로 (도 1 의 10) 의 출력 신호 주파수의 정수배 또는 정수 분의 1 이어도 된다. 또한, 제 1 임계치는, 제 1 및 제 2 PLL 회로의 PLL 대역으로부터 정해진다.
제 1 PLL 회로 (도 1 의 10) 는, 제 1 PLL 회로 (도 1 의 10) 의 출력 신호 주파수를 정하는 분주기 (도 1 의 11, 16, 17) 를 구비함과 함께, 분주기의 분주비를 분주비 설정 회로 (도 1 의 40) 의 제어에 의해 변경할 수 있도록 구성된다. 그리고, 분주비 설정 회로 (도 1 의 40) 의 제어에 의해 변경된 출력 신호 주파수와 변경되기 전의 출력 신호 주파수의 차이가 제 2 임계치 이하, 즉 기준 클록 주파수로서 허용되는 범위 내가 되도록 분주기의 분주비를 설정한다. 또, 제 2 PLL 회로 (도 1 의 20) 의 출력 주파수 범위가, 제 1 PLL 회로의 출력 신호 주파수의 정수배 또는 정수 분의 1 의 주파수를 포함하는 것으로 한다.
이상과 같은 구성의 PLL 회로는, 동일 장치상에 적어도 2 계통 이상의 PLL 회로를 포함한다. 그리고, 적어도 1 개의 주파수 가변이 되는 제 2 PLL 회로의 주파수를 변화 (예를 들어 스위프 동작) 시킬 때, 고정이 되는 기준 클록 신호를 생성하는 제 1 PLL 회로의 주파수의 정수배 또는 정수 분의 1 의 근방이 되기 전에, 고정 기준 클록 신호를 생성하는 제 1 PLL 회로의 주파수를 기준 클록 신호로서 허용되는 범위 내에서 변경하도록 한다. 이와 같이 기준 클록 신호의 주파수를 어긋나게함으로써 PLL 회로의 PLL 대역 내에서의 스퓨리어스 노이즈 등의 간섭을 방지할 수 있다. 이하, 실시예에 의거하여, 도면을 참조해서 자세하게 설명한다.
실시예 1
도 1 은, 본 발명의 제 1 실시예에 관련되는 PLL 회로의 구성을 나타내는 블록도이다. 도 1 에서, PLL 회로는 고정 기준 클록을 생성하는 PLL 회로 (10) 와, 소정의 주파수 레인지 내에서 출력 신호 주파수를 변화시켜 (예를 들어 스위프시켜) 출력하는 PLL 회로 (20) 와 PLL 회로 (20) 의 출력 주파수를 검출하여 미리 설정한 소정의 주파수와 비교하는 검출기 (30) 와 분주비를 설정하는 신호를 PLL 회로 (10) 에 출력하는 분주비 설정 회로 (40) 를 구비한다.
PLL 회로 (10) 는, 1/M (M 은 양의 정수) 분주를 실시하는 분주기 (11), 위상 비교기 (12), 차지 펌프 (13), 로패스 필터 (LPF) (14), 전압 제어 발진기 (VCO) (15), 1/P (P 는 양의 정수) 분주를 실시하는 분주기 (16), 1/N1 (N1 은 양의 정수) 분주를 실시하는 분주기 (17) 를 구비한다. 분주기 (11) 는, PLL 회로 (10) 에 입력되는 기준 발진 입력 신호 (주파수 fr) 를 1/M 으로 분주하여, 위상 비교기 (12) 의 일방의 입력단으로 출력한다. 한편, VCO (15) 의 발진 출력 신호 (주파수 Pㆍfo1) 가 분주기 (17) 에 의해 1/N1 로 분주되고, 분주 신호 (주파수 Pㆍfo1/N1) 가 위상 비교기 (12) 의 타방의 입력단으로 입력된다. 위상 비교기 (12) 는, VCO (15) 의 분주 신호와 분주기 (11) 의 출력 신호의 위상을 비교하고, 비교 결과에 기초하여 차지 펌프 (13) 를 구동한다. 차지 펌프 (13) 의 출력 신호는, LPF (14) 에서 적분되고, 직류 전압으로 변환되어 VCO (15) 로 출력된다. 이 직류 전압은, VCO (15) 의 발진 주파수 (주파수 Pㆍfo1) 를 제어하기 위한 컨트롤 전압이다. 분주기 (16) 는, VCO (15) 의 발진 출력 신호를 1/P 로 분주하고, 출력 신호 (주파수 (fo1)) 를 출력한다.
이러한 구성의 PLL 회로 (10) 는, VCO (15), 분주기 (17), 위상 비교기 (12) 의 피드백 루프에 의해 PLL 회로 (10) 의 출력 신호의 주파수 (fo1) 가 원하는 주파수 (f1) 로 설정 (락) 된다. 즉, fo1 (=fl) = N1ㆍfr/(MㆍP) 가 된다. 여기서, 분주기 (11) 의 분주비 1/M, 분주기 (16) 의 분주비 1/P, 및 분주기 (17) 의 분주비 1/N1 는, 분주비 설정 회로 (40) 에 의해 변경할 수 있게 된다.
한편, PLL 회로 (20) 는, 위상 비교기 (22), 차지 펌프 (23), LPF (24), VCO (25), 1/N2 (N2 는 양의 정수) 분주를 실시하는 분주기 (27) 를 구비한다. PLL 회로 (20) 에서는, VCO (25) 의 발진 출력 신호 (주파수 (fo2)) 가 분주기 (27) 에 의해 1/N2 로 분주되고, 분주 신호 (주파수 (fo2/N2)) 가 위상 비교기 (22) 의 일방의 입력단으로 입력된다. 위상 비교기 (22) 는, VCO (25) 의 분주 신호와 PLL 회로 (20) 의 입력 비교 신호 (주파수 (fi)) 의 위상을 비교하고, 비교 결과에 기초하여 차지 펌프 (23) 를 구동한다. 차지 펌프 (23) 의 출력 신호는, LPF (24) 에서 적분되고, 직류 전압으로 변환되어 VCO (25) 로 출력된다. 이 직류 전압은, VCO (25) 의 발진 주파수 (fo2) 를 제어하기 위한 컨트롤 전압이다. VCO (25) 의 출력 신호가 PLL 회로 (20) 의 출력 신호가 된다.
이러한 구성의 PLL 회로 (20) 에서, VCO (25), 분주기 (27), 위상 비교기 (22) 의 피드백 루프에 의해 PLL 회로 (20) 의 출력 신호의 주파수 (fo2) 와 주파수 (fi) 가 락된다. 즉, fo2=N2×fi 가 된다. 또한, VCO (25) 의 출력 신호의 주파수 (fo2) 가 PLL 회로 (10) 의 출력 신호의 주파수 (fo1) 의 정수배 또는 정수 분의 1 의 주파수를 포함하는 범위에서, 입력 비교 신호의 주파수 (fi) 가 변 화되는 것으로 한다.
검출기 (30) 는, PLL 회로 (10) 의 출력 신호에서의 원하는 출력 주파수 (f1) 와, PLL 회로 (20) 의 출력 신호의 출력 주파수 (fo2) 를 비교하고, 비교 결과에 기초하여 분주비 설정 회로 (40) 에 분주비 컨트롤 신호 (CNT) 를 출력한다. 분주비 설정 회로 (40) 는, 분주비 컨트롤 신호 (CNT) 에 의해 PLL 회로 (10) 에서의 분주비를 설정한다. 구체적으로는, PLL 회로 (20) 의 출력 주파수 (fo2) 가 PLL 회로 (10) 에서의 출력 주파수 (fo1) 의 정수배 또는 정수 분의 1 의 근방이 되지 않도록, 즉 기본파 및 고조파의 관계가 되지 않도록, 분주기 (11, 16, 17) 의 적어도 하나의 분주기에서의 분주비를 변경한다. 즉, 정수 N1, M, P 의 적어도 하나를 변경한다.
여기서, PLL 회로 (10) 의 출력 주파수 (fo1) 의 변경 방법에 대해 설명한다. 도 2 는, PLL 회로 (10, 20) 의 주파수 스펙트럼 특성을 나타내는 도이다. 도 2 에서, PLL 회로 (10) 의 PLL 대역폭을 fc1, PLL 회로 (20) 의 PLL 대역폭을 fc2, 앞서 서술한 제 1 임계치를 ft1 로 한다. 이 때, 도 2 (a) 에 나타내는 바와 같이, │fo1-fo2│≤ft1=fc1+fc2 이면, PLL 회로 (10) 와 PLL 회로 (20) 의 PLL 대역이 서로 중첩되어, PLL 회로 간에 간섭이 발생되어 버린다. 이 경우에는, 도 2 (b) 에 나타내는 바와 같이, │fo1-fo2│＞ft1=fc1+fc2 가 되도록 PLL 회로 (10) 의 출력 주파수 (fo1) 를 변경한다. 이와 같이 변경함으로써, PLL 대역끼리의 중첩이 없어져서 PLL 회로 간의 간섭을 억제할 수 있다.
또한, PLL 회로 (10) 의 출력 주파수는, 기준 클록으로서 허용된 범위, 즉 클록 신호의 주파수 가변 허용 범위에서 변경되도록 한다. 도 3 은, PLL 회로 (10) 의 출력 주파수의 변경 방법을 나타내는 도이다. 도 3 에서, 앞서 서술한 제 2 임계치를 ft2 로 한다. 여기서, 예를 들어 PLL 회로 (20) 의 출력 주파수 (fo2) 가 상승하여 PLL 회로 (10) 의 출력 주파수 (fo1) 에 접근하고, │fo1-fo2│=ft1 이 되었다고 한다. 이 경우에, PLL 회로 (10) 의 출력 주파수 (fo1) 를 주파수 가변 허용 범위에 들어가는, 예를 들어 fo1-ft2 로 변경하도록 한다.
도 4 는, 본 발명의 제 1 실시예에 관련되는 PLL 회로의 동작을 나타내는 플로우 차트이다. PLL 회로 (10) 의 출력 신호에서의 출력 주파수 (fo1) 가 기준 클록으로서 원하는 주파수 (f1) 로 락되어 있는 상태라 한다 (단계 S11). 검출기 (30) 는, 주파수 가변인 PLL 회로 (20) 의 출력 주파수 (fo2) 를 모니터하고 (단계 S12), PLL 회로 (20) 의 출력 주파수 (fo2) 가 PLL 회로 (10) 에서의 원하는 주파수 (f1) 의 정수배 또는 정수 분의 1 의 근방이 되었는지 아닌지를 판별한다 (단계 S13). 단계 S13 에서 근방이 아니라고 판별되는 경우, 단계 S12, S13 을 반복한다. 단계 S13 에서 근방이라고 판별되었을 경우, 검출기 (30) 가 분주비 설정 회로 (40) 의 제어를 실시하는 분주비 컨트롤 신호 (CNT) 를 분주비 설정 회로 (40) 로 출력한다. 분주비 설정 회로 (40) 는, PLL 회로 (10) 에서의 분주비를 전환한다. 분주비의 전환에 의해, PLL 회로 (10) 의 출력 주파수 (fo1) 는, 기준 클록으로서 허용된 범위이고, 또한, f1 의 정수배 또는 정수 분의 1 의 근방이 아닌 주파수 f2 로 전환된다 (단계 S14).
본 실시예의 PLL 회로는, 이상과 같이 동작하고, PLL 회로 (10) 의 주파수를 기준 클록 신호로서 허용되는 범위 내이고, 또한 PLL 회로 (10) 의 원하는 주파수 (f1) 와 PLL 회로 (20) 의 출력 주파수 (fo2) 가 상호 정수배 (기본파 및 고조파 관계) 의 근방이 되지 않는 범위가 되도록 제어한다. 이러한 제어에 의해 PLL 회로의 출력 주파수끼리가 정수배의 근방이 되지 않기 때문에, PLL 회로 간의 스퓨리어스 노이즈 등의 간섭을 방지하고, 스퓨리어스 노이즈 등의 간섭에 기인하는 PLL 지터의 악화를 방지할 수 있다.
이상 설명한 바와 같은 PLL 회로는, 예를 들어 광디스크 장치 등에 적용된다. 광디스크 장치에서, PLL 회로 (10) 의 출력 신호는, 장치의 시스템 클록 신호, 예를 들어 DRAM 의 클록 신호로서 사용된다. 또, PLL 회로 (20) 는, 광디스크의 기록 또는 재생에서의 데이터 기록 또는 판독 주파수에 따라서 동작하고, 출력 신호의 주파수가 변동하는 PLL 회로 (20) 의 출력 신호는, 광디스크의 액세스에 필요한 클록 신호로서 사용된다. 이러한 광디스크 장치에서는, 시스템 클록 신호의 주파수의 정수배가 광디스크의 기록 또는 재생에서의 신호의 주파수의 가변 범위 내에 존재하는 일이 일어날 수 있다. 이에 대하여 본 실시예의 PLL 회로를 적용함으로써, PLL 대역 내에서의 스퓨리어스 노이즈 등의 간섭을 억제하고, 신뢰성이 높은 광디스크 장치를 제공할 수 있다.
실시예 2
도 5 는, 본 발명의 제 2 실시예에 관련되는 PLL 회로의 구성을 나타내는 블록도이다. 도 5 에서, 도 1 과 동일한 부호는, 동일물을 나타내고, 그 설명을 생략한다. 도 5 에 나타내는 PLL 회로는, 도 1 에서의 검출기 (30) 대신에, PLL 회로 (10, 20) 의 출력 신호를 입력하는 주파수 비교기 (50) 를 구비한다. 주파수 비교기 (50) 는, PLL 회로 (10) 의 출력 주파수 (fo1) 와 PLL 회로 (20) 의 출력 주파수 (fo2) 를 비교하고, 비교 결과에 기초하여 분주비 설정 회로 (40) 로 분주비 컨트롤 신호 (CNT) 를 출력한다. 분주비 설정 회로 (40) 는, 분주비 컨트롤 신호 (CNT) 에 의해 PLL 회로 (10) 의 분주비를 설정한다.
도 6 은, 본 발명의 제 2 실시예에 관련되는 PLL 회로의 동작을 나타내는 플로우 차트이다. 도 6 에서, 도 4 와 동일한 부호의 스텝은, 동일 처리를 나타내고, 그 설명을 생략한다. 주파수 비교기 (50) 로 PLL 회로 (10) 의 출력 주파수 (fo1) 와, 주파수 가변인 PLL 회로 (20) 의 출력 주파수 (fo2) 를 모니터한다 (단계 S22). PLL 회로 (20) 의 출력 주파수 (fo2) 가 PLL 회로 (10) 의 출력 주파수 (fo1) 의 정수배 또는 정수 분의 1 의 근방이 되었는지 아닌지 판별한다 (단계 S23). 단계 S23 에서 근방이 아니라고 판별되는 경우, 단계 S22, S23 를 반복한다. 단계 S23 에서 근방이라고 판별되었을 경우, 주파수 비교기 (50) 가 분주비 설정 회로 (40) 의 제어를 실시하는 분주비 컨트롤 신호 (CNT) 를 분주비 설정 회로 (40) 로 송신하고, 분주비 설정 회로 (40) 가 PLL 회로 (10) 의 분주비를 전환한다. 분주비의 전환에 의해, PLL 회로 (10) 의 출력 주파수 (fo1) 는, 기준 클록으로서 허용된 범위이고, 또한, f1 의 정수배 또는 정수 분의 1 의 근방이 아닌 주파수 (f2) 로 전환된다 (단계 S24).
이상과 같이 제 2 실시예에 관련되는 PLL 회로는, 제 1 실시예와 동일하게, PLL 회로 (10) 의 출력 주파수 (fo1) 와 PLL 회로 (20) 의 출력 주파수 (fo2) 가 서로 정수배의 근방이 되지 않게 제어된다. 따라서, PLL 회로 간의 스퓨리어스 노이즈 등의 간섭을 방지하고, 스퓨리어스 노이즈 등의 간섭에 기인하는 PLL 지터의 악화를 방지할 수 있다.
이상 본 발명을 상기 실시예에 의거하여 설명했지만, 본 발명은, 상기 실시예로만 한정되는 것이 아니고, 본원 특허 청구의 범위의 각 청구항의 발명의 범위 내에서 당업자이면 이룰 수 있을 각종 변형, 수정을 포함하는 것은 물론이다.
본 발명에 의하면, 동일 장치상에 2 계통 이상의 PLL 회로로 구성되는 계에서, PLL 회로 상호의 출력 주파수끼리가 정수배 근방이 되지 않게 제어함으로써, PLL 회로끼리의 간섭을 방지하고, PLL 대역 내에서의 스퓨리어스 노이즈 등의 간섭을 억제할 수 있다.

Claims (21)

  1. 적어도 제 1 및 제 2 PLL (Phase Locked Loop) 회로를 동일 장치상에 구성 하는 PLL 회로에 있어서,
    상기 제 2 PLL 회로의 출력 신호 주파수와 소정의 주파수의 차이가 제 1 임계치 이하인지 아닌지를 검출하는 검출기와,
    상기 차이가 상기 제 1 임계치 이하인 경우에, 상기 제 1 PLL 회로의 출력 신호 주파수를, 상기 제 1 임계치보다 큰 제 2 임계치 이하로서 상기 제 1 임계치보다 커지는 범위에서 변경하는 주파수 설정 회로를 구비하는, PLL 회로.
  2. 제 1 항에 있어서,
    상기 소정의 주파수는, 상기 제 1 PLL 회로의 출력 신호 주파수에 기초하여 미리 설정한 고정된 주파수인, PLL 회로.
  3. 제 2 항에 있어서,
    상기 소정의 주파수는, 상기 제 1 PLL 회로의 출력 신호 주파수의 정수배 또는 정수 분의 1 인, PLL 회로.
  4. 제 1 항에 있어서,
    상기 검출기는, 상기 제 1 및 제 2 PLL 회로의 출력 신호를 입력하고, 상기 제 1 PLL 회로의 출력 신호 주파수의 정수배 또는 정수 분의 1 의 주파수와 상기 제 2 PLL 회로의 출력 신호 주파수의 차이가 상기 제 1 임계치 이하인지 아닌지를 검출하는, PLL 회로.
  5. 제 1 항에 있어서,
    상기 제 1 임계치는, 상기 제 1 및 제 2 PLL 회로의 PLL 대역으로부터 정해지는, PLL 회로.
  6. 제 1 항에 있어서,
    상기 제 1 PLL 회로는, 상기 동일 장치에서 사용되는 시스템 클록 신호를 생성하는, PLL 회로.
  7. 제 1 항에 있어서,
    상기 제 2 임계치는, 상기 시스템 클록 신호의 주파수 가변 허용 범위인, PLL 회로.
  8. 제 1 항에 있어서,
    상기 제 2 PLL 회로의 출력 주파수 범위가, 상기 제 1 PLL 회로의 출력 신호 주파수의 정수배 또는 정수 분의 1 의 주파수를 포함하는, PLL 회로.
  9. 제 1 항에 있어서,
    상기 제 1 PLL 회로는, 상기 제 1 PLL 회로의 출력 신호 주파수를 정하는 분주기를 구비함과 함께, 상기 분주기의 분주비를 상기 주파수 설정 회로의 제어에 의해 변경할 수 있도록 구성되는, PLL 회로.
  10. 제 9 항에 있어서,
    상기 주파수 설정 회로의 제어에 의해 상기 제 1 PLL 회로에서의 변경된 출력 신호 주파수와, 변경되기 전의 출력 신호 주파수의 차이가 상기 제 1 임계치보다 크고, 또한 상기 제 2 임계치 이하가 되도록 상기 분주기의 분주비를 설정하는, PLL 회로.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 제 1 PLL 회로는,
    2 개의 입력단으로 입력되는 신호의 위상차에 따라 출력 신호를 출력하는 위상 비교기와,
    상기 위상 비교기의 출력 신호에서의 저역 성분 신호의 크기에 대응한 주파수로 발진하여 출력 신호를 출력하는 전압 제어 발진기와,
    입력 참조 클록 신호를 분주하여 상기 위상 비교기의 일방의 입력단으로 출력하는 제 1 분주기와,
    상기 전압 제어 발진기의 출력 신호를 분주하여 상기 위상 비교기의 타방의 입력단으로 출력하는 제 2 분주기와,
    상기 전압 제어 발진기의 출력 신호를 분주하여 상기 제 1 PLL 회로의 출력 신호를 출력하는 제 3 분주기를 구비하고,
    상기 주파수 설정 회로는, 상기 제 1, 제 2, 제 3 분주기에서의 적어도 하나의 분주비를 변경하는, PLL 회로.
  12. 제 1 항 내지 제 10 항 중 어느 한 항에 기재된 PLL 회로를 구비하는, 광디스크 장치.
  13. 제 12 항에 있어서,
    상기 제 2 PLL 회로는, 광디스크의 기록 또는 재생에서의 데이터의 기록 또는 판독 주파수에 따라서 동작하는, 광디스크 장치.
  14. 적어도 제 1 및 제 2 PLL (Phase Locked Loop) 회로를 동일 장치상에 구성 하는 PLL 회로의 간섭 방지 방법에 있어서,
    상기 제 2 PLL 회로의 출력 신호 주파수와 소정의 주파수의 차이가 제 1 임계치 이하인지 아닌지를 검출하고, 상기 차이가 상기 제 1 임계치 이하인 경우에, 상기 제 1 PLL 회로의 출력 신호 주파수를, 상기 제 1 임계치보다 큰 제 2 임계치 이하로서 상기 제 1 임계치보다 커지는 범위에서 변경하는, PLL 회로의 간섭 방지 방법.
  15. 제 14 항에 있어서,
    상기 소정의 주파수는, 상기 제 1 PLL 회로의 출력 신호 주파수에 기초하여 미리 설정한 고정된 주파수인, PLL 회로의 간섭 방지 방법.
  16. 제 15 항에 있어서,
    상기 소정의 주파수는, 상기 제 1 PLL 회로의 출력 신호 주파수의 정수배 또는 정수 분의 1 인, PLL 회로의 간섭 방지 방법.
  17. 제 14 항에 있어서,
    상기 제 1 임계치는, 상기 제 1 및 제 2 PLL 회로의 PLL 대역으로부터 정해지는, PLL 회로의 간섭 방지 방법.
  18. 제 14 항에 있어서,
    상기 제 2 임계치는, 상기 동일 장치에서 사용되는 시스템 클록 신호의 주파수 가변 허용 범위인, PLL 회로의 간섭 방지 방법.
  19. 제 14 항에 있어서,
    상기 제 2 PLL 회로의 출력 주파수 범위가, 상기 제 1 PLL 회로의 출력 신호 주파수의 정수배 또는 정수 분의 1 의 주파수를 포함하는, PLL 회로의 간섭 방지 방법.
  20. 제 14 항에 있어서,
    상기 제 1 PLL 회로의 출력 신호 주파수를 변경할 때에, 상기 제 1 PLL 회로의 출력 신호 주파수를 정하는 분주기의 분주비를 변경하는, PLL 회로의 간섭 방지 방법.
  21. 제 20 항에 있어서,
    상기 제 1 PLL 회로에서의 변경된 출력 신호 주파수와, 변경되기 전의 출력 신호 주파수의 차이가 상기 제 1 임계치보다 크고, 또한 상기 제 2 임계치 이하가 되도록 상기 분주비가 설정되는, PLL 회로의 간섭 방지 방법.
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