CN101015065B - 半导体器件及其制造方法 - Google Patents

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Abstract

在具有在半导体衬底(1)上隔着绝缘层(3)而配置了转移电极(2a～2c)的结构的半导体器件(10)中，在半导体衬底(1)的与转移电极(2a～2c)的正下方的区域重叠的位置，包括一导电型的第1半导体区域(4)、与一导电型相反的导电型的第2半导体区域(5)、以及一导电型的第3半导体区域(6)。第2半导体区域(5)形成在第1半导体区域(4)上。第3半导体区域(6)形成在第2半导体区域(5)上，以使第2半导体区域(5)的耗尽时的电位的最大点(8)的位置比不存在第3半导体区域(6)的情况变深。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件，特别涉及电荷转移器件和MOS晶体管、以及它们的制造方法。
背景技术
以CCD(Charge Coupled Device：电荷耦合器件)为代表的电荷转移器件、埋入沟道型MOS晶体管(耗尽型MOS晶体管)，具有在硅衬底的表面的扩散层上隔着绝缘层而配置了电极的结构(例如，参照专利文献1～专利文献3)。以下，使用附图进行说明。
图9是表示以往的电荷转移器件的图，图9A是概略性地表示以往的电荷转移器件的结构的剖面图，图9B是表示图9A所示的电荷转移器件的杂质浓度分布的图，图9C是表示图9A所示的电荷转移器件的电位分布的图。
图9B及图9C分别所示的分布图沿图9A中的线Y-Y′而求得。图9B及图9C中的A点、B点、C点对应于图9A中所示的线Y-Y′上的A点、B点、C点。图9C表示对后述的转移电极42b施加电压，而使转移电极42b下的第2半导体区域45耗尽时的电位分布。
图9A所示的电荷转移器件是埋入沟道CCD，如图9A所示，电荷转移器件具有：半导体衬底41、转移电极42a～42c、绝缘层(氧化硅膜)43。转移电极42a～42c隔着绝缘层43而被配置在半导体衬底41之上。
在半导体衬底41中，在转移电极42a～42c和半导体衬底41的厚度方向上重叠的位置，形成有p型的第1半导体区域(p层)44。而且，在第1半导体区域44之上，形成有n型的第2半导体区域(n层)45。第2半导体区域45成为CCD的沟道部分。此外，在转移电极42a～42c上，通过端子46a～46c而被施加脉冲电压，由此进行电荷的移动。
图10是表示以往的埋入沟道型MOS晶体管的图，图10A是概略性地表示以往的埋入沟道型MOS晶体管的结构的剖面图，图10B是表示图10A所示的埋入沟道型MOS晶体管的电位分布的图。
此外，图10B所示的电位分布沿图10A中的线Z-Z′而求得。图10B中的A点、B点、C点对应于图10A中所示的线Z-Z′上的A点、B点、C点。
如图10所示，埋入沟道型MOS晶体管被形成于半导体衬底51。在图10的例子，半导体衬底51是p型，在半导体衬底51中形成有p型的半导体区域54。此外，在半导体衬底51中，形成有作为源极或漏极的n型的半导体区域56及57。此外，在半导体区域56和半导体区域57之间，形成有作为沟道部分的n型的半导体区域55，以在栅极施加电压为0V时也可形成沟道。作为沟道部分的n型的半导体区域55与作为源极或漏极的n型的半导体区域56及57相比为低浓度。此外，在n型的半导体区域55之上，隔着栅极绝缘膜53而设置有栅电极52。
专利文献1：(日本)特开2001-230403号公报(图2)
专利文献2：(日本)特开平7-161978号公报
专利文献3：(日本)特开平7-326739号公报
可是，在图9所示的以往的电荷转移器件中，如图9B所示，n型的第2半导体区域45中的杂质浓度在半导体区域41的衬底表面最高，距半导体区域41的衬底表面越深越下降。这种情况下，在杂质浓度高的部位(即，衬底表面)的衬底表面，垂直方向的电场变强，所以如图9C所示，转移电极42a～42c和第2半导体区域45之间(A-B间)的电位梯度变得急剧。
因此，如图9C所示，在距衬底表面浅的部位，即，在绝缘层43和半导体衬底41的界面(B点)的附近，第2半导体区域45中的电位变得最大。48表示电位的最大点。其结果，在该界面的附近积蓄电荷，所积蓄的电荷在该界面的附近移动。
但是，一般地，在这样距衬底表面浅的部位存在最大点48时，所谓“边缘(fringe)电场”变弱。因此，在图9所示的以往的电荷转移器件中，存在转移效率下降的可能性。
另一方面，考虑到距衬底表面越浅杂质浓度越高这一方面，作为转移效率下降的解决方法，有加深n型的第2半导体区域45的自身深度的方法。但是，在加深了第2半导体区域45的深度的情况下，如果不降低第2半导体区域45的杂质浓度，则最大电位增大、发生动作上的不妥这样的新问题。而且，在降低了第2半导体区域45的杂质浓度的情况下，埋入沟道CCD的最大转移电荷量由第2半导体区域45的浓度决定，所以发生使最大转移电荷量下降的新问题。
此外，在图10所示的以往的埋入沟道型MOS晶体管中，如图10B所示，作为沟道部分的n型的半导体区域55中的电位在半导体衬底51和栅极绝缘膜53的界面(B点)也变得最大(最大点58)。因此，在n型的半导体区域55中，电荷也被积蓄在包含了半导体衬底和绝缘层的界面的界面附近，并在界面附近移动。而且，在埋入沟道型MOS晶体管中，在半导体衬底51和栅极绝缘膜53的界面中，存在对通过的电荷进行捕获或释放的各种各样的能级。因此，在图10所示的以往的埋入沟道型MOS晶体管中，存在会发生以界面附近的电荷的积蓄及移动作为原因的噪声的问题。
发明内容
本发明的目的是消除上述问题，提供半导体器件及其制造方法，使在包含了半导体衬底和绝缘层间的界面的界面附近的电荷的积蓄或移动被抑制。
为了实现上述目的，本发明的半导体器件，具有设置在半导体衬底上的光电二极管、以及在所述半导体衬底上隔着绝缘层而设置的转移电极，其特征在于：所述半导体衬底具有p型的第1半导体区域、n型的第2半导体区域、以及p型的第3半导体区域，所述第1～第3半导体区域位于与所述转移电极的正下方的所述半导体衬底的区域重叠的位置，所述第2半导体区域在所述第1半导体区域上被作为读出在所述光电二极管中产生的电荷的沟道部分而使用砷作为杂质来形成，所述第3半导体区域是在所述第2半导体区域上的、所述半导体衬底和所述绝缘层之间，使用铟、镓及铊中至少一种作为杂质而形成。
此外，为了实现上述目的，本发明的半导体器件的制造方法，该固体摄像器件具有设置在半导体衬底上的光电二极管、及在所述半导体衬底上隔着绝缘层而设置的转移电极，特征在于至少具有：(a)在所述半导体衬底上的与所述转移电极的正下方的区域重叠的区域中，导入p型的杂质，而形成第1半导体区域的工序；(b)在所述第1半导体区域上的与所述转移电极的正下方的区域重叠的区域中，导入n型的杂质即砷，而形成作为读出所述光电二极管中产生的电荷的沟道部分的第2半导体区域的工序；及(c)在所述第2半导体区域上的与所述转移电极的正下方的区域重叠的区域中的、所述半导体衬底和所述绝缘层之间，导入p型的杂质即铟、镓及铊中至少一种，而形成第3半导体区域的工序.
本发明的效果如下：
根据以上的本发明的固体摄像器件及其制造方法，在第2半导体区域上形成与其相反导电型的第3半导体区域。因此，在对电极施加电压，而使位于电极正下方的第2半导体区域耗尽时，电位的最大点与不存在第3半导体区域的以往例相比(参照图9及图10)，位于更深的位置。
因此，能够抑制在半导体衬底和绝缘层的界面或其附近积蓄电荷。因此，在将本发明的半导体器件应用于电荷转移器件的情况下，能够避免转移电荷量的下降，并且抑制转移效率的下降。此外，在将本发明的半导体器件应用于MOS晶体管的情况下，能够抑制噪声的产生。
附图说明
图1是表示本发明的实施方式1的半导体器件的平面图，图1A是省略了转移电极的图示的图，图1B是图示了转移电极的图。
图2是表示本发明的实施方式1的半导体器件的图，图2A是放大表示实施方式1的半导体器件的结构的剖面图，图2B是表示图2A所示的半导体器件的电位分布的图。
图3是表示本发明的实施方式1的半导体器件(电荷转移器件)的结构的剖面图，也表示了包含该半导体器件的固体摄像器件。
图4是表示本发明的实施方式1的包含了半导体器件的固体摄像器件的结构的剖面图。
图5是表示本发明的实施方式1的半导体器件的制造方法的剖面图，图5A～图5C表示一连串的主要的制造工序。
图6是表示本发明的实施方式1的半导体器件的制造方法的剖面图，图6A～图6C表示在图5C所示的工序之后所实施的一连串的主要的制造工序。
图7是表示本发明的实施方式2的半导体器件的图，图7A是概略性地表示本发明的实施方式2的半导体器件的结构的剖面图，图7B是表示图7A所示的半导体器件的电位分布的图。
图8是表示本发明的实施方式2的半导体器件的制造方法的剖面图，图8A～图8D表示一连串的主要的制造工序。
图9是表示以往的电荷转移器件的图，图9A是概略性地表示以往的电荷转移器件的结构的剖面图，图9B是表示图9A所示的电荷转移器件的杂质浓度分布的图，图9C是表示图9A所示的电荷转移器件的电位分布的图。
图10是表示以往的埋入沟道型MOS晶体管的图，图10A是概略性地表示以往的埋入沟道型MOS晶体管的结构的剖面图，图10B是表示图10A所示的埋入沟道型MOS晶体管的电位分布的图。
具体实施方式
本发明的半导体器件，具有在半导体衬底上隔着绝缘层配置了电极的结构，其特征在于：所述半导体衬底在与所述电极的正下方的所述半导体衬底的区域重叠的位置，具有一导电型的第1半导体区域、导电型与一导电型相反的第2半导体区域、以及一导电型的第3半导体区域，所述第2半导体区域被形成在所述第1半导体区域上，所述第3半导体区域被形成在所述第2半导体区域上，以使所述第2半导体区域耗尽时的电位的最大点的位置比不存在所述第3半导体区域的情况变深。在上述本发明的半导体器件中，所述第2半导体区域和所述第3半导体区域通过对所述电极施加的电压而被耗尽。
在上述本发明的半导体器件中，优选所述第3半导体区域是导入了铟、镓及铊中至少一种的p型区域。此外，更优选所述第2半导体区域是导入了砷的n型区域。在这样的状况下，能够抑制半导体区域中的杂质的热引起的扩散。
此外，上述本发明的半导体器件也可以是电荷转移器件。这种情况下，所述第2半导体区域具有作为所述电荷转移器件的沟道部分的功能，所述电极存在多个，多个所述电极具有作为所述电荷转移器件的转移电极的功能。
此外，上述本发明的半导体器件也可以是MOS晶体管。这种情况下，所述第2半导体区域具有作为所述MOS晶体管的沟道部分的功能，所述电极具有作为所述MOS晶体管的栅电极的功能，所述MOS晶体管的作为源极区域的半导体区域和作为漏极的半导体区域，形成在与所述第2半导体区域及所述第3半导体区域相邻的位置。
本发明的半导体器件的制造方法，该半导体器件具有在半导体衬底上隔着绝缘层配置了电极的结构，其特征在于，至少具有：(a)在所述半导体衬底上的与所述电极的正下方的区域重叠的区域中，导入一导电型的杂质，而形成第1半导体区域的工序；(b)在所述第1半导体区域上的与所述电极的正下方的区域重叠的区域中，导入与一导电型相反的导电型的杂质，而形成第2半导体区域的工序；以及(c)在所述第2半导体区域上的与所述电极的正下方的区域重叠的区域中，导入一导电型的杂质，而形成第3半导体区域的工序，所述(c)工序中的一导电型的杂质的导入，通过所形成的所述第3半导体区域来而进行，以使所述第2半导体区域的耗尽时的电位的最大点的位置比不存在所述第3半导体区域的情况变深。
此外，在上述本发明的半导体器件的制造方法中，优选所述(c)工序中的一导电型的杂质的导入通过离子注入而进行，所述离子注入的加速能量被设定为50Kev～200Kev，掺杂量(dose)被设定为5×1011个/cm2～8×1012个/cm2。在这样的条件下形成第3半导体区域的情况下，能够可靠地使第2半导体区域的耗尽时的电位的最大点的位置比不存在第3半导体区域的情况变深。
此外，在上述本发明的半导体器件的制造方法，优选所述(c)工序中的一导电型的杂质是铟、镓及铊中的至少一种。而且，优选与所述
(b)的工序中的一导电型相反的导电型的杂质为砷。这样的状况下，能够抑制半导体区域中的杂质的热引起的扩散。
此外，可以在所述(c)工序的离子注入中，所述杂质被离子化为二价的离子，也可以被离子化为一价的离子.在离子化为一价的离子的情况下，尽管需要比较高的加速能量(Kev)，但是易于区别被加速的离子.因此，在注入时，能够抑制不是注入对象的杂质离子混入，所以能够实现高纯度的离子注入.另一方面，在离子化为二价离子的情况下，能够以比较低的加速能量(Kev)进行离子注入.
此外，在上述本发明的半导体器件的制造方法中，优选形成为还具有在所述(c)的工序的离子注入后，加热所述半导体衬底的工序的形态。这种情况下，能够进一步抑制通过离子注入而注入的杂质的扩散。
(实施方式1)
以下，关于本发明的实施方式1的半导体器件及半导体器件的制造方法，参照图1～图6进行说明。本实施方式的半导体器件是被称为埋入沟道CCD的电荷转移器件，构成了固体摄像器件的一部分。
图1是表示本发明的实施方式1的半导体器件的平面图，图1A是省略了转移电极的图示的图，图1B是图示了转移电极的图。图1还表示了包含该半导体器件的固体摄像器件。此外，在图1A中的半导体区域15、图1B中的转移电极2a及2c上，被施以阴影线。
图2是表示本发明的实施方式1的半导体器件的图，图2A是放大表示实施方式1的半导体器件的结构的剖面图，图2B是表示图2A所示的半导体器件的电位分布的图。图2A所示的剖面是沿图1A及图1B中的线K-K′截断所获得的剖面。图2B所示的电位分布沿图2A中的线W-W′而求得。而且，图2B中的A点、B点、B′点、C点对应于图2A中所示的线W-W′上的A点、B点、B′点、C点。
图3是表示本发明的实施方式1的半导体器件的结构的剖面图，还表示有关包含该半导体器件的固体摄像器件。图3所示的剖面是沿图1A及图1B中的线L-L′截断所获得的剖面。图4是表示包含了本发明的实施方式1的半导体器件的固体摄像器件的结构的剖面图。图4所示的剖面是沿图1A及图1B中的线M-M′截断所获得的剖面。
首先，说明有关具有了本实施方式1的半导体器件的固体摄像器件的结构。如图1A、图1B及图3所示，本实施方式1的半导体器件(电荷转移器件)10是构成固体摄像器件的一部分的垂直CCD。固体摄像器件具有形成了光电二极管20和半导体器件10的半导体衬底1。在本实施方式1中，半导体衬底1为n型硅衬底。在半导体衬底1中形成有p阱8。
如图3所示，光电二极管20具有：p阱8之上所形成的光电变换区域14、光电变换区域14之上所形成的p型的半导体区域(p层)15。光电变换区域14为n型的半导体区域(n层)。此外，在半导体衬底1上形成有多个光电二极管20。多个光电二极管20被矩阵状地排列，各光电二极管20成为单位像素。
此外，如图1A及图4所示，在垂直方向(图1中的上下方向)中相互相邻的光电二极管20间，形成有元件分离区域13。在本实施方式1中，元件分离区域13为p型的半导体区域。
而且，如图1A、图1B及图3所示，由于半导体器件10如上述那样是垂直CCD，所以在垂直方向排列的多个光电二极管20的每列上，沿相应列配置半导体器件10。此外，在半导体器件10和光电二极管20的垂直方向的列之间也形成有元件分离区域11及12。再有，在本实施方式1中，光电二极管20中所积蓄的电荷经由元件分离区域11而被转移到半导体器件10。
下面，说明有关本实施方式1的半导体器件的结构.如图1B、图2A及图3所示，本实施方式1的半导体器件(电荷转移器件)10具有在半导体衬底1上隔着绝缘层3而配置了转移电极2a～2c的结构.在图1B及图2A中仅表示了一部分的转移电极，但实际上与像素数相对应的多个转移电极沿转移方向排列着(参照图1).7a～7c是用于对各转移电极2a～2c施加脉冲电压的端子(参照图2A).
此外，如图2A及图3所示，半导体衬底1在与转移电极2a～2c的正下方的半导体衬底1的区域重叠的位置，具有：p型的第1半导体区域(p层)、n型的第2半导体区域(n层)5、p型的第3半导体区域(p层)6。第2半导体区域5形成在第1半导体区域4之上，具有作为CCD的沟道部分的功能。而且，第3半导体区域6被形成在第2半导体区域5之上。
这里，对背景技术中图9所示的以往例和本实施方式1的半导体器件进行比较。从图2及图9可知，在本实施方式1中，以往例中不存在的第3半导体区域6被形成在半导体衬底1的表层。而且，第3半导体区域6的导电型是第2半导体区域5的导电型的相反导电型。
因此，在对转移电极2b施加电压，而使第2半导体区域5及第3半导体区域6耗尽时，由于存在第3半导体区域6，而在半导体衬底1的衬底面的垂直于衬底面的方向的电场比以往例变弱。因此，如图2B所示，在转移电极2a～2c和第2半导体区域5之间(A-B′间)的电位梯度比以往例(参照图9C)变平缓。此外，半导体衬底1的衬底面和绝缘层3的界面的电位也比以往例变小。
这样的结果，第2半导体区域5的耗尽时的电位的最大点8的位置比不存在第3半导体区域6的以往例(参照图9B)变深。因此，由于边缘电场变强，而且转移电荷也被积蓄在比以往例深的位置，所以根据本实施方式1，与以往例相比，能够提高电荷转移器件中的转移效率。
此外，其结果是，由于转移效率的提高，不需要加深作为CCD的沟道部分的第2半导体区域5的深度(参照背景技术)，所以能够抑制动作上产生不妥。而且，由于不需要降低第2半导体区域5的杂质浓度(参照背景技术)，所以还能够抑制转移电荷量的下降。
此外，由于使第2半导体区域5中的电位的最大点8(参照图2B)的位置比以往例更深，所以在第3半导体区域6中，需要确保一定的杂质浓度。因此，在第3半导体区域6的形成中，优选杂质通过离子注入而导入。此外，离子注入优选例如将加速能量设定为50Kev～200Kev、掺杂量设定为5×1011个/cm2～8×1012个/cm2来进行。此外，由于本实施方式1的半导体器件为电荷转移器件，所以优选将加速能量设定为60Kev～150Kev、掺杂量设定为1×1012个/cm2～8×1012个/cm2来进行。
而且，从抑制转移电荷量的下降的观点来看，优选第3半导体区域6在半导体衬底1和绝缘层3的界面附近，尽可能浅地(空间上薄)形成。但是，在将第3半导体区域6形成得浅的情况下，因半导体器件10的制造工序中产生的热，第3半导体区域6的杂质会容易扩散到第2半导体区域5。因此，第3半导体区域6优选使用原子半径比较大、热引起的扩散的行进慢的物质作为杂质而形成。作为这样的杂质，例如可列举铟(In)、镓(Ga)、铊(Tl)等。
此外，形成第3半导体区域6时的铟(In)、镓(Ga)、铊(Tl)等杂质的离子注入，可以将这样的杂质离子化为一价的离子来进行，也可以离子化为二价的离子来进行。
例如，在离子化为一价的离子的情况下，尽管需要比较高的加速能量(Kev)，但容易区分被加速的离子.因此，在注入时，由于能够抑制不是注入对象的杂质离子的混入，所以能够实现高纯度的离子注入.另一方面，在离子化为二价的离子的情况下，能够以比较低的加速能量(Kev)进行离子注入.
此外，铟(In)、镓(Ga)、铊(Tl)等这样的原子半径比较大、热引起的扩散的行进慢的物质，作为用于形成第3半导体区域6以外的p型的半导体区域的杂质也是有效的。
例如，如图1A及图3所示，在固体摄像器件的光电二极管20中，在光电变换区域14的上层，形成有p型的半导体区域15。p型的半导体区域15是高浓度杂质层，为了抑制界面上产生的暗电流而形成。此外，半导体区域15最好形成得浅。这是因为半导体区域15的p型杂质分布的区域和光电变换区域14的n型杂质分布的区域的重叠越少，越能够提高饱和特性，即增大光电变换区域14中所积蓄的电荷量，或能够抑制所谓的白斑的发生(参照日本特开平4-218966号公报)。
但是，半导体区域15中存在的杂质也与第3半导体区域6的杂质同样，有可能因制造工序中产生的热而向光电变换区域14扩散，这种情况下，上述重叠会扩大。因此，即使在半导体区域15的形成中，也优选将铟(In)、镓(Ga)、铊(Tl)等这样的原子半径比较大、热引起的扩散的推进慢的物质用作杂质。
此外，如上述那样，图1A及图3所示的元件分离区域11及12、图1及图4所示的元件分离区域13是导入p型杂质而形成的半导体区域。因此，元件分离区域11～13中的杂质也与第3半导体区域6的杂质同样，有可能因制造工序中产生的热而扩散。
而且，元件分离区域11～13中的杂质扩散时，因扩散的杂质，位于元件分离区域11～13的周围的、作为垂直CCD的沟道部分的第2半导体区域5和光电变换区域14变狭窄。这种情况下，会产生这些区域的饱和特性的下降，即，在这些区域中处理的最大电荷量的下降。
因此，即使在元件分离区域11～13的形成中，也优选将铟(In)、镓(Ga)、铊(Tl)等这样的原子半径比较大、热引起的扩散的推进慢的物质用作杂质。
此外，在本实施方式1，即使在n型的第2半导体区域5和光电变换区域14中，也优选抑制n型杂质因热而产生的扩散。这是因为即使p型杂质因热引起的扩散被抑制，但如果n型杂质因热而最大地扩散时，扩散深度(所谓的xj)变深，沟道电位升高而产生不能正常地动作的问题，其结果，作为电荷转移器件的功能受到损失。再有，也可考虑预先降低杂质浓度的措施，以使在受热后沟道电位合适，来取代对n型杂质因热引起的扩散进行抑制。但是，这种情况下会发生可转移的电荷量减少的新问题。因此，即使作为n型杂质，也优选将原子半径比较大、热引起的扩散的推进慢的物质用作杂质。
下面，使用图5及图6说明有关本发明的实施方式1的半导体器件(电荷转移器件)的制造方法。图5及图6是表示本发明的实施方式1的半导体器件的制造方法的剖面图。图5A～图5C表示一连串的主要的制造工序，图6A～图6C表示在图5C所示的工序后所实施的一连串的主要制造工序。
再有，在以下说明中，在说明本实施方式1的半导体器件10的制造方法的同时，还说明有关具有半导体器件10的固体摄像器件的制造方法。此外，图5及图6所示的剖面与图3所示的剖面同样，是沿图1中的线L-L′剖切所得的剖面。
首先，如图5A所示，在半导体衬底1上，在设置了使p阱8的形成区域露出的掩膜(未图示)后，离子注入p型杂质，而形成p阱8.而且，在将用于p阱8形成的掩膜除去，并在半导体衬底1上设置了使第1半导体区域4的形成区域露出的掩膜(未图示)后，离子注入p型杂质，而形成p型的第1半导体区域4.然后，除去用于第1半导体区域4形成的掩膜.
在图5A的例子，离子注入硼(B)而形成p阱8及第1半导体区域4。此外，形成p阱8时的离子注入优选将加速能量设定为1000Kev～3000Kev、掺杂量设定为2×1011个/cm2～5×1011个/cm2而进行。进而，形成第1半导体区域4时的离子注入优选将加速能量设定为200Kev～500Kev、掺杂量设定为2×1011个/cm2～10×1011个/cm2而进行。
接着，如图5B所示，在半导体衬底1上，在设置了使元件分离区域11的形成区域露出的掩膜(未图示)后，离子注入p型杂质，而形成元件分离区域11。进而，在除去用于元件分离区域11形成的掩膜，在半导体衬底1上，设置了使元件分离区域12的形成区域露出的掩膜(未图示)后，离子注入p型杂质，而形成元件分离区域12。然后，除去用于元件分离区域12形成的掩膜。
在图5B的例子，离子注入因热引起的扩散的推进与硼(B)相比慢的铟(In)而形成元件分离区域11及12。此外，由于元件分离区域11为读出侧，所以其形成时的离子注入优选将加速能量设定为1000Kev～3000Kev、掺杂量设定为1.5×1012个/cm2～5×1012个/cm2而进行。由于元件分离区域12为非读出侧，所以其形成时的离子注入优选将加速能量设定为300Kev～1000Kev、掺杂量设定为3×1012个/cm2～10×1012个/cm2而进行。
接着，如图5C所示，在半导体衬底1上，在设置了使多个光电变换区域14的形成区域露出的掩膜(未图示)后，离子注入n型杂质，而形成多个光电变换区域14。进而，除去用于光电变换区域14形成的掩膜，在半导体衬底1上，设置了使第2半导体区域5的形成区域露出的掩膜(未图示)后，离子注入n型杂质，而形成作为CCD的沟道部分的第2半导体区域5。再有，用于第2半导体区域5形成的掩膜还在以下的图6A所示的工序中被使用。
在图5C的例子中，离子注入砷(As)而形成光电变换区域14及第2半导体区域5。而且，形成光电变换区域14时的离子注入优选将加速能量设定为400Kev～1000Kev、掺杂量设定为3×1012个/cm2～8×1012个/cm2而进行。而且，形成第2半导体区域5时的离子注入优选将加速能量设定为80Kev～200Kev、掺杂量设定为3×1012个/cm2～8×1012个/cm2而进行。
接着，如图6A所示，在残留了图5C的工序中所使用的掩膜的状态下，对半导体衬底1离子注入p型杂质，而在第2半导体区域5之上形成p型的第3半导体区域6。然后，除去掩膜。
在图6A的例子中，离子注入与硼(B)相比因热引起的扩散的推进慢的铟(In)而形成第3半导体区域6。此外，如上述那样，形成第3半导体区域6时的离子注入优选将加速能量设定为60Kev～150Kev、掺杂量设定为1×1012个/cm2～8×1012个/cm2而进行。
接着，如图6B所示，在形成了第3半导体区域6的区域上，通过氧化硅膜(SiO2)等而形成绝缘层3，并在其上形成转移电极2b.在图6B的例子中，绝缘层3通过对半导体衬底1的衬底面形成绝缘膜、对绝缘膜上利用光刻法形成适合于绝缘层3的形状的抗蚀剂图形、以及腐蚀而形成.此外，转移电极2b通过在绝缘层3之上生长多晶硅膜、利用光刻法形成适合于转移电极2b的形状的抗蚀剂图形、及腐蚀而形成.
图6B中虽未示出，但转移电极2a及2c也与转移电极2b同样是多晶硅电极。转移电极2a及2c通过形成多晶硅的转移电极2b后，进行转移电极2b的氧化或利用淀积的绝缘层3的形成，进而，进行对绝缘层3之上的多晶硅膜的成膜、多晶硅膜的腐蚀而形成。这样的电极结构被称为所谓的‘多晶硅重叠电极结构’。再有，转移电极2a～2c不限于本实施方式的例子。
接着，如图6C所示，将转移电极2a～2c及绝缘层3作为掩膜，离子注入p型杂质，而形成半导体区域15。在图6C的例子中，离子注入与硼(B)相比因热引起的扩散的推进慢的铟(In)而形成半导体区域15。此外，形成半导体区域15时的离子注入优选将加速能量设定为60Kev～200Kev、掺杂量设定为5×1012个/cm2～8×1012个/cm2而进行。
然后，形成未图示的绝缘层和金属布线，而完成固体摄像器件。此外，虽未图示，但在上述各工序中的离子注入实施后，优选实施退火。这是因为在实施了退火的情况下，能够进一步抑制被注入的杂质的扩散。此外，作为退火的具体方法，可列举对半导体衬底极短时间地照射红外线或激光束等的电磁波而加热的RTA(Rapid Thermal Anneal)等。
再有，在本实施方式1中，说明了有关半导体衬底1为n型硅衬底的例子，但本发明不限于此，也可以应用于半导体衬底为p型硅衬底的情况。此外，在这种情况下，与本实施方式1的例子同样，能够取得本发明的效果。而且，这种情况下，第1半导体区域4及第3半导体区域6的导电型为n型，第2半导体区域5的导电型为p型。
(实施方式2)
下面，对于本发明的实施方式2的半导体器件及半导体器件的制造方法，参照图7及图8进行说明。本实施方式2的半导体器件是埋入沟道型MOS晶体管。
首先，用图7说明有关本实施方式2的半导体器件的结构。图7是表示本发明的实施方式2的半导体器件的图，图7A是概略性地表示本发明的实施方式2的半导体器件的结构的剖面图，图7B是表示图7A所示的半导体器件的电位分布的图。
此外，图7B所示的电位分布沿图7A中的线X-X′而求得。图7B中的A点、B点、B′点、C点对应于图7A中所示的线X-X′上的A点、B点、B′点、C点。
如图7A所示，本实施方式2的半导体器件(埋入沟道型MOS晶体管)具有在半导体衬底31上隔着栅极绝缘膜33而配置了栅电极32的结构。在本实施方式2中，半导体衬底31是p型硅衬底，在半导体衬底31中形成有p型的第1半导体区域34。
此外，半导体衬底31在与栅电极32的正下方的半导体衬底31的区域重叠的位置，具有n型的第2半导体区域35和p型的第3半导体区域36。第1半导体区域34也处于与栅电极32的正下方的半导体衬底31的区域重叠的位置。
第2半导体区域35被形成在第1半导体区域34之上，具有作为埋入沟道型MOS晶体管的沟道部分的功能。因此，在图7A所示的半导体器件中，即使是栅极施加电压为0V的情况，也形成沟道。此外，第3半导体区域36被形成在第2半导体区域35之上。另外，在半导体衬底31中，以夹着第2半导体区域35及第3半导体区域36的方式形成有作为源极的半导体区域37和作为漏极的半导体区域38。
这里，对背景技术中图10所示的以往例和本实施方式2的半导体器件进行比较.从图7和图10可知，即使在本实施方式2中，也与实施方式1同样，在半导体衬底1的表层形成了以往例中不存在的第3半导体区域36.此外，第3半导体区域36的导电型是第2半导体区域35的导电型的相反导电型.
因此，在本实施方式2中，也对栅电极32施加电压而使第2半导体区域35及第3半导体区域36耗尽时，第2半导体区域35中的电位的最大点39的位置也比不存在第3半导体区域36的以往例(参照图10B)更深。
因此，与以往例不同，电荷被积蓄在从半导体衬底31和栅极绝缘膜33的界面(B点)分离的位置，不与界面接触地移动。因此，根据本实施方式2，与以往例相比，能够抑制埋入沟道型MOS晶体管的驱动时产生的噪声。
此外，在本实施方式2中，也与实施方式1同样，为了使第2半导体区域35中的电位的最大点39(参照图7B)的位置比以往例更深，在第3半导体区域36中，需要确保一定的杂质浓度。因此，在第3半导体区域36的形成中，优选通过离子注入而导入杂质。离子注入优选例如将加速能量设定为50Kev～200Kev、掺杂量设定为5×1011个/cm2～8×1012个/cm2而进行。此外，由于本实施方式2的半导体器件是埋入沟道型MOS晶体管，所以特别优选设定为60Kev～150Kev、1×1012个/cm2～8×1012个/cm2而进行。
而且，在本实施方式2中，由于半导体器件是埋入沟道型MOS晶体管，所以第2半导体区域35以比实施方式1中图2所示的第2半导体区域5更低的浓度形成。因此，在本实施方式2中，第3半导体区域36的杂质与实施方式1的情况相比，处于因半导体器件10的制造工序中产生的热而容易扩散到第2半导体区域5的状态。
因此，在本实施方式2中，第3半导体区域36也优选例如将铟(In)、镓(Ga)、铊(Tl)等这样的原子半径比较大、热引起的扩散的推进慢的物质作为杂质而形成。此外，在本实施方式2中，形成第3半导体区域36时的铟(In)、镓(Ga)、铊(Tl)等这样的杂质的离子注入，可以将这样的杂质离子化为1价的离子而进行，也可以离子化为2价离子而进行。
此外，在本实施方式2中，也优选抑制n型的第2半导体区域35中的n型杂质的热引起的扩散。这是因为与实施方式1的情况相同，即使p型杂质的热引起的扩散被抑制，但n型杂质因热而较大地扩散时，扩散深度(所谓的xj)变深，沟道电位升高而产生不能正常地动作的问题，其结果，作为埋入沟道型MOS晶体管的功能受到损失。因此，即使作为n型杂质，也优选使用原子半径比较大、热引起的扩散的推进慢的物质。例如，可列举砷(As)。
下面，用图8说明有关本发明的实施方式2的半导体器件(埋入沟道型MOS晶体管)的制造方法。图8是表示本发明的实施方式2的半导体器件的制造方法的剖面图，图8A～图8D表示一连串的主要的制造工序。
首先，如图8A所示，在形成了p型区域34的半导体衬底(p型硅衬底)31上，设置了使第2半导体区域35的形成区域露出的掩膜30后，离子注入n型杂质，而形成n型的第2半导体区域35。
在图8A的例子中，离子注入砷(As)而形成第2半导体区域35。此外，形成第2半导体区域35时的离子注入优选将加速能量设定为30Kev～200Kev、掺杂量设定为5×1011个/cm2～15×1011个/cm2而进行。
接着，如图8B所示，在残留了掩膜30的状态下，对半导体衬底31离子注入p型杂质，而在第2半导体区域35之上形成第3半导体区域36。然后，除去掩膜30。
在图8B的例子中，离子注入与硼(B)相比因热引起的扩散的推进慢的铟(In)而形成第3半导体区域36.此外，如上述那样，形成第3半导体区域36时的离子注入优选将加速能量设定为60Kev～150Kev、掺杂量设定为1×1012个/cm2～8×1012个/cm2而进行。
接着，如图8C所示，在半导体衬底31的形成了第3半导体区域36的区域上，形成栅极绝缘膜33和栅电极32。具体地说，将绝缘膜成膜在半导体衬底1的衬底面，并在绝缘膜之上成膜多晶硅膜，然后，通过光刻法形成抗蚀剂图形后进行腐蚀。
接着，如图8D所示，将栅极绝缘膜33和栅电极32作为掩膜，离子注入n型杂质，而形成作为源极的半导体区域37和作为漏极的半导体区域38。在图8D的例子中，离子注入砷(As)而形成半导体区域37和38。此外，形成半导体区域37及38时的离子注入优选将加速能量设定为10Kev～50Kev、掺杂量设定为1×1015个/cm2～5×1015个/cm2而进行。
然后，形成未图示的绝缘层和金属布线，完成埋入沟道型MOS晶体管。此外，在本实施方式2中，也与实施方式1同样，优选在上述各工序中的离子注入的实施后，实施退火。
再有，在本实施方式2中，说明了有关半导体衬底31为p型硅衬底的例子，但本发明不限于此，也可以应用于半导体衬底为n型硅衬底的情况。而且，在这种情况下，与本实施方式2的例子同样，能够获得本发明的效果。
工业上的利用可能性
本发明能够应用于以CCD为代表的电荷转移器件或MOS晶体管这样的半导体器件，而且还可以应用于这样的半导体器件的制造方法。

Claims (5)

1.一种固体摄像器件，具有设置在半导体衬底上的光电二极管、以及在所述半导体衬底上隔着绝缘层而设置的转移电极，其特征在于：
所述半导体衬底具有p型的第1半导体区域、n型的第2半导体区域、以及p型的第3半导体区域，所述第1～第3半导体区域位于与所述转移电极的正下方的所述半导体衬底的区域重叠的位置，
所述第2半导体区域在所述第1半导体区域上被作为读出在所述光电二极管中产生的电荷的沟道部分而使用砷作为杂质来形成，
所述第3半导体区域是在所述第2半导体区域上的、所述半导体衬底和所述绝缘层之间，使用铟、镓及铊中至少一种作为杂质而形成。
2.一种固体摄像器件的制造方法，该固体摄像器件具有设置在半导体衬底上的光电二极管、以及在所述半导体衬底上隔着绝缘层而设置的转移电极，其特征在于，至少具有：
(a)在所述半导体衬底上的与所述转移电极的正下方的区域重叠的区域中，导入p型的杂质，而形成第1半导体区域的工序；
(b)在所述第1半导体区域上的与所述转移电极的正下方的区域重叠的区域中，导入n型的杂质即砷，而形成作为读出所述光电二极管中产生的电荷的沟道部分的第2半导体区域的工序；及
(c)在所述第2半导体区域上的与所述转移电极的正下方的区域重叠的区域中的、所述半导体衬底和所述绝缘层之间，导入p型的杂质即铟、镓及铊中至少一种，而形成第3半导体区域的工序。
3.如权利要求2所述的固体摄像器件的制造方法，其中，所述(c)工序中的p型的杂质的导入通过离子注入而进行，所述离子注入的加速能量被设定为50Kev～200Kev，掺杂量被设定为5×1011个/cm2～8×1012个/cm2。
4.如权利要求3所述的固体摄像器件的制造方法，其中，还具有在所述(c)的工序的离子注入后，加热所述半导体衬底的工序。
5.一种半导体器件，是设置在半导体衬底上的MOS晶体管，所述MOS晶体管的栅电极隔着绝缘层而被设置在所述半导体衬底上，其特征在于：
所述半导体衬底具有p型的第1半导体区域、n型的第2半导体区域、以及p型的第3半导体区域，所述第1～第3半导体区域位于与所述栅电极的正下方的所述半导体衬底的区域重叠的位置，
所述第2半导体区域在所述第1半导体区域上，被作为所述MOS晶体管中的沟道部分导入了砷而形成，
所述第3半导体区域在所述第2半导体区域上的、所述半导体衬底和所述绝缘层之间，使用铟、镓及铊中至少一种作为杂质而形成，
作为所述MOS晶体管的源极区域的半导体区域和作为漏极的半导体区域，形成在与所述第2半导体区域及所述第3半导体区域相邻的位置上。
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