CN101006577A

CN101006577A - 用于制造层结构的方法

Info

Publication number: CN101006577A
Application number: CNA2005800284267A
Authority: CN
Inventors: S·厄克特; K·格勒; H·温德特
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-06-18
Filing date: 2005-06-15
Publication date: 2007-07-25
Also published as: DE102004029519A9; US7795135B2; DE102004029519A1; WO2005124854A1; US20080102625A1; JP2008503073A

Abstract

本发明涉及一种用于制造层结构的方法，其中，导电层和牺牲层被结构化并形成，电绝缘层形成于这些层上，并且构造成使得该牺牲层的表面区域暴露。除去该暴露区域，从而该结构化导电层的暴露表面区域覆盖有由导电材料材料制成的结构。

Description

用于制造层结构的方法

本发明涉及一种用于制造层结构的方法。

在集成电路中，通过使用所谓的过孔(vias)而在不同金属化层面的导体轨迹之间形成竖向电接触。过孔(即相对于衬底表面垂直定向的沟槽)通常通过使用光刻和等离子体蚀刻方法形成，然后能够用导电材料填充。在要接触的金属化层面的导体轨迹材料和过孔的材料之间能够提供有粘接剂、屏障层或种子层(衬垫层)，通过它们能够在要联接的两个材料之间形成接触，或者能够防止该过孔填充材料不希望地扩散至该导体轨迹的材料中(或者相反地扩散)。

不过，由于在调节用于过孔的蚀刻掩模时与过程相关的不稳定性，不能最佳地进行构图，而是会有一定偏移(例如侧向偏移)。这些偏移处在设计集成电路的设计规则所规定的界限内，但是对于各过孔不能精确确定。在设计集成电路的设计规则中考虑到该不稳定性，例如通过该规则，为该过孔确定比所需标称接触区域更大的区域，以便保证该导体轨迹和该过孔(该过孔充满导电材料)之间的接触。

除了该过孔自身的区域之外，该布局还考虑该过孔所在的更大金属区域，包括所述的调节误差。这并不是该过程的弱点，而是该处理所需的。对于所有制造步骤，必须确定物理量所要处于的公差范围，以便能够恰当地制成该微电子部件。

该较大区域称为过孔的“接合盘”，且在用于形成集成电路的设计规则中必须被考虑。例如，过孔底部可具有200nm的直径。该过孔必须定位在例如240nm×240nm(边缘长度)的区域中。在本例中，将允许每边缘最大20nm的偏移。

该较大区域导致金属轨迹在过孔周围沿侧向缠绕，这防碍了该设计中的布线。考虑到高成本的芯片面积，这将很不利，因为它增加了集成电路所需的空间。金属轨迹自身能够被处理成彼此之间有很小的间距，但是该过孔需要加宽该金属轨迹，以便形成该接合盘。考虑到对集成电路越来越高的集成度要求，在该布局中这样额外的支出以及相关的芯片面积损失将很不利。

当集成电路和它们的部件(例如导体轨迹)的尺寸如预期那样进一步缩小时，可能出现特别如图1A至图1C所示的情况。

图1A表示了具有导体轨迹100的布局俯视图110，该导体轨迹100利用过孔101来接触。过孔101的直径大于导体100的宽度，因此，当导体轨迹100和过孔101的形心之间出现与过程相关的侧向偏移时，仍然保证了导体轨迹100与过孔101的接触。

在第二布局俯视图120中，如图1B所示，过孔101和导体轨迹100的直径为相同尺寸，但是由于在过孔暴露时产生的边缘位置误差，该过孔101将局部布置为邻近于导体轨迹100，这可能导致较差的电接触。

在图1C所示的第三布局俯视图130中，再次表示了导体轨迹100和过孔101，其中，尽管局部的导体轨迹加宽成接合盘102的形式，但是由于在形成过孔101的过程中的光技术的调节公差，过孔101也将处在邻近导体轨迹100的位置。

在下文中，将参考图2A至2H介绍用于制造层结构的现有技术方法，通过该方法，能够形成如图1A所示的第一布局俯视图110的集成电路。

为了获得图2A中所示的布局序列200，铝层201施加在衬底(未示出)和(根据预定的图案精细度)附加的ARC层(抗反射涂层)上。随后在铝层201上形成光刻胶材料，利用光刻方法和蚀刻方法对该光刻胶材料进行构图而形成光刻胶掩模202。

为了获得图2B中所示的层序列210，从图2A中所示的层序列200开始并利用光刻胶掩模202对铝层201进行构图，从而形成铝导体轨迹211。根据预定的图案精细度，可以使用硬表面掩模来构图出该铝导体轨迹211。然后，在图案转移至硬表面掩模之后除去光刻胶202。然后，用该硬表面掩模代替该光刻胶掩模202。在各铝导体轨迹211上，在蚀刻后保留的光刻胶残余物212随后通过剥离(stripping)方法来除去。

为了获得图2C中所示的层序列220，从图2B中所示的层序列210开始，在除去光刻胶残余物212之后，沉积氧化硅层221来覆盖铝导体轨迹211。

为了获得图2D中所示的层序列230，将光刻胶材料沉积在该层序列220上，并通过使用光刻方法和蚀刻方法对其进行构图，以形成光刻胶掩模231。

为了获得图2E中所示的层序列240，利用光刻胶掩模231作为蚀刻掩模来对该层序列230进行蚀刻，从而除去氧化硅层221的材料，并形成沟槽242。残余的光刻胶区域241保留在该层序列240的表面上。

当从层序列240开始继续蚀刻氧化硅层221时，将获得图2F中所示的层序列250。在该蚀刻方法过程中的一定处理时间处，沟槽242的深度使得铝导体轨迹211的表面区域被暴露出来。该处理状态的层序列250在图2F中表示，其中，该过孔蚀刻已经到达该图形化金属轨迹211。

为了获得图2G中所示的层序列260，继续进行参考图2E和2F所述的蚀刻方法。由于在作为衬底的晶片上的图形化氧化硅层(作为层间电介质，ILD)的处理厚度差(在实际中会经常出现)，需要进行过度蚀刻，即蚀刻得比导体轨迹221的表面区域更深。进行该过度蚀刻使得之后该过孔能够可靠地连接至该晶片的导体轨迹211。过度蚀刻的持续时间通常为整个过孔蚀刻时间的10％至30％。该过度蚀刻的结果表示于层序列260中。虽然这能可靠地暴露出导体轨迹的表面区域，从而能够在随后的处理步骤中与过孔材料接触，但是由于该过度蚀刻，在氧化硅层221的材料和导体轨迹211的暴露部分之间的边界区域中形成了狭窄间隙261，如图2G所示。

由于该过度蚀刻，因此该蚀刻绕过该金属轨迹211的两侧，并产生狭窄间隙261。该间隙261的深度以及它们的高宽比取决于电介质层211的局部厚度，并可能在整个晶片上有变化。这些狭窄间隙261是引起很多问题的原因，它导致严重的可靠性问题。因此，在间隙261中的聚合物材料只能不完全地(或根本不能)被清洁或除去。这导致在随后的衬垫沉积和/或金属填充(用于形成过孔)中产生问题。而且，当出现狭窄间隙时，称为衬垫的粘接剂、种子或屏障层只能够不完全地沉积。因为通常这样的蚀刻也通过利用物理处理来进行，因此局部存在的狭窄间隙高宽比起到重要作用。该高宽比越高，由各层覆盖的边缘越小。这样，在金属填充过程中，可能会在狭窄间隙261的区域中产生空腔，或者各过孔根本不能填充或只能进行较差填充。这导致金属轨迹211和过孔之间的不可靠接触。

为了获得现有技术的该层结构270，如图2H所示，图2G的沟槽242将充满钨材料，以便形成钨过孔271。如上所述，由于过度蚀刻而形成的狭窄间隙261(具有局部增大的高宽比)不能被可靠地填充。这导致层结构270在用于集成电路时产生质量问题。

在下文中，将再次参考图2I至2K介绍当根据图2A至图2H执行用于制造层结构的处理时导致形成不希望的狭窄间隙261的过程。

图2I中所示的层序列280表示了在氧化硅层221的蚀刻过程中的状态，其中，蚀刻前沿到达第一高度282。

如图2J所示，当从层序列280开始继续执行用于蚀刻第一氧化硅层221的蚀刻处理时将获得层序列285。然后，该蚀刻前沿将延伸至第二高度283。

因为在技术上需要一定的过度蚀刻来保证使全部铝导体轨迹211的所有表面都暴露，因此将出现如图2K所示的情况，其中，该蚀刻前沿已经穿透至层序列290中的第三高度284，这样，在暴露的铝导体轨迹211的侧部区域中产生不希望有的狭窄间隙261。

对于图1B和图1C中所示的情况，获得与图1A类似的图形。总是在金属轨迹附近进行较深的蚀刻，这将导致上述问题。

在[1]中，介绍了用于在金属化图案上形成接触区域的方法，其中，电介质层施加在导体轨迹上，该导体轨迹具有硬表面掩模层的残余物。接触孔蚀刻通过该电介质层，且当到达该硬表面掩模层时结束蚀刻。随后，硬表面掩模层被选择性地蚀刻至该电介质层，从而防止该接触孔进入相邻导体轨迹之间的空间，这减小了短路的危险。

在[2]中，介绍了用于在具有多个导体轨迹的图形化金属化层面上共形(conformal)施加蚀刻停止层的方法，其中，在接触孔蚀刻过程中，对该接触孔进行蚀刻，直到蚀刻停止层的所有区域都暴露于接触孔下面，这样，蚀刻停止层的表面区域也布置成邻近于该导体轨迹。

本发明的目的特别是提供一种用于制造层结构的方法，该层结构将提高在不同导电图案之间的接触。

该目的通过一种用于制造层结构的方法来实现，该方法具有独立权利要求所述的特征。

在本发明用于制造层结构的方法中，导电层形成于衬底上并且被构图，随后，牺牲层形成于该导电层的至少一部分上。电绝缘层形成于该导电层上和该牺牲层上。该电绝缘层被构图，使得该牺牲层的表面区域暴露。除去该牺牲层的暴露区域，从而暴露该导电层的表面区域。最后，用导电材料图案覆盖该图形化导电层的暴露表面区域。

本发明的基本构思在于，在导电层(该导电层在构图状态下可形成例如集成电路的导体轨迹)和电绝缘层(该电绝缘层沉积在导电层上作为金属间的电介质)之间提供有牺牲层，该牺牲层的特征可针对其功能而可自由选择，通过该牺牲层，能够减小或者完全防止为了使该图形化导电层的表面区域暴露而使其与导电材料图案(例如过孔)接触而进行的过度蚀刻。

例如，该牺牲层有这样的功能，即，它能够使得用于暴露该图形化导电层的各个区域的蚀刻工艺在时间/空间上同步。在根据现有技术对导电层进行蚀刻的过程中，将产生这样的问题，即电绝缘层的厚度通常相对较大，且其厚度对于该图形化导电层的各区域来说是不同的，为了可靠地暴露出所有区域，需要延长蚀刻时间，这可能导致在一些区域中形成不希望有的狭窄间隙(见图2E至图2H)。根据本发明，通过提供该牺牲层而防止该问题，因为当牺牲层用作蚀刻停止层和/或作为足够快的蚀刻层时，由于电绝缘层和牺牲层的材料不同并因此具有不同的蚀刻速率，因此该蚀刻前沿能够首先前进至所有区域上方的牺牲层。一旦该蚀刻前沿到达该图形化导电层的各区域上方的牺牲层，那么在该图形化导电层的所有区域上的牺牲层都通过附加的蚀刻处理而除去。优选是，根据材料和/或厚度和/或蚀刻特性来设置该牺牲层，使得在对该牺牲层的蚀刻过程中，该蚀刻前沿几乎同时到达该图形化导电层的所有区域，从而防止过度蚀刻并防止形成不希望的狭窄间隙。特别是，对于所使用的蚀刻工艺的预定蚀刻参数，当用于除去该牺牲层的蚀刻速率被调节成大于电绝缘层的蚀刻速率时和/或当牺牲层的厚度提供为足够小和/或均匀时，能够获得该效果。这时，牺牲层的蚀刻时间保持较短。该蚀刻能够在牺牲层的所有区域中基本同时开始，即牺牲层能够用作停止层。

使用牺牲层的这种非常简单的方法保证在图形化导电层的多个部件中(例如多个导体轨迹中)，即使电绝缘层具有不同的局部层厚，也在一定图形导电层的所有部件中首先除去形成于它上面的电绝缘材料，直至牺牲层表面。因此，由于存在牺牲层，能够确定相当特殊的中间处理状态，其中，蚀刻前沿到达牺牲层的所有表面区域。例如，牺牲层能够提供为特别薄，或者由具有特别高蚀刻速率的材料形成，这样，在到达牺牲层后，在一定图形导电层的所有部件处都能够快速除去停止层。因为停止层能够快速除去(由于它的较小厚度和由于它具有高蚀刻速率的可蚀刻性)，因此，根据现有技术为了保证质量所需的过度蚀刻能够大大缩短或者完全防止。

换句话说，为了形成沟槽(该沟槽用于以后填充导电材料图案，例如作为过孔)，对电绝缘层和牺牲层的蚀刻出现侧向自调节，这样，将防止在现有技术中由于较长过度蚀刻时间而产生的狭窄间隙问题。

本发明的基本构思基于牺牲层的材料，该材料能够进行优化，且该材料选择为这样，即，该牺牲层能够在蚀刻过程中用作停止层，且然后能够特别快速地除去，且没有较大的过度蚀刻。因此，本发明的重要方面是能够使用和组合不同蚀刻工艺和不同材料，其中，该工艺能够通过选择合适的蚀刻参数而优化。

因此，合适的补充层或牺牲层存在于要进行接触的该图形化导电层的材料上，对该牺牲层的构图与对该导电层进行构图的金属蚀刻一起进行。用于对图形化导电层的暴露表面区域进行蚀刻(例如过孔蚀刻)的参数能够调节成这样，即对该牺牲层或补充层的蚀刻比对电绝缘层的周围材料(层间电介质)更快。从该过孔蚀刻前沿恰好到达该补充层时的状态开始，该补充层在后面的蚀刻过程中更快速地被蚀刻，使得该蚀刻前沿停留在电绝缘层中。一旦该蚀刻前沿到达要进行接触的图形化导电层的材料，就能够选择地执行较短的过度蚀刻工艺，使得在电介质层中的蚀刻步骤变慢。在优选情况下，在该过度蚀刻后，蚀刻前沿将一起终止于金属表面，或者稍微更高。即使在不利情况(其中，在过度蚀刻工艺中产生低于金属层面的蚀刻)下，与现有技术的各种情况相比，形成的不希望狭窄间隙也明显减小，因此，在沉积衬垫材料或填充过孔中产生的问题(该问题基于存在局部增大高宽比的狭窄间隙)将明显减小。

特别是，当根据本发明使用牺牲层时，有两种不同情况：牺牲层能够用作蚀刻停止层和/或可快速蚀刻的层。

当使用牺牲层作为蚀刻停止层时，位于图形化导电层上方和牺牲层上方的电绝缘层材料被首先除去，当到达牺牲层时，该蚀刻工艺对材料的去除过程被终止。当蚀刻掩模侧向偏移时(不希望这样但总是不能完全避免)，即当蚀刻前沿相对于牺牲层的各图案稍微侧向偏移时，可能除去布置在侧部并在牺牲层表面下面的电绝缘层材料和位于牺牲层附近的电绝缘层材料。在这种情况下，优选是牺牲层的厚度选择为至少与电绝缘层的厚度范围(即厚度变化范围)一样大，因为这样的侧向偏移不会产生不希望的狭窄间隙。这是因为当蚀刻前沿在最厚的电绝缘层位置处到达牺牲层时，该蚀刻前沿在最薄的电绝缘层位置处还没有完全经过该牺牲层(见图6A、图6B)。

当牺牲层用作可快速蚀刻的层时，该牺牲层可以提供为蚀刻速率比电绝缘层高得多的层。在这种情况下，优选是使得牺牲层的厚度选择为至少与电绝缘层的厚度范围(即厚度变化范围)一样大，特别是当蚀刻掩模侧向偏移时，即当蚀刻前沿相对于牺牲层的各图案稍微侧向偏移时，因为这样的侧向偏移不会产生不希望的狭窄间隙(见图7A至图7C)。

由从属权利要求可获得本发明的优选实施例。

根据该用于制造层结构的方法的第一优选实施例，首先形成导电层，且牺牲层形成于导电层上。随后，对该导电层和牺牲层一起进行构图。例如，根据本实施例，该导电层和在它的暴露表面上的牺牲层首先形成为扁平形。然后，对该相叠的两层一起进行光刻工艺和蚀刻工艺，这样，通过较少的工艺步骤就能使图形化导电区域覆盖有牺牲层材料。

根据该方法的第二优选实施例，首先形成导电层并对其进行构图。随后，牺牲层形成于该导电层上。在这种情况下，牺牲层的材料也形成于图形化导电层的相邻区域之间，这对于以后的处理过程也不会有问题。在所述处理中，该导电层的图形化区域的侧壁能够保持没有牺牲层材料。

在本发明的方法中，该牺牲层能够用作停止层。根据该实施例，在对电绝缘层的蚀刻过程中，在蚀刻前沿到达牺牲层表面时将防止该蚀刻前沿除去牺牲层，因为对于用于蚀刻该电绝缘层的蚀刻参数(例如蚀刻剂组分)来说，该牺牲层不会被蚀刻。因此，当用蚀刻电绝缘层的蚀刻参数来继续进行该蚀刻时，蚀刻前沿能可靠地到达该图形化牺牲层的所有表面区域，而不会开始除去该牺牲层，即该牺牲层表面使得该蚀刻工艺停止了。在蚀刻参数变化之后(例如改变蚀刻剂组分)，同时开始除去该图形化牺牲层的所有预定区域。

该牺牲层能够以比电绝缘层更高的速率除去。该实施例使得该牺牲层能够以比电绝缘层更高的蚀刻速率被除去，即每单位时间除去更多材料。例如，当该电绝缘层具有氧化硅材料，且该牺牲层具有氮化硅或氮氧化硅材料时，当在该蚀刻过程中添加氢、氧或一氧化碳材料作为蚀刻剂或增加上述材料的浓度时，氮化硅牺牲层的蚀刻速率比氧化硅电绝缘层快得多。例如，当在蚀刻中增加氧浓度时，氧化硅的蚀刻速率能够逐渐减小，而在氮化硅层中不会这样，或者只有很小程度的减小。因此，通过选择电绝缘层和牺牲层的材料组合以及蚀刻参数，能够精确调节不同层的蚀刻速率，且大大降低了狭窄间隙的形成。根据本发明，这样将防止在导体轨迹和过孔之间由于对局部较高高宽比的狭窄间隙的较差填充而引起的有缺陷电接触。在本发明的层结构中将防止在层结构中形成不希望的空腔、质量问题和较差电接触。

该牺牲层和该电绝缘层优选是通过利用蚀刻工艺而除去，该蚀刻工艺这样进行，即该牺牲层以比电绝缘层更高的蚀刻速率被除去。

四氟甲烷(CF₄)、三氟甲烷(CHF₃)、氮(N₂)和/或氩(Ar)能够用作蚀刻工艺中的蚀刻剂。

该蚀刻速率能够通过调节蚀刻剂中的氧(O₂)、氢(H₂)和/或一氧化碳(CO)的浓度或通过降低晶片温度而进行调节(氮化物蚀刻速率在低温时增大，氧化物蚀刻速率在较高温度时稍微降低)。

作为使牺牲层和电绝缘层的材料具有不同蚀刻速率的可选方式或者另外地，该牺牲层能够有比电绝缘层更小(优选是小得多)的厚度，优选是小于电绝缘层厚度的一半，更优选是小于五分之一，最优选是小于十分之一。牺牲层越薄，牺牲层能够越快速地被除去，这就降低了底部蚀刻。

衬垫层能够形成于该导电层和该导电材料图案之间。这样的衬垫层、种子、粘接剂或屏障层用于在图形化导电层(例如铝)和该导电材料(例如钨)图案之间形成良好的机械接触和电接触。因此，使用衬垫层能够防止图形化导电层的材料扩散至导电材料图案的材料中，或者防止相反的扩散。

该衬垫层可以在图形化导电层的表面区域暴露后形成。例如，根据该实施例，在图形化导电层的表面区域暴露后形成的层结构中，沟槽的表面能够由通常45nm的较小厚度衬垫材料来覆盖。也可选择，该衬垫层可以在形成导电层和形成牺牲层之间产生，这样，在除去牺牲层后该导电层则已经覆盖有该衬垫层。

对该导电层和该牺牲层一起进行的构图和/或对该电绝缘层的构图能够通过使用光刻工艺和蚀刻工艺来进行。

该导电层和/或牺牲层能够通过使用共形沉积工艺例如通过CVD(化学气相沉积)或ALD(原子层沉积)工艺而形成。该原子层沉积工艺能够产生具有非常精确的预定厚度的层，该层能够以非常均匀的厚度沉积在表面上，且精度高达一个原子层(即几埃的精度)。形成均匀的且具有精确预定厚度的牺牲层的优点是它能够在恒定的时间内除去。

该层结构能够形成为集成电路。该层结构可以形成于半导体材料(例如硅晶片或硅芯片)上和/或半导体材料中。特别是，该层结构能够形成于集成电路的金属化层面中(线的端部)。

在本发明的方法中，该导电层也能够被构图以形成导体轨迹，且能够形成该导电材料图案，以便形成过孔。

该导电层和/或该导电材料图案能够由铝和/或钨来形成。特别是，铝材料是适用于导电层而作为导体轨迹的材料。当钨材料用作过孔时，其是用于该导电材料图案的良好选择。

该牺牲层能够由氮化硅和/或氮氧化硅形成。

该电绝缘层能够由氧化硅形成。

含氮牺牲层和氧化硅电绝缘层的材料组合是特别有利的材料组合，它们通过合适的蚀刻剂将使得牺牲层快速被蚀刻并使得电绝缘层更慢被蚀刻。

该衬垫层由氮化钛(TiN)形成。

本发明的示例实施例在附图中表示，且将在下文中更详细地介绍。

图1A至1C表示了现有技术的布局俯视图；

图2A至2K表示了在根据现有技术用于制造层结构的处理过程中在不同时间的层序列；

图3A至3H表示了在根据本发明第一示例实施例用于制造层结构的处理过程中在不同时间的层序列；

图4A至4L表示了在根据本发明第二示例实施例用于制造层结构的处理过程中在不同时间的层序列；

图5A至5C表示了在根据本发明用于制造层结构的处理过程中在不同时间的层序列；

图6A、6B表示了根据本发明使用牺牲层作为蚀刻停止层的层序列；

图7A至7C表示了根据本发明使用牺牲层作为可快速蚀刻层的层序列。

在不同图中的相同或类似部件具有相同参考标号。

这些图的表示是示意性的，并不是按比例的。

在下文中将参考图3A至图3H介绍根据本发明第一示例实施例用于制造层结构的方法。

为了获得图3A所示的层序列300，使用共形沉积工艺将铝层301形成于硅衬底(未示出)上。在铝层301上，利用CVD工艺共形地沉积氮化硅牺牲层302。或者也可选择，该牺牲层也可以由氮氧化硅形成。在氮化硅牺牲层302上，利用光刻工艺和蚀刻工艺形成光刻胶材料并对其进行构图，从而形成光刻胶掩模303。

为了获得图3B中所示的层序列310，从图3A中所示的层序列300开始，利用蚀刻工艺对该铝层301和氮化硅牺牲层302一起(即在一关联方法步骤中)进行构图。结果，在其中形成了铝导体轨迹311，且在每一铝导体轨迹311上分别布置有一个牺牲层区域312，并由在蚀刻工艺后保留在该层序列310表面上的光刻胶残留物313来覆盖。随后，利用剥离方法来除去该光刻胶残余物313。

为了获得图3C中所示的层序列320，在除去光刻胶残余物313之后，利用CVD(化学气相沉积)工艺将氧化硅层321形成于该层序列310上。

为了获得图3D中所示的层序列330，利用光刻工艺和蚀刻工艺在层序列320上形成光刻胶层并进行构图，以形成光刻胶掩模331。

为了获得图3E中所示的层序列340，对该层序列330进行这样的蚀刻处理，即，利用该蚀刻掩模331除去氧化硅层321的材料，直到蚀刻前沿到达该牺牲层区域312的表面。在该处理过程中，牺牲层区域312用作该蚀刻处理的停止层。由于这种蚀刻处理而在氧化硅层321中形成了沟槽342，并且将牺牲层区域312的表面区域暴露出来。牺牲层区域312作为停止层的功能将保证蚀刻在各种情况下都只进行至该薄牺牲层312的表面，即使氧化硅层321在不同沟槽342的区域中具有局部不同的厚度的情况下也是这样。应当知道，根据本发明使用牺牲层作为蚀刻停止层只是多种变化形式中的一种。根据另一变化形式，该牺牲层也可替换使用或附加使用蚀刻速率特别高的材料(例如见图7A至7C)。

为了获得图3F中所示的层序列350，使用另一蚀刻处理(该蚀刻处理设置成蚀刻该牺牲层区域312的材料)来在所有沟槽342中除去牺牲层区域312，从而暴露出该铝导体轨迹311的表面区域。牺牲层区域312的材料(氮化硅)具有这样的材料特性，即使得该蚀刻处理能以非常高的蚀刻速率(即非常快速地)除去这种材料。氮化硅与氧化硅的蚀刻速率的比值能够例如通过向蚀刻剂添加氧组分而增大。而且，该牺牲层区域312的厚度选择为非常薄，使得其与增大的蚀刻速率一起来保证能特别快速地除去这些区域。这使得蚀刻前沿在较短处理时间后几乎同时到达不同导体轨迹311的表面区域，这防止了现有技术所需的扩大底部蚀刻。

为了获得图3G中所示的层序列360，参考图3F所述的蚀刻处理继续进行较短时间，即稍微的底部蚀刻是可以接受的，以便保证导体轨迹311的所有表面区域都确实完全没有了先前布置在它上面的材料。如图3G所示，由于这种可选择的过度蚀刻处理的时间较短，因此不会出现间隙或只出现极窄的间隙(如图2H中所示的参考标号261)。而且，为了获得图3G中所示的层序列360，利用沉积工艺在各沟槽342中形成厚度为大约45nm的氮化钛材料衬垫层361，因此，特别是铝导体轨迹311的暴露表面区域将由作为屏障层的衬垫材料覆盖，用于使铝导体轨迹311与随后施加的过孔钨材料联接。

为了根据本发明优选示例实施例获得图3H中所示的层结构370，钨材料填充至沟槽342中，从而形成钨过孔371。钨过孔371通过衬垫层361而与铝导体轨迹311进行电联接和机械联接。通过防止在铝导体轨迹311的侧部部分与氧化硅层321的邻接材料之间的边界区域中形成狭窄间隙，能够可靠避免钨过孔371和铝导体轨迹311之间的电联接问题，因此能够制成具有很高质量和良好电联接的层结构370。

在下文中，将参考图4A至图4L介绍根据本发明第二示例实施例制造层结构的方法。

为了获得图4A中所示的层序列400，铝层301形成于硅衬底401上。

为了获得图4B中所示的层序列410，光刻胶掩模303施加在层序列400的表面上。

为了获得图4C中所示的层序列420，利用光刻胶掩模303对铝层301进行构图，从而形成铝导体轨迹311。在铝导体轨迹311上可以看见光刻胶残余物313。

取决于预定的图案精细度，能够使用硬表面掩模来对铝层301进行构图。然后，在该图案转移至该硬表面掩模之后再除去光刻胶303。然后，用该硬表面掩模代替该光刻胶掩模303。

为了获得图4D中所示的层序列430，除去该光刻胶残余物313(例如通过剥离工艺或通过蚀刻工艺)。

为了获得图4E中所示的层序列440，在层序列430上形成牺牲层区域441，因此，根据图4E，层序列430的水平表面区域由牺牲层区域441覆盖。该牺牲层区域441也可以称为调节衬垫。

为了获得图4F中所示的层序列450，氧化硅层321被沉积为层间电介质(interlayer dielectric，ILD)。

为了获得图4G中所示的层序列460，在层序列450的表面上形成光刻胶掩模331。

为了获得图4H中所示的层序列465，利用该光刻胶掩模331进行蚀刻而在氧化硅层321中形成沟槽342。根据图4H中所示的蚀刻处理状态，该蚀刻前沿还没有到达牺牲层区域441的表面。

为了获得图4I中所示的层序列470，对氧化硅层321的蚀刻继续进行，其中，根据图4I，该蚀刻前沿恰好到达在铝导体轨迹311的顶端部分上的牺牲层区域441的表面。

为了获得图4J中所示的层序列475，对暴露的牺牲层区域441进行蚀刻处理，该蚀刻参数调节成这样，即，对该暴露的牺牲层区域441的蚀刻比对氧化硅层321的暴露材料快得多。这提供了图4J中所示的层序列475，其中，由于蚀刻牺牲层区域441和蚀刻氧化硅层321的不同蚀刻速率，在要蚀刻的材料321和牺牲层区域441之间的过渡区域处获得台阶形部分。由于对暴露牺牲层441的蚀刻，产生牺牲层残余物476。

为了获得图4K中所示的层序列480，用于蚀刻该暴露牺牲层区域441并用于蚀刻该牺牲层残余物476的蚀刻处理继续进行。由于牺牲层材料和氧化硅层321材料的不同蚀刻速率，在导体轨迹311和氧化硅层321之间的边缘处获得稍微台阶形部分，但并不会如现有技术中那样形成不希望有的狭窄间隙。

为了获得图4L中所示的层序列485，用钨材料填充这些沟槽342，该钨材料形成钨过孔371。

在下文中，将参考图5A至5C再次介绍从图4I至图4K的层序列的详细视图，以便再次解释根据本发明防止狭窄间隙的产生。在图5A至图5C的层序列500至520中，表示了蚀刻该牺牲层区域441时的蚀刻前沿的第一高度501、第二高度502和第三高度503。

图5A中所示的层序列500基本对应于图4I中所示的层序列470。在图5A所示的状态中，该蚀刻处理前进至使得在导体轨迹311上的牺牲层区域441的表面区域恰好暴露出来。

当该蚀刻处理继续进行时，获得图5B中所示的层序列510，该层序列510基本对应于图4J中所示的层序列475。在层序列510中，该蚀刻前沿相对于牺牲层区域441前进至第二高度502，这时只有牺牲层残余物476。因为蚀刻参数选择为这样，即，对该牺牲层区域441材料的蚀刻比对氧化硅层321材料快得多，因此，在牺牲层残余物476的边缘部分处形成台阶状氧化硅图案，但不会形成不希望有的狭窄间隙。

当该蚀刻处理进一步继续进行时，获得图5C中所示的层序列520，其中，该蚀刻前沿前进至第三高度503。该状态基本对应于图4K中所示的层序列480。在该状态下，导体轨迹311的表面暴露出来，且牺牲层441的材料被完全从导体轨迹311的表面上除去。在相邻导体轨迹之间的牺牲层441的材料保留在层序列520中，且并不会对层序列520的处理或功能产生任何不利影响。

如图5C中所示，由于选定的蚀刻参数，导体轨迹311的表面区域被可靠地暴露出来，并且防止在导体轨迹311和电绝缘氧化硅层321之间的边界区域处产生狭窄间隙。

在下文中，将参考图6A、图6B介绍根据本发明使用牺牲层作为蚀刻停止层的层序列。

图6A表示了具有第一铝导体轨迹601和第二铝导体轨迹602的层序列600，其中，第一牺牲层区域603形成于第一铝导体轨迹601上，第二牺牲层区域604形成于第二铝导体轨迹602上。部件601至604由氧化硅层605覆盖，该氧化硅层605的厚度并不完全均匀，而是有厚度范围606。

图6B表示了层序列610，其中，利用蚀刻工艺来形成第一沟槽611以便暴露第一牺牲层区域603，并形成第二沟槽612以便暴露第二牺牲层区域604。由于该厚度范围606以及不希望发生的蚀刻掩模沿侧向的偏移，该蚀刻前沿在第一牺牲层区域603的侧部除去了氧化硅层605材料(氧化硅层605在该区域中较薄)，而该蚀刻前沿并没有在第二牺牲层区域604的侧部除去任何氧化硅层605材料(氧化硅层605在该区域中较厚)，而是恰好到达第二牺牲层区域604的表面。

当牺牲层区域603、604用作蚀刻停止层时，位于铝导体轨迹601、602上方和牺牲层603、604上方的氧化硅层605材料被首先除去，当到达牺牲层区域603、604时，该蚀刻处理对材料的去除停止。当蚀刻掩模侧向偏移时(不希望有但总是不能完全避免)，即，因为该蚀刻前沿相对于牺牲层区域603、604稍微侧向偏移，邻近该牺牲层区域603、604的氧化硅层605材料可能会被除去，根据图6B，该被除去的材料是布置在侧部且低于牺牲层区域603表面。这时，优选是使得牺牲层区域603、604的厚度选择为至少与氧化硅层605的该厚度范围606(即一个厚度变化范围)一样大，因为这时不会由于该侧向偏移而产生不希望有的狭窄间隙。这是因为，当该蚀刻前沿达到处于氧化硅层605的最厚位置处(即在第二牺牲层区域604上面)的牺牲层时，它还没有完全经过处于第一牺牲层区域603处的氧化硅层605的最薄位置。

在下文中，将参考图7A至7C介绍根据本发明使用牺牲层作为可快速蚀刻层的层序列。

图7A表示了具有第一铝导体轨迹701和第二铝导体轨迹702的层序列700，其中，第一牺牲层区域703形成于第一铝导体轨迹701上，第二牺牲层区域704形成于第二铝导体轨迹702上。部件701至704由氧化硅层705覆盖，该氧化硅层的厚度并不完全均匀，而是有厚度范围706。

在该层序列700中，利用蚀刻工艺，刻蚀出第一沟槽707以便使得第一牺牲层区域703暴露，并且刻蚀出第二沟槽708，由于该厚度范围706以及氧化硅层705在第二沟槽708区域中的厚度较大而使得该第二沟槽708的深度还不足以暴露第二牺牲层区域704。换句话说，在该层序列700中，该蚀刻前沿在氧化硅层705的最薄位置(即在第一牺牲层区域703处)处恰好到达该牺牲层。

图7B表示了在该处理过程中随后时间的层序列710。根据图7B，该蚀刻前沿已经到达第二牺牲层区域704。由于该牺牲层材料的较高蚀刻速率，第一牺牲层区域703的暴露部分已经被完全除去。在它的侧部没有形成不利的狭窄间隙，这是因为氧化硅层705的蚀刻速率低得多。

图7C表示了在该处理过程中更迟时间的层序列720。根据图7C，该蚀刻前沿除去了第二牺牲层区域704的暴露部分，该氧化硅层705在该第二牺牲层区域附近具有最大厚度。由于牺牲层材料的较高蚀刻速率以及氧化硅层705的低得多的蚀刻速率，因此不会产生不利的狭窄间隙。当牺牲层区域703、704的竖直厚度差至少与该厚度范围706一样大时，这尤其适用。

在本说明书中引用了以下文献：

[1]DE 10140468A1

[2]US 5451543A

参考标号列表

100导体轨迹

101过孔

102接合盘

110第一布局俯视图

120第二布局俯视图

130第三布局俯视图

200层序列

201铝层

202光刻胶掩模

210层序列

211铝导体轨迹

212光刻胶残余物

220层序列

221氧化硅层

230层序列

231光刻胶掩模

240层序列

241光刻胶残余物

242沟槽

250层序列

260层序列

261狭窄间隙

270层结构

271钨过孔

280层序列

281衬底

282第一高度

283第二高度

284第四高度

285层序列

290层序列

300层序列

301铝层

302氮化硅牺牲层

303光刻胶掩模

310层序列

311铝导体轨迹

312牺牲层区域

313光刻胶残余物

320层序列

321氧化硅层

330层序列

331光刻胶掩模

340层序列

341光刻胶残余物

342沟槽

350层序列

360层序列

361衬垫层

370层结构

371钨过孔

400层序列

401硅衬底

410层序列

420层序列

430层序列

431光刻胶掩模

440层序列

441牺牲层区域

450层序列

460层序列

470层序列

475层序列

476牺牲层残余物

480层序列

500层序列

501第一高度

502第二高度

503第三高度

510层序列

520层序列

600层序列

601第一铝导体轨迹

602第二铝导体轨迹

603第一牺牲层区域

604第二牺牲层区域

605氧化硅层

610层序列

611第一沟槽

612第二沟槽

700层序列

701第一铝导体轨迹

702第二铝导体轨迹

703第一牺牲层区域

704第二牺牲层区域

705氧化硅层

706厚度范围

707第一沟槽

708第二沟槽

710层序列

720层序列

Claims

1.一种用于制造层结构的方法，其中：

首先在衬底上形成导电层，并对该导电层进行构图；

随后，牺牲层形成于该图形化导电层的至少一部分上；

电绝缘层形成于该导电层上和该牺牲层上；

该电绝缘层被构图，使得该牺牲层的表面区域暴露，其中，当恰好到达在该导电层的上端部分上的牺牲层区域的表面时，停止对该电绝缘层的去除；

除去该牺牲层的暴露区域，从而暴露该导电层的表面区域；

用导电材料图案覆盖该图形化导电层的暴露表面区域。

2.根据权利要求1所述的用于制造层结构的方法，其中，该牺牲层用作停止层。

3.根据权利要求1或2所述的用于制造层结构的方法，其中，该牺牲层以比该电绝缘层更高的速率被除去。

4.根据权利要求1至3中任意一项所述的用于制造层结构的方法，其中，该牺牲层和该电绝缘层通过利用蚀刻工艺而被除去，该蚀刻工艺设置成使得该牺牲层以比该电绝缘层更高的蚀刻速率被除去。

5.根据权利要求4所述的用于制造层结构的方法，其中：

四氟甲烷、三氟甲烷、氮和/或氩用作该蚀刻工艺中的蚀刻剂。

6.根据权利要求4或5所述的用于制造层结构的方法，其中，该蚀刻速率通过调节该蚀刻剂中的氧、氢和/或一氧化碳的浓度而进行调节。

7.根据权利要求1至6中任意一项所述的用于制造层结构的方法，其中，该牺牲层的厚度比该电绝缘层小得多。

8.根据权利要求1至7中任意一项所述的用于制造层结构的方法，其中，在该导电层和该导电材料图案之间形成衬垫层。

9.根据权利要求8所述的用于制造层结构的方法，其中，在该图形化导电层的表面区域暴露之后形成该衬垫层。

10.根据权利要求1至9中任意一项所述的用于制造层结构的方法，其中，对该导电层的构图和/或对该电绝缘层的构图是通过利用光刻工艺和蚀刻工艺来进行的。

11.根据权利要求1至10中任意一项所述的用于制造层结构的方法，其中，该导电层和/或该牺牲层通过利用共形沉积工艺而形成。

12.根据权利要求1至11中任意一项所述的用于制造层结构的方法，其中，该层结构形成为集成电路。

13.根据权利要求1至12中任意一项所述的用于制造层结构的方法，其中：

该导电层被构图，以便形成导体轨迹；以及

利用该导电材料图案来形成过孔。

14.根据权利要求1至13中任意一项所述的用于制造层结构的方法，其中，该导电层和/或该导电材料图案由铝和/或钨形成。

15.根据权利要求1至14中任意一项所述的用于制造层结构的方法，其中，该牺牲层由氮化硅和/或氮氧化硅形成。

16.根据权利要求1至15中任意一项所述的用于制造层结构的方法，其中，该电绝缘层由氧化硅形成。

17.根据权利要求8至16中任意一项所述的用于制造层结构的方法，其中，该衬垫层由氮化钛形成。