CN100501867C - 半导体存储器件 - Google Patents

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Abstract

提供一种与SRAM兼容并且能够进行高速数据传输操作同时保持数据可靠性的半导体存储器件。当外部芯片使能信号XCE执行下降转换时开始访问存储核心6。同时，接收外部写使能信号XWE和外部地址信号ADD，并且选择与所接收的外部地址信号ADD相应的存储核心6中的存储单元1。当完成从存储单元1读出数据或将数据写入存储单元1时，根据外部芯片使能信号XCE的上升转换或外部写使能信号XWE的上升转换激活重写定时器7，用于执行存储单元1的数据重写。

Description

半导体存储器件
技术领域
本发明涉及一种半导体存储器件，尤其涉及一种与SRAM兼容并且采用铁电存储器或DRAM用于其存储器核心的半导体存储器件。
背景技术
近年来，便携式电话已经非常普及，造成对为便携式电话而配置的伪-SRAM有很高的需求。这种伪-SRAM包括：与外部输入信号异步操作的异步伪-SRAM；与诸如外部芯片使能信号的外部输入信号同步操作、并且按时间顺序内部产生用于控制内部操作的时钟信号的同步伪-SRAM等。为了提高集成度，DRAM或铁电存储器(FeRAM：铁电RAM)用于这些伪-SRAM的存储器核心，并且它们被批量生产。
如图21所配置的伪-SRAM是常规使用的伪-SRAM的例子。图21所示的伪-SRAM当外部写使能信号XWE上升时接收要写入的数据，如图22的时序图所示。
伪-SRAM的其他例子是：根据外部写使能信号的下降沿接收要写入的数据的伪-SRAM，如图23和24所示(参见“Transistor GijutsuSPECIAL”No.25，CQ Publishing Co.，Ltd.，January 1，1991，p.23)；后写(late-write)系统的伪-SRAM(参见日本特开平专利公开No.2003-308692)；根据外部芯片使能信号XCE的下降沿接收地址的伪-SRAM，并且所接收的地址可以在从外部芯片使能信号XCE的下降沿经过(保持)某一时间段之后改变其值，如图25和26所示(参见日本特开平专利公开No.10-106275)；等等。
然而，常规的伪-SRAM有以下的问题。在常规的伪-SRAM中，当与外部芯片使能信号XCE同步地接收到地址时，一个周期完成，然后按照需要，根据外部写使能信号XWE的转换将要写入的数据接收到芯片中。在这种方案中，当作为读出的结果造成数据破坏的铁电存储器或DRAM用于存储器核心时，数据重写操作变得必不可少。当考虑到数据重写操作的时间段时，周期时间变长，由此常规的伪-SRAM不适合于数据的高速输入/输出。
此外，已经提出一种能够高速连续传输数据的同步伪-SRAM，但是为了获得这种高速传输，需要为外部参考时钟信号单独提供管脚，因此出现与SRAM兼容的问题。
此外，尽管可以通过利用外部芯片使能信号XCE为“H”电平的时间段(用于预充电的时间段)等的一部分来充分提供用于执行重写操作的时间段，但是如果在预充电的同时在外部芯片使能信号XCE中产生噪声，则不能确保重写所要求的足够预充电时间。另外，如果在一个周期完成之前发生由于掉电造成的电压下降，则不能确保足够的预充电时间，由此在一些情况下使重写操作不能完成。
如此一来，当在外部芯片使能信号XCE的预充电时间当中执行重写操作时，存在由于外部因素而不能一直确保重写所要求的足够时间段的问题。尤其当使用铁电存储器时，数据保持是必须的，因此确保重写操作的足够时间段是很重要的。
如上所述，常规的伪-SRAM的问题在于数据可靠性和执行高速处理。而且，除了上述问题，采用铁电存储器的伪-SRAM的问题在于噪声容限和掉电情况下的数据保持。
发明内容
因此，本发明的目的是提供一种半导体存储器件，该半导体存储器件采用铁电存储器或DRAM用于其存储器核心，与SRAM兼容并且能够进行高速数据传输操作同时保持数据可靠性。
本发明的第一方案涉及一种半导体存储器件。该半导体存储器件包括：包括存储元件的存储部分，在该存储元件中作为读出的结果破坏所存储的内容；定时器控制电路，用于当第一或第二信号先于另外一个处于无效状态时输出起始信号；定时器电路，用于在从输出起始信号开始的一段预定时间内输出定时器信号；以及存储部分控制电路，用于在从第一信号进入有效状态到停止输出定时器信号的时间段当中激活存储部分，并且当输出定时器信号时执行存储部分的重写。
本发明的第二方案涉及一种半导体存储器件。该半导体存储器件包括：包括存储元件的存储部分，在该存储元件中作为读出的结果破坏所存储的内容；定时器控制电路，用于当在数据读出操作中第一信号进入有效状态时，或者当在数据写入操作中第一或第二信号先于另外一个处于无效状态时输出起始信号；定时器电路，用于在从输出起始信号开始的预定时间段内输出定时器信号；以及存储部分控制电路，用于在从第一信号进入有效状态到停止输出定时器信号的时间段当中激活存储部分，并且当输出定时器信号时执行存储部分的重写。
优选即使当所提供的电源电压检测信号指示电源电压下降时，定时器控制电路也输出起始信号。
此外，优选第一信号是外部芯片使能信号，而第二信号是外部写使能信号。
此外，优选当输出定时器信号时，定时器控制电路防止输入外部信号。
此外，优选本发明的半导体存储器件还包括：操作控制电路，用于当第一信号进入有效状态时接收第二信号，并且根据所接收的第二信号确定将要执行的操作是数据读出还是数据写入；以及访问电路，用于根据由操作控制电路所确定的操作来访问存储部分。
在这种情况下，优选在从第一信号的转换开始过去预定的一段时间之后，访问电路根据第二信号是从无效状态转变为有效状态还是从有效状态转变为无效状态来访问存储部分。
此外，第一信号可以是外部芯片使能信号，而第二信号可以是外部输出使能信号。
此外，在本发明的半导体存储器件中，当第二信号在从第一信号进入有效状态开始的预定时间段内执行转换时，可以通过内部电路产生的信号来控制对存储部分的访问。
或者，在本发明的半导体存储器件中，当第二信号在从第一信号进入有效状态开始的预定时间段之后执行转换时，可以通过外部输入的信号来控制对存储部分的访问。
此外，优选存储部分包括：读出放大器，用于接收从存储元件读出的数据；以及用于使读出放大器和存储元件之间断开的开关，并且该开关在将从存储元件读出的数据接收到读出放大器之后打开。
在这种情况下，优选定时器电路在开关打开之后输出定时器信号。
此外，优选存储元件包括铁电单元。
或者，存储元件可以包括动态单元。
根据本发明的半导体存储器件，当定时器电路输出定时器信号时执行存储部分的数据重写，因此确保了重写的足够时间段，由此提高数据保持的可靠性。
而且，当电源电压检测信号表示电源电压下降时，定时器控制电路输出用于执行重写的起始信号，因此可以在电源电压下降到等于或小于某个值之前执行数据重写，由此在电源电压下降的情况下保护数据。
而且，在存储部分的重写期间，防止外部信号输入，因此不会由于包含在外部信号中的噪声而使重写中断，由此提高数据保持的可靠性。
而且，根据本发明的半导体存储器件，与外部信号同步的数据读出或数据写入是可能的，由此使高速数据输入/输出成为可能。
而且，与从SRAM输入的信号同步的数据读出或数据写入是可能的，由此允许提供与SRAM兼容的高速半导体存储器件。
而且，本发明的半导体存储器件可以在由内部电路控制的操作和由外部信号控制的操作之间进行切换，允许根据预期的目标对操作进行切换，由此提高便利程度。
而且，本发明的半导体存储器件可以将读出的数据接收到读出放大器，允许位线和具有大量负载的存储元件与读出放大器之间断开，由此使高速数据输入/输出成为可能。
通过以下结合附图对本发明进行的详细说明，本发明的这些和其他目的、特征、方案以及优点将变得更加显而易见。
附图简述
图1是根据本发明第一实施例的半导体存储器件的结构图；
图2是示出图1所示的半导体存储器件的读出操作的时序图；
图3A是示出在图1所示的半导体存储器件中与外部芯片使能信号XCE的“H”转换同步的写入操作的时序图；
图3B是示出在图1所示的半导体存储器件中与外部写使能信号XWE的“H”转换同步的写入操作的时序图；
图4是根据本发明第一实施例的半导体存储器件的可选结构图；
图5是示出图4所示的半导体存储器件的读出操作的时序图；
图6是根据本发明第一实施例的半导体存储器件的又一可选结构图；
图7A是示出图6所示的半导体存储器件的读出操作的时序图；
图7B是示出图6所示的半导体存储器件的写入操作的时序图；
图8是根据本发明第一实施例的半导体存储器件的又一可选结构图；
图9是示出图8所示的半导体存储器件的读出操作的时序图；
图10是根据本发明第一实施例的半导体存储器件的又一可选例子；
图11是示出图10所示的半导体存储器件的写入操作的时序图；
图12是根据本发明第二实施例的半导体存储器件的结构图；
图13是示出图12所示的半导体存储器件的读出操作的时序图；
图14是示出图12所示的半导体存储器件的写入操作的时序图；
图15是根据本发明第二实施例的半导体存储器件的可选结构图；
图16A是示出图15所示的半导体存储器件的读出操作的时序图；
图16B是示出图15所示的半导体存储器件的写入操作的时序图；
图17A是示出图15所示的半导体存储器件的可选读出操作的时序图；
图17B是示出图15所示的半导体存储器件的可选写入操作的时序图；
图18是根据本发明第二实施例的半导体存储器件的又一可选结构图；
图19A是示出图18所示的半导体存储器件的读出操作的时序图；
图19B是示出图18所示的半导体存储器件的写入操作的时序图；
图20是示出图18所示的半导体存储器件的读出操作的时序图；
图21是常规伪-SRAM的结构图；
图22是示出图21所示的伪-SRAM的操作的时序图；
图23是常规伪-SRAM的结构图；
图24是示出图23所示的伪-SRAM的操作的时序图；
图25是常规伪-SRAM的结构图；以及
图26是示出图25所示的伪-SRAM的操作的时序图。
优选实施例
第一实施例
以下，参考附图对根据本发明第一实施例的半导体存储器件进行说明。图1是示出根据本实施例的半导体存储器件的结构的示图。
图1所示的半导体存储器件包括：存储核心6；重写定时器7、存储核心控制电路8；输入缓冲器电路9和13；转换沿检测电路10、11和15；内部芯片使能信号产生/锁存电路12；内部写使能信号产生电路14；读/写控制电路16；数据访问电路17；以及重写定时器控制电路18。
存储核心6是包括存储单元1、单元板2、字线3、位线4、以及读出放大器5的铁电存储器。存储单元1是在电容器绝缘膜上具有铁电材料的存储单元。设置单元板2以将数据写到存储单元1。设置字线3和位线4以从多个存储单元1当中选择一个存储单元1，并且读和/或写数据。读出放大器5是用于放大经位线4读出的数据的放大电路。
输入缓冲器电路9和13是分别用于外部输入到图1所示的半导体存储器件的外部芯片使能信号XCE和外部写使能信号XWE缓冲器电路。转换沿检测电路10和11分别检测外部芯片使能信号XCE的下降和上升转换。转换沿检测电路15检测外部写使能信号XWE的上升转换。
当转换沿检测电路10检测到外部芯片使能信号XCE的下降转换时，内部芯片使能信号产生/锁存电路12产生内部芯片使能信号INTCE，并且将所产生的内部芯片使能信号INTCE输出到存储核心控制电路8和内部写使能信号产生电路14。
内部写使能信号产生电路14除了接收内部芯片使能信号INTCE之外还接收从输入缓冲器电路13输出的外部写使能信号XWE。内部写使能信号产生电路14响应所输入的外部写使能信号XWE而产生内部写使能信号INTWE，并且将所产生的内部写使能信号INTWE输出到读/写控制电路16和重写定时器控制电路18。
当转换沿检测电路11检测到外部芯片使能信号XCE的上升转换时，或者当转换沿检测电路15检测到外部写使能信号XWE的上升转换时，重写定时器控制电路18激活重写定时器7。激活的重写定时器7将定时器信号输出到存储核心控制电路8。在输入定时器信号的同时，存储核心控制电路8将数据重写到存储核心6。
读/写控制电路16接收由内部写使能信号产生电路14输出的内部写使能信号INTWE。读/写控制电路16根据输入的内部写使能信号INTWE控制针对存储核心6执行的读出操作或写入操作。通过数据访问电路17执行对存储核心6的读出或写入操作。
以下，参考附图对根据本实施例的半导体存储器件的操作进行说明。图2是示出根据本实施例的半导体存储器件的读出操作的时序图。图3A和3B是各自示出根据本实施例的半导体存储器件的写入操作的时序图。
如下所述在根据本实施例的半导体存储器件中执行数据读出和数据写入。当转换沿检测电路10检测到外部芯片使能信号XCE的下降转换(以下称为“L”转换)时，内部芯片使能信号产生/锁存电路12产生内部芯片使能信号INTCE，并且将内部芯片使能信号INTCE输出到存储核心控制电路8。当输入内部芯片使能信号INTCE时，存储核心控制电路8被激活，并且准备访问存储核心6。
而且，本实施例的半导体存储器件与外部芯片使能信号XCE的“L”转换同步地接收外部写使能信号XWE和外部地址信号ADD。半导体存储器件根据外部写使能信号XWE的电平来确定是执行读出操作还是执行写入操作，并且从内部写使能信号产生电路14输出表示读出或写入操作的内部写使能信号INTWE。此外，本实施例的半导体存储器件根据所接收的外部地址信号ADD在存储核心6中选择想要的存储单元1，并且通过读/写控制电路16和数据访问电路17访问存储核心6。
如下所述来确定是执行读出还是写入操作。当外部芯片使能信号XCE处于“L”转换时，如果外部写使能信号XWE处于“H”电平，则执行读出操作，并且如果外部写使能信号XWE处于“L”电平，则执行写入操作。
在读出操作中，与外部输出使能信号XOE的“L”转换同步地从存储单元1输出数据DOUT，如图2所示。
存储核心6是铁电存储器，因此从存储核心6读出数据是破坏性的读出，由此需要重写读出的数据。相应地，在从存储单元1读出数据之后，本实施例的半导体存储器件与外部芯片使能信号XCE的上升转换(以下称为“H”转换)同步地激活重写定时器7，并且在输出数据DOUT的同时或之后将从存储单元1读出的数据重写到存储单元1。
之后，随着重写定时器7操作的完成，存储单元1的重写结束。然后，内部芯片使能信号产生/锁存电路12使内部芯片使能信号INTCE无效(“L”转换)以结束芯片操作。
另一方面，在写入操作中，与外部写使能信号XWE的“H”转换同步地接收外部输入数据信号DIN，如图3A和3B所示，然后将外部输入数据信号DIN写到外部地址信号ADD指定的存储单元1。
当执行铁电存储器的数据写时，为了确保准确的数据写，还要求存储单元1的数据重写。通过与先于另外一个发生的外部芯片使能信号XCE的“H”转换(图3A)或外部写使能信号XWE的“H”转换(图3B)同步激活重写定时器7来执行数据写操作之后的该重写操作。之所以如此的原因是配置本实施例的半导体存储器件，使得与先于另外一个发生的外部芯片使能信号XCE的“H”转换或外部写使能信号XWE的“H”转换同步地接收外部输入数据信号DIN。
之后，与读出操作类似，随着重写定时器7操作的完成，存储单元1的重写结束。最后，使内部芯片使能信号INTCE无效，以结束芯片操作。
如上所述，本实施例的半导体存储器件在数据读期间或之后，要不然就在数据写之后激活重写定时器7，以将数据重写到存储单元1。因此，确保了重写操作足够的时间段，由此提高数据保持的可靠性。
接下来，对根据本实施例的半导体存储器件的可选例子进行说明。图4是示出根据本实施例的半导体存储器件的可选例子的示图。图4所示的半导体存储器件和图1所示的半导体存储器件的区别在于：在图4所示的半导体存储器件中，将内部芯片使能信号INTCE输入到重写定时器控制电路18。
图5是示出图4所示的半导体存储器件的读出操作的时序图。在读出操作中，图4所示的半导体存储器件与内部芯片使能信号INTCE同步地激活重写定时器7，以与数据DOUT的输出同时执行重写。如此，本实施例的半导体存储器件可以与内部芯片使能信号INTCE同步而不是与外部芯片使能信号XCE同步，也就是说，利用内部时序。注意，在写入操作之后执行的对存储单元1的重写操作与图3B所示的情况类似，因此省略其说明。
可以如图6所示那样配置本实施例的半导体存储器件。图1所示的半导体存储器件和图6所示的半导体存储器件的区别在于：在图6所示的半导体存储器件中，将电源电压检测信号输入到读/写控制电路16和重写定时器控制电路18。
考虑到操作完成之前外部输入信号所引起的电源电压下降的情况来配置图6所示的半导体存储器件。更具体地讲，图6所示的半导体存储器件在电源电压下降到等于或小于某个值之前执行重写操作，由此保护存储在存储单元1中的数据。
图7A和7B是图6所示的半导体存储器件的时序图。在图6所示的半导体存储器件中，当电源电压在读出操作(图7A)或写入操作(图7B)期间下降到等于或小于某个值时，电源电压检测信号执行“L”转换，并且与电源电压检测信号的“L”转换同步地激活重写定时器7。通过以这种时序激活重写定时器7以重写数据，可以在电源电压下降的情况下执行数据保护。
图8示出考虑到图4所示的半导体存储器件的电源电压下降的情况而配置的半导体存储器件的结构。图4所示的半导体存储器件和图8所示的半导体存储器件的区别在于：在图8所示的半导体存储器件中，将电源电压检测信号输入到重写定时器控制电路18。
图9是示出图8所示的半导体存储器件的读出操作的时序图。在图8所示的半导体存储器件中，当电源电压在读出操作期间下降到等于或小于某个值时，与内部芯片使能信号INTCE同步地执行重写，如图9所示，并且不与电源电压检测信号的转换同步。另一方面，在写入操作中，以与图6所示的半导体存储器件中执行的方式相似的方式、与电源电压检测信号的“L”转换同步地执行重写。图8所示的半导体存储器件的写入操作的时序图与图7B所示的时序图相似，因此省略其详细说明。
可以如图10所示那样配置本实施例的半导体存储器件。图6所示的半导体存储器件和图10所示的半导体存储器件的区别在于：在图10的半导体存储器件中，接收完成信号从读/写控制电路16输出到重写定时器控制电路18。在写入操作期间，在将外部输入数据信号DIN经读出放大器5传输到位线4之后，输出接收完成信号。
图11是示出图10所示的半导体存储器件执行的写入操作的时序图。当正在从外部源接收数据时，如果电源电压下降到等于或小于某个值并且电源电压检测信号执行“L”转换，则图10所示的半导体存储器件将数据接收到读出放大器5，将数据从读出放大器5传输到位线4，然后将接收完成信号输出到重写定时器控制电路18用于激活重写定时器7。通过如上所述在将数据传输到位线4之后执行重写，可以提高数据保持的可靠性。
在本实施例的半导体存储器件的所有例子中，在内部完成重写操作，并且在重写期间不输入外部信号，因为当开始重写操作时，将重写操作信号从重写定时器控制电路18输出到内部芯片使能信号产生/锁存电路12，并且内部芯片使能信号产生/锁存电路12由此停止接收外部信号。如此，可以防止重写操作由于包含在外部输入信号中的噪声而中断，由此允许确保足够的重写时间。相应地，可以提高半导体存储器件中数据保持的可靠性。
如上所述，本实施例的半导体存储器件是与异步SRAM所使用的输入/输出方案相兼容的半导体存储器件，并且其在数据读出操作期间或之后，要不然就在数据写入操作之后激活重写定时器7用于执行存储单元1的数据重写。通过利用上述数据重写方法，本实施例的半导体存储器件可以为重写操作确保足够的时间，由此可以提高数据保持的可靠性。而且，通过利用电源电压检测信号，本实施例的半导体存储器件激活重写定时器7用于执行数据重写。相应地，在电源电压下降到等于或小于某个值之前执行数据重写，由此在电源电压下降的情况下保护数据。
而且，在本实施例的半导体存储器件中，采用铁电存储器用于存储核心，由此与SRAM兼容并且仍然能够提供集成度比SRAM更高的半导体存储器件。
第二实施例
以下，参考附图对根据本发明第二实施例的半导体存储器件进行说明。图12是示出本实施例的半导体存储器件的结构的示图。
本实施例的半导体存储器件是将转换沿检测电路19和锁存电路20加入其中的图10所示的第一实施例的半导体存储器件。转换沿检测电路19检测外部写使能信号XWE的下降转换。锁存电路20接收和保持外部写使能信号XWE。
以下，参考附图对根据本实施例的半导体存储器件的操作进行说明。图13和14是分别示出本实施例的半导体存储器件的读出和写入操作的时序图。
在本实施例的半导体存储器件中，如下所述执行数据读和数据写。当转换沿检测电路10检测到外部芯片使能信号XCE的“L”转换时，内部芯片使能信号产生/锁存电路12产生内部芯片使能信号INTCE，并且将内部芯片使能信号INTCE输出到存储核心控制电路8。当输入内部芯片使能信号INTCE时，激活存储核心控制电路8，并且准备访问存储核心6。
而且，本实施例的半导体存储器件与外部芯片使能信号XCE的“L”转换同步地接收外部写使能信号XWE，并且在锁存电路20中保持所接收到的外部写使能信号XWE。
在本实施例的半导体存储器件中，根据与外部芯片使能信号XCE的“L”转换同步地存储在锁存电路20中的外部写使能信号XWE的电平确定是执行读出操作还是执行写入操作。上述确定的操作保持不变，直到外部芯片使能信号XCE变为“H”电平为止。换言之，上述确定的读出或写入操作不随着外部写使能信号XWE的随后转换而改变，除非外部芯片使能信号XCE变为“H”电平。
而且，本实施例的半导体存储器件与外部芯片使能信号XCE的“L”转换同步地接收外部地址信号(外部ADD)中的行地址Al，并且通过读/写控制电路16和数据访问电路17访问存储核心6。
之后，本实施例的半导体存储器件与外部写使能信号XWE的转换同步地执行数据读出或数据写入。以下，对这些操作进行说明。
在读出操作中，与外部写使能信号XWE的“L”转换同步，分别接收外部地址信号中的列地址A2到A4(参见图13)。另一方面，在写入操作中，与外部写使能信号XWE的“H”转换同步，分别接收列地址A6到A8和外部输入数据信号D6到D8(DIN)(参见图14)。
而且，在读出操作中，根据所接收到的行地址指定字线3，并且将数据从连接到所指定的字线3的存储单元1开始读出到读出放大器5。之后，与外部写使能信号XWE的“L”转换同步，从读出放大器5分别读出分别与列地址相应的存储单元1中的数据D2到D4(图13中的DOUT)。
而且，在写入操作中，根据所接收到的行地址指定字线3，之后，与外部写使能信号XWE的“H”转换同步，分别将外部输入数据D6到D8(DIN)写到分别与列地址相应的存储单元1。
如上所述，本实施例的半导体存储器件与外部芯片使能信号XCE的“L”转换同步地将外部写使能信号XWE接收到锁存电路20，保持所接收到的外部写使能信号XWE，并且相应于所保持的外部写使能信号XWE的电平执行读出或写入操作，直到外部芯片使能信号XCE变为“H”电平为止。而且，在读出操作中，本实施例的半导体存储器件与外部写使能信号XWE的“L”转换同步地读数据，并且，另一方面，在写入操作中，与外部写使能信号XWE的“H”转换同步地写数据。相应地，可以执行数据的高速输入/输出。
而且，在读出或写入操作之后，通过与外部芯片使能信号XCE的“H”转换同步地激活重写定时器7来执行存储单元1的重写操作。之后，随着重写定时器7操作的结束，存储单元1的重写结束，内部芯片使能信号产生/锁存电路12使内部芯片使能信号INTCE无效，以结束芯片操作。
接下来，对根据本实施例的半导体存储器件的可选例子进行说明。图15是根据本实施例的半导体存储器件的可选例子。图15所示的半导体存储器件是将时序检测电路21加入其中的图12的半导体存储器件。
图15所示的半导体存储器件的特征在于：该半导体存储器件允许在与外部写使能信号XWE同步的高速数据输入/输出操作和与外部芯片使能信号XCE同步的内部完成操作之间进行切换。更具体地讲，当从外部芯片使能信号XCE的“L”转换开始过去某一时间段时，将INTCED信号从时序检测电路21输出到读/写控制电路16，然后确定图15所示的半导体存储器件要执行的操作。
这里，内部完成操作是通过当从外部芯片使能信号XCE的“L”转换所引起的操作开始过去某一段时间时不管外部输入信号的类型而执行重写操作来完成芯片操作。
图16A和16B是分别示出图15所示的半导体存储器件的读出或写入操作的时序图。图16显示出当从外部芯片使能信号XCE的“L”转换开始过去一段时间T1时，从时序检测电路21输出INTCED信号。这里，例如，根据内部时序例如读出放大器5的起始时刻来设定时间段T1。
在读出操作中，图15所示的半导体存储器件可以通过在从外部芯片使能信号XCE的“L”转换开始的时间段T1内为外部写使能信号XWE执行“L”转换来执行内部完成操作，如图16A所示。
而且，在写入操作中，图15所示的半导体存储器件可以通过在从外部芯片使能信号XCE的“L”转换开始的时间段T1内为外部写使能信号XWE执行“H”转换来执行内部完成操作，如图16B所示。
而且，通过与内部芯片使能信号INTCE同步地激活重写定时器7来执行读出或写入操作之后的重写操作。重写定时器7可以设置有专用于重写的定时器电路，或者用于内部完成操作的定时器电路可以用作重写定时器7。
而且，图15所示的半导体存储器件可以通过在从外部芯片使能信号XCE的“L”转换开始的时间段T1之后为外部写使能信号XWE执行转换来执行高速数据输入/输出操作，如图17A和17B所示。该操作类似于图12所示的半导体存储器件的操作，因此省略其说明。
可以如图18所示那样配置本实施例的半导体存储器件。图18所示的半导体存储器件和图15所示的半导体存储器件的区别在于：在图18的半导体存储器件中，在位线4和读出放大器5之间设置开关22。开关22根据从存储核心控制电路8输出的控制信号23打开和闭合。
图18所示的半导体存储器件的特征在于：在通过闭合开关22而将数据从存储单元1接收到读出放大器5中之后，通过打开开关22使存储单元1和读出放大器5断开。
在读出操作中，在图18所示的半导体存储器件中，通过打开开关22，可以减小施加在位线4上的负载，由此位线4上的信号执行转换要快于不设置开关的情况。相应地，使得能够进行高速读出操作。而且，在写入操作中，通过减小施加在位线4上的负载，减小了重写数据期间用于充电和放电的负载量，由此减小充电和放电电流并且允许高速重写。
此外，通过利用开关22使存储单元1和读出放大器5之间断开，只将要重写的最后数据写到存储单元1，由此减小存储单元数据重写的数量。相应地，可以抑制存储单元的退化。
通过根据控制信号23打开开关22并且通过以与读出操作和写入操作中执行的方式相似的方式激活重写定时器7来执行存储单元1的数据重写。
图19A和19B是示出图18所示的半导体存储器件的操作的时序图。图19A示出图18所示的半导体存储器件的读出操作，而图19B示出图18所示的半导体存储器件的写入操作。此外，图20是示出图18所示的半导体存储器件的读出操作的可选例子的时序图。
在读出操作中，图18所示的半导体存储器件与外部芯片使能信号XCE的“L”转换同步地接收外部地址信号(外部ADD)中的行地址A1。随后，与外部写使能信号XWE的“L”转换同步，该半导体存储器件分别接收外部地址信号中的列地址A2到A4(参见图19A和20)。与外部写使能信号XWE的“L”转换同步，该半导体存储器件分别通过读出放大器5从分别与列地址相应的存储单元1读出数据D2到D4(图19A中的DOUT)。
而且，在写入操作中，与外部写使能信号XWE的“H”转换同步，该半导体存储器件分别接收外部信号中的列地址A6到A8和外部输入数据信号D6到D8(DIN)(参见图19B)。
通过与外部芯片使能信号XCE的“H”转换同步地打开开关22(SSW的“H”转换)，并且进一步通过激活重写定时器7来执行对存储单元1的重写操作，如图19A和19B所示。
或者，在读出操作的可选例子中，可以通过在从存储单元1读出(SSW的“H”转换)数据并且将其输出到读出放大器5之后打开开关22(SSW的“L”转换)并激活重写定时器7来执行对存储单元1的重写操作。在这种情况下，与图19A所示的操作中用去的时间相比，可以缩短周期时间。
如上所述，根据本实施例的半导体存储器件与SRAM中使用的外部写使能信号XWE同步地执行数据读出和写入操作，由此允许高速数据输入/输出。
注意，用于在数据读出或数据写入中同步的信号不限于外部写使能信号XWE。也可以使用其他的输入信号例如外部输出使能信号XOE来代替外部写使能信号XWE。
而且，在根据第一和第二实施例的半导体存储器件中，使用铁电存储器用于存储核心，但DRAM也可以用于存储核心。
而且，可以使所有信号的逻辑反转。换言之，在上面的说明和附图中，“H”可以变为“L”，而“L”可以变为“H”，并且仍然可以执行相似的操作并可以取得相似的效果。
而且，可以通过内部芯片使能信号产生/锁存电路12来延迟内部芯片使能信号INTCE。
如上所述，本发明的半导体存储器件与SRAM兼容，并且能够进行高速数据传输操作同时保持数据可靠性，由此可应用于要求大量存储器的紧凑装置。
尽管对本发明进行了详细说明，但是前面的说明在所有方面都是示例性的而不是限制性的。应该理解的是，在不背离本发明范围的情况下可以做出许多其他修改和变化。

Claims (32)

1、一种用于执行数据重写的半导体存储器件，包括：
存储部分，包括存储元件，在该存储元件中作为读出的结果破坏了该存储元件中所存储的内容；
定时器控制电路，用于当第一或第二信号先于另外一个进入无效状态时输出起始信号；
定时器电路，耦合到所述定时器控制电路，用于在从输出所述起始信号开始的预定时间段内输出定时器信号；以及
存储部分控制电路，耦合到所述定时器电路和所述存储部分，用于在从所述第一信号进入有效状态到停止输出所述定时器信号的时间段当中激活所述存储部分，并且当输出所述定时器信号时执行所述存储部分的重写。
2、根据权利要求1所述的半导体存储器件，其中即使当所提供的电源电压检测信号指示电源电压下降时，所述定时器控制电路也输出所述起始信号。
3、根据权利要求1所述的半导体存储器件，其中所述第一信号是外部芯片使能信号，而所述第二信号是外部写使能信号。
4、根据权利要求1所述的半导体存储器件，其中当输出所述定时器信号时，所述定时器控制电路防止输入外部信号。
5、根据权利要求1所述的半导体存储器件，还包括：
操作控制电路，用于当所述第一信号进入有效状态时接收所述第二信号，并且根据所接收到的第二信号确定要执行的操作是数据读出还是数据写入；以及
访问电路，用于根据由所述操作控制电路所确定的操作来访问所述存储部分。
6、根据权利要求5所述的半导体存储器件，其中在从所述第一信号的转换开始过去预定时间段之后，所述访问电路根据所述第二信号是从无效状态转变为有效状态还是从有效状态转变为无效状态来访问所述存储部分。
7、根据权利要求6所述的半导体存储器件，其中所述第一信号是外部芯片使能信号，而所述第二信号是外部写使能信号。
8、根据权利要求6所述的半导体存储器件，其中所述第一信号是外部芯片使能信号，而所述第二信号是外部输出使能信号。
9、根据权利要求5所述的半导体存储器件，其中当所述第二信号在从所述第一信号进入有效状态开始的预定时间段内执行转换时，通过由内部电路产生的信号来控制对所述存储部分的访问。
10、根据权利要求5所述的半导体存储器件，其中当所述第二信号在从所述第一信号进入有效状态开始过去预定时间段之后执行转换时，通过外部输入的信号来控制对所述存储部分的访问。
11、根据权利要求6所述的半导体存储器件，其中所述存储部分包括：
读出放大器，用于接收从所述存储元件读出的数据；以及
开关，用于使所述读出放大器和所述存储元件之间断开，并且
在将从所述存储元件读出的数据接收到所述读出放大器中之后，该开关打开。
12、根据权利要求11所述的半导体存储器件，其中所述定时器电路在所述开关打开之后输出所述定时器信号。
13、根据权利要求1所述的半导体存储器件，其中所述存储元件包括铁电单元。
14、根据权利要求1所述的半导体存储器件，其中所述存储元件包括动态单元。
15、根据权利要求1所述的半导体存储器件，进一步包括：
访问电路，用于在从所述第一信号的转换开始过去预定时间段之后，根据所述第二信号是从无效状态转变为有效状态还是从有效状态转变为无效状态来访问所述存储部分。
16、根据权利要求15所述的半导体存储器件，其中所述第一信号是外部芯片使能信号，而所述第二信号是外部写使能信号。
17、根据权利要求15所述的半导体存储器件，其中所述第一信号是外部芯片使能信号，而所述第二信号是外部输出使能信号。
18、根据权利要求15所述的半导体存储器件，其中所述存储元件包括铁电单元。
19、一种用于执行数据重写的半导体存储器件，包括：
存储部分，包括存储元件，在该存储元件中作为读出的结果破坏了该存储元件中所存储的内容；
定时器控制电路，用于当在数据读出操作中第一信号进入有效状态时，或者当在数据写入操作中所述第一或第二信号先于另外一个进入无效状态时输出起始信号；
定时器电路，耦合到所述定时器控制电路，用于在从输出所述起始信号开始的预定时间段内输出定时器信号；以及
存储部分控制电路，耦合到所述定时器电路和所述存储部分，用于在从所述第一信号进入有效状态到停止输出所述定时器信号的时间段当中激活所述存储部分，并且当正在输出所述定时器信号时执行所述存储部分的重写。
20、根据权利要求19所述的半导体存储器件，其中即使当所提供的电源电压检测信号表示电源电压下降时，所述定时器控制电路也输出所述起始信号。
21、根据权利要求19所述的半导体存储器件，其中所述第一信号是外部芯片使能信号，而所述第二信号是外部写使能信号。
22、根据权利要求19所述的半导体存储器件，其中当正在输出所述定时器信号时，所述定时器控制电路防止输入外部信号。
23、根据权利要求19所述的半导体存储器件，还包括：
操作控制电路，用于当所述第一信号进入有效状态时接收所述第二信号，并且根据所接收到的第二信号确定要执行的操作是数据读出还是数据写入；以及
访问电路，用于根据由所述操作控制电路所确定的操作来访问所述存储部分。
24、根据权利要求23所述的半导体存储器件，其中在从所述第一信号的转换开始过去预定时间段之后，所述访问电路根据所述第二信号是从无效状态转变为有效状态还是从有效状态转变为无效状态来访问所述存储部分。
25、根据权利要求24所述的半导体存储器件，其中所述第一信号是外部芯片使能信号，而所述第二信号是外部写使能信号。
26、根据权利要求24所述的半导体存储器件，其中所述第一信号是外部芯片使能信号，而所述第二信号是外部输出使能信号。
27、根据权利要求23所述的半导体存储器件，其中当所述第二信号在从所述第一信号进入有效状态开始的预定时间段内执行转换时，通过内部电路产生的信号来控制对所述存储部分的访问。
28、根据权利要求23所述的半导体存储器件，其中当所述第二信号在从所述第一信号进入有效状态开始过去预定时间段之后执行转换时，通过外部输入的信号来控制对所述存储部分的访问。
29、根据权利要求24所述的半导体存储器件，其中所述存储部分包括：
读出放大器，用于接收从所述存储元件读出的数据；以及
开关，用于使所述读出放大器和所述存储元件之间断开，并且
在将从所述存储元件读出的所述数据接收到所述读出放大器中之后，该开关打开。
30、根据权利要求29所述的半导体存储器件，其中所述定时器电路在所述开关打开之后输出所述定时器信号。
31、根据权利要求19所述的半导体存储器件，其中所述存储元件包括铁电单元。
32、根据权利要求19所述的半导体存储器件，其中所述存储元件包括动态单元。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100516693B1 (ko) * 2003-04-02 2005-09-22 주식회사 하이닉스반도체 불휘발성 프로그래머블 로직 회로
KR100784865B1 (ko) * 2006-12-12 2007-12-14 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것을 포함한 메모리 시스템
JP2010097633A (ja) * 2008-10-14 2010-04-30 Toshiba Corp 半導体記憶装置
US9403417B2 (en) * 2009-03-12 2016-08-02 GM Global Technology Operations LLC Methods and systems for preconditioning vehicles
KR101124321B1 (ko) * 2010-04-06 2012-03-28 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 리드/라이트 제어 방법
US9613676B1 (en) * 2016-06-29 2017-04-04 Micron Technology, Inc. Writing to cross-point non-volatile memory
US11516042B2 (en) * 2018-07-19 2022-11-29 Panasonic Intellectual Property Management Co., Ltd. In-vehicle detection system and control method thereof

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6079593A (ja) * 1983-10-07 1985-05-07 Hitachi Ltd 半導体集積回路システム
JPS60136089A (ja) * 1983-12-26 1985-07-19 Hitachi Ltd Ｍｏｓ記憶装置
JPS60193197A (ja) * 1984-03-14 1985-10-01 Nec Corp 読み出し専用メモリ
JPS6142797A (ja) * 1984-08-06 1986-03-01 Nec Corp ダイナミツク型半導体記憶装置
JPH07105137B2 (ja) * 1987-11-17 1995-11-13 日本電気株式会社 半導体メモリ
JP2908485B2 (ja) * 1989-11-09 1999-06-21 富士通株式会社 半導体記憶装置
WO1996020446A1 (en) * 1994-12-23 1996-07-04 Micron Technology, Inc. Main memory system with multiple data paths
US5532953A (en) * 1995-03-29 1996-07-02 Ramtron International Corporation Ferroelectric memory sensing method using distinct read and write voltages
US5818771A (en) 1996-09-30 1998-10-06 Hitachi, Ltd. Semiconductor memory device
JP3930074B2 (ja) 1996-09-30 2007-06-13 株式会社ルネサステクノロジ 半導体集積回路及びデータ処理システム
KR100255956B1 (ko) * 1997-07-16 2000-05-01 윤종용 강유전체 메모리 장치 및 그것의 데이터 보호 방법
KR100351935B1 (ko) * 2000-05-10 2002-09-12 삼성전자 주식회사 강유전체 랜덤 액세스 메모리 장치 및 그것의 읽기/쓰기동작을 제어하는 방법
JP3959341B2 (ja) 2002-02-18 2007-08-15 株式会社東芝 半導体集積回路装置
JP2003317471A (ja) * 2002-04-16 2003-11-07 Mitsubishi Electric Corp 半導体記憶装置
JP4067908B2 (ja) * 2002-08-08 2008-03-26 スパンション エルエルシー 半導体記憶装置の制御方法、および該半導体記憶装置
KR100502411B1 (ko) * 2002-10-17 2005-07-19 삼성전자주식회사 강유전체 메모리 장치 및 그것의 제어 방법
JP3747920B2 (ja) * 2003-05-15 2006-02-22 セイコーエプソン株式会社 半導体メモリ装置および電子機器
JP4088227B2 (ja) 2003-09-29 2008-05-21 株式会社東芝 半導体集積回路装置
JP4327626B2 (ja) * 2004-03-12 2009-09-09 株式会社東芝 不揮発性半導体記憶装置

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US20060171246A1 (en) 2006-08-03
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USRE41879E1 (en) 2010-10-26
JP2006216099A (ja) 2006-08-17
US7280406B2 (en) 2007-10-09

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